KR20010048350A - Method for fabricating a semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체에 관한 것으로, 좀 더 구체적으로는 비트 라인에 스페이서 를 형성하는 반도체 장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductors, and more particularly, to a method of manufacturing a semiconductor device for forming a spacer in a bit line.
반도체 장치가 점점 고집적화 되면서 요구되는 소자 패턴의 크기는 점점 줄어들고 있다. 따라서 커패시터가 형성될 면적이 줄어들어 커패시터의 용량확보가 어려워지고 있다. 반면, 소자 패턴의 밀도가 증가하여 인접 라인간의 간격이 줄어 들면서 기생 커패시터가 증가하게 된다.As semiconductor devices become more and more integrated, the size of the required device pattern is gradually decreasing. Therefore, the area where the capacitor is to be formed is reduced, making it difficult to secure the capacity of the capacitor. On the other hand, as the density of the device pattern increases, the spacing between adjacent lines decreases, thereby increasing the parasitic capacitor.
특히 디자인 룰(designrule)이 점점 작아지면서 포토리소그라피(photolitho-graphy) 공정을 진행하면 근접 효과에 의해 콘택(contact)이 제대로 형성되지 않고 인접 콘택과 붙어서 각각의 독립된 콘택을 형성하지 못하게 된다. 따라서 이와 같은 문제점을 해결하기 위하여 패턴 자체를 크게 형성하고 포토레지스트막과 게이트 라인(gate line)을 식각 마스크로 사용하여 콘택하는 셀프 얼라인 콘택(SAC:Self-Aligned Contact)을 형성하고 있다.In particular, as the design rule becomes smaller and smaller, the photolitho-graphy process does not form a contact properly due to the proximity effect, and does not form an independent contact by adjoining adjacent contacts. Therefore, in order to solve such a problem, a large pattern itself is formed and a self-aligned contact (SAC) is formed to contact by using a photoresist film and a gate line as an etching mask.
셀프 얼라인 콘택을 형성하는 과정에서 게이트 라인의 구조를 살펴보면, 게이트 라인은 폴리 실리콘과 텅스텐 실리사이드 적층구조이며, 상기 게이트 라인의 측벽에 스페이서가 형성된다. 그리고 상기 스페이서 사이에 도전물질이 채워져 콘택 패드를 형성하게 된다. 이와 같은 형태의 구조를 보면, 게이트 라인 측벽의 스페이서는 유전물질로 작용하게 되어 게이트 라인과 콘택 패드, 콘택 패드와 게이트 라인으로 이루어진 기생 커패시터가 형성된다. 그리고 이와 같은 기생 커패시터의 정전용량은 상기 게이트 스페이서의 두께와 유전율에 의존하게 된다. 그러나 상기 게이트 라인의 스페이서를 형성하는 물질은 셀프 얼라인 콘택의 형성과정에서 산화막과 식각 선택비를 갖는 질화막이 사용된다. 또한 상기 질화막은 유전율이 높기 때문에 상기 기생 커패시터의 정전용량을 감소시키기 위해서는 상기 게이트 스페이서의 두께를 증가시켜야 한다. 그렇지만 상기 스페이서의 두께를 증가시키면, 게이트 라인간의 폭이 좁아지게 된다. 상기 게이트 라인들 사이의 폭이 줄어들면, 후속 층간 절연막 형성시 게이트 라인들 사이에 보이드(void)가 발생하게 되어 인접 셀간의 상호 간섭이 야기된다.Looking at the structure of the gate line in the process of forming a self-aligned contact, the gate line is a polysilicon and tungsten silicide stack structure, the spacer is formed on the sidewall of the gate line. The conductive material is filled between the spacers to form the contact pads. In this type of structure, the spacer on the sidewall of the gate line acts as a dielectric material to form a parasitic capacitor consisting of the gate line, the contact pad, the contact pad, and the gate line. The capacitance of the parasitic capacitor is dependent on the thickness and dielectric constant of the gate spacer. However, as the material for forming the spacer of the gate line, a nitride film having an etch selectivity with an oxide layer is used in forming a self-aligned contact. In addition, since the nitride film has a high dielectric constant, the thickness of the gate spacer needs to be increased to reduce the capacitance of the parasitic capacitor. However, when the thickness of the spacer is increased, the width between the gate lines is narrowed. When the width between the gate lines is reduced, voids are generated between the gate lines in the subsequent interlayer insulating film formation, thereby causing mutual interference between adjacent cells.
도 1은 종래의 반도체 장치 형성 방법을 보여주는 단면도이다.1 is a cross-sectional view showing a conventional method for forming a semiconductor device.
도 1을 참조하면, 반도체 기판 상에 콘택 패드(2)가 형성된다. 상기 콘택 패드(2) 상에 제 1 절연막(4)이 증착된다. 상기 제 1 절연막(4) 상에 비트 라인(8)이 형성된다. 상기 비트 라인(6) 상에 실리콘 질화막(8)이 증착되어 갭핑된다. 상기 실리콘 질화막(8) 상에 제 2 절연막(10)이 증착된다. 사진 공정을 통해 상기 제 2 절연막(10)이 식각되어 상기 비트 라인(6) 사이의 상기 실리콘 질화막(8)이 노출되도록 한다. 상기 비트 라인(6) 사이의 상기 실리콘 질화막(8)이 식각된다. 상기 비트 라인(6) 측벽의 상기 실리콘 질화막(8)을 마스크로 사용하여 상기 콘택 패드(2)가 노출되도록 상기 제 1 절연막(4)이 식각된다. 이로써, 상기 비트 라인(6) 사이에 콘택홀(contact hole)이 형성된다. 상기 콘택홀이 도전막으로 채워져 콘택 플러그(contact plug; 12)가 형성되므로 자기 정렬 콘택(SAC:Self Align Contact)이 이루어진다.Referring to FIG. 1, a contact pad 2 is formed on a semiconductor substrate. A first insulating film 4 is deposited on the contact pad 2. The bit line 8 is formed on the first insulating film 4. A silicon nitride film 8 is deposited and gapped on the bit line 6. A second insulating film 10 is deposited on the silicon nitride film 8. The second insulating film 10 is etched through the photolithography process so that the silicon nitride film 8 between the bit lines 6 is exposed. The silicon nitride film 8 between the bit lines 6 is etched. The first insulating film 4 is etched to expose the contact pad 2 using the silicon nitride film 8 on the sidewall of the bit line 6 as a mask. As a result, a contact hole is formed between the bit lines 6. Since the contact hole is filled with a conductive film to form a contact plug 12, a self alignment contact (SAC) is performed.
이와 같이, 상기 비트 라인(6) 사이에 상기 콘택 플러그(12)가 인입될 때, 상기 비트 라인(6)과 콘택 플러그(12) 사이에 기생 커패시터가 형성된다. 이것은 상기 비트 라인(6)을 캡핑하고 있는 상기 실리콘 질화막(8)이 유전체막으로 작용하고 상기 비트 라인(6)과 콘택 플러그(12)가 커패시터의 상부전극 및 하부전극의 역할을 하기 때문이다.As such, when the contact plug 12 is drawn between the bit lines 6, a parasitic capacitor is formed between the bit line 6 and the contact plug 12. This is because the silicon nitride film 8 capping the bit line 6 serves as a dielectric film and the bit line 6 and the contact plug 12 serve as upper and lower electrodes of the capacitor.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 비트 라인과 그 사이에 형성된 콘택 플러그, 비트 라인과 비트 라인 사이에 발생되는 기생 커패시터의 정전용량을 줄일 수 있는 반도체 장치 제조 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and provides a method of manufacturing a semiconductor device capable of reducing the capacitance of the parasitic capacitor generated between the bit line and the contact plug formed between the bit line and the bit line. The purpose is.
도 1은 종래의 반도체 장치의 구성을 보여주는 단면도;1 is a cross-sectional view showing the structure of a conventional semiconductor device;
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 방법을 차례로 보여주는 단면도;2A to 2D are cross-sectional views sequentially showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention;
도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 방법을 차례로 보여주는 단면도이다.3A through 3E are cross-sectional views sequentially illustrating a method of fabricating a semiconductor device in accordance with a second embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
202, 302 : 콘택 패드 204, 304 : 제 1 절연막202 and 302: contact pads 204 and 304: first insulating film
206, 306 : 비트 라인 208, 310 : 산화막206, 306: bit line 208, 310: oxide film
210, 308 : 제 1 실리콘 질화막 312 : 제 2 실리콘 질화막210, 308: first silicon nitride film 312: second silicon nitride film
212, 314 : 제 2 절연막 214, 316 : 포토레지스트막212 and 314: second insulating film 214 and 316: photoresist film
216, 318 : 콘택 플러그216, 318: Contact Plug
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 기판 상에 비트 라인을 형성한다. 상기 반도체 기판 전면에 제 1 절연막을 증착하여 상기 비트 라인을 캡핑한다. 상기 제 1 절연막 상에 제 2 절연막을 증착하여 상기 비트 라인을 캡핑한다. 상기 반도체 기판 전면에 제 3 절연막을 증착한 후, 상기 비트 라인 사이에 콘택 플러그를 형성한다.According to the present invention for achieving the above object, a bit line is formed on a semiconductor substrate. A first insulating film is deposited on the entire surface of the semiconductor substrate to cap the bit line. The bit line is capped by depositing a second insulating film on the first insulating film. After depositing a third insulating film on the entire surface of the semiconductor substrate, a contact plug is formed between the bit lines.
바람직한 실시예에 있어서, 상기 제 1 절연막을 증착하기 전에 제 4 절연막을 먼저 증착하여 상기 비트 라인을 캡핑한다.In a preferred embodiment, before depositing the first insulating film, a fourth insulating film is first deposited to cap the bit line.
바람직한 실시예에 있어서, 상기 제 2 절연막과 제 4 절연막은 실리콘 질화막이다.In a preferred embodiment, the second insulating film and the fourth insulating film are silicon nitride films.
바람직한 실시예에 있어서, 상기 제 1 절연막은 산화막이다.In a preferred embodiment, the first insulating film is an oxide film.
(제 1 실시예)(First embodiment)
이하 도 2a 내지 도 2d를 참조하여 본 발명의 제 1 실시예를 자세히 설명한다.Hereinafter, a first embodiment of the present invention will be described in detail with reference to FIGS. 2A to 2D.
본 발명은 비트 라인을 산화막-질화막 순으로 갭핑하여 비트 라인과 그 사이에 형성되는 콘택 플러그 사이 또는 비트 라인과 비트 라인 사이에 발생되는 기생 커패시터의 정전용량을 줄일 수 있다.The present invention can reduce the capacitance of the parasitic capacitor generated between the bit line and the contact plug formed between the bit line and the bit line by gapping the bit line in the order of oxide-nitride.
도 2a 내지 도 2d는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 방법을 순차적으로 보여주는 단면도이다.2A through 2D are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 2a를 참조하면, 반도체 기판 상에 콘택 패드(contact pad; 202)가 형성된다. 상기 콘택 패드(202) 상에 제 1 절연막(204)이 증착된다. 상기 제 1 절연막(204)은 BPSG(Boron Phosphorus Silicate Glass), USG(Undoped Silicate Glass), SOG(Spin On Glass) 및 HDP(High Density Plasma) 산화막 등으로 형성된다. 상기 제 1 절연막(204) 상에 비트 라인(206)이 형성된다. 상기 비트 라인(206)은 폴리실리콘, 도프된 폴리시리콘(doped poly-Si) 또는 폴리실리콘과 금속 실리사이드(metal silicide)가 적층된 구조로 형성된다. 상기 비트 라인(206) 상에 산화막(208)이 증착되어 상기 비트 라인(206)이 캡핑(capping)된다. 상기 산화막(208)은 PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), USG, HDP 산화막 등으로 형성된다. 상기 산화막(208)은 실리콘 질화막보다 상대적으로 유전율이 낮다. 실리콘 질화막의 유전율은 약 7.5인 반면에 HDP 산화막의 유전율은 3.9, PE-TEOS의 유전율은 4.6, 그리고 USG의 유전율은 4.6이다.Referring to FIG. 2A, a contact pad 202 is formed on a semiconductor substrate. The first insulating layer 204 is deposited on the contact pad 202. The first insulating layer 204 is formed of boron phosphorus silicate glass (BPSG), undoped silicate glass (USG), spin on glass (SOG), high density plasma (HDP) oxide, or the like. The bit line 206 is formed on the first insulating layer 204. The bit line 206 is formed of a structure in which polysilicon, doped poly-Si, or polysilicon and a metal silicide are stacked. An oxide film 208 is deposited on the bit line 206 so that the bit line 206 is capped. The oxide film 208 is formed of Plasma Enhanced Tetra Ethyl Ortho Silicate (PE-TEOS), USG, or HDP oxide film. The oxide film 208 has a lower dielectric constant than silicon nitride film. The dielectric constant of silicon nitride is about 7.5, while the dielectric constant of HDP oxide is 3.9, the dielectric constant of PE-TEOS is 4.6, and the dielectric constant of USG is 4.6.
도 2b를 참조하면, 상기 산화막(208) 상에 제 1 실리콘 질화막(210)이 증착되어 상기 비트 라인(206)이 캡핑된다. 상기 제 1 실리콘 질화막(210) 상에 제 2 절연막(212)이 증착된다. 상기 제 2 절연막(212)은 BPSG, USG, SOG 및 HDP 산화막 등으로 형성된다. 이와 같이, 유전율이 낮은 유전체막을 사용하여 이중의 유전체막이 형성되면 기생 커패시터의 정전용량이 줄어드는 효과를 얻을 수 있다.Referring to FIG. 2B, a first silicon nitride layer 210 is deposited on the oxide layer 208 to cap the bit line 206. A second insulating film 212 is deposited on the first silicon nitride film 210. The second insulating film 212 is formed of BPSG, USG, SOG, and HDP oxide film. As such, when a double dielectric film is formed using a dielectric film having a low dielectric constant, the capacitance of the parasitic capacitor may be reduced.
도 2c를 참조하면, 상기 제 2 절연막(212) 상에 포토레지스트막(214)이 형성된다. 상기 포토레지스트막(214)이 패터닝(patterning)되어 콘택홀 형성용 패턴이 형성된다. 상기 포토레지스트 패턴을 마스크로 사용하여 상기 콘택 패드(202)가 노출될 때까지 상기 제 2 절연막, 제 1 실리콘 질화막, 산화막 및 제 1 절연막(212, 210, 208,204)이 식각된다. 이로써, 상기 비트 라인(206) 사이에 콘택홀이 형성된다.Referring to FIG. 2C, a photoresist film 214 is formed on the second insulating film 212. The photoresist film 214 is patterned to form a contact hole forming pattern. Using the photoresist pattern as a mask, the second insulating film, the first silicon nitride film, the oxide film, and the first insulating film 212, 210, 208, and 204 are etched until the contact pad 202 is exposed. As a result, contact holes are formed between the bit lines 206.
도 2d를 참조하면, 상기 콘택홀이 도전막으로 채워지므로 콘택 플러그(216)가 형성된다. 상기 도전막은 폴리실리콘, 도프된 폴리실리콘, 금속 또는 금속 실리사이드(silicide) 등으로 형성된다.Referring to FIG. 2D, since the contact hole is filled with a conductive film, a contact plug 216 is formed. The conductive film is formed of polysilicon, doped polysilicon, metal or metal silicide, or the like.
(제 2 실시예)(Second embodiment)
이하 도 3a 내지 도 3e을 참조하여 본 발명의 제 2 실시예를 자세히 설명한다.Hereinafter, a second embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3E.
본 발명은 비트 라인을 질화막-산화막-질화막 순으로 갭핑하여 비트 라인과 그 사이에 형성되는 콘택 플러그 사이 또는 비트 라인과 비트 라인 사이에 발생되는 기생 커패시터의 정전용량을 줄일 수 있다.The present invention can reduce the capacitance of the parasitic capacitor generated between the bit line and the contact plug formed between the bit line and the bit line by gapping the bit line in the order of nitride film-oxide film-nitride film.
도 3a 내지 도 3e는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 방법을 순차적으로 보여주는 단면도이다.3A through 3E are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
도 3a를 참조하면, 반도체 기판 상에 콘택 패드(302)가 형성된다. 상기 콘택 패드(302) 상에 제 1 절연막(304)이 증착된다. 상기 제 1 절연막(304)은 BPSG, USG, SOG 및 HDP 산화막 등으로 형성된다. 상기 제 1 절연막(304) 상에 비트 라인(306)이 형성된다. 상기 비트 라인(306)은 폴리실리콘, 도프된 폴리실리콘 (doped poly-Si) 또는 폴리실리콘과 금속 실리사이드가 적층된 구조로 형성된다. 상기 비트 라인(306) 상에 제 1 실리콘 질화막(308)이 증착되므로 상기 비트 라인(306)이 캡핑된다.Referring to FIG. 3A, a contact pad 302 is formed on a semiconductor substrate. The first insulating layer 304 is deposited on the contact pad 302. The first insulating film 304 is formed of BPSG, USG, SOG, and HDP oxide film. The bit line 306 is formed on the first insulating layer 304. The bit line 306 is formed of a structure in which polysilicon, doped polysilicon, or polysilicon and metal silicide are stacked. Since the first silicon nitride layer 308 is deposited on the bit line 306, the bit line 306 is capped.
도 3b를 참조하면, 상기 제 1 실리콘 질화막(208) 상에 산화막(310)이 증착되므로 상기 비트 라인(306)이 캡핑된다. 상기 산화막(310)은 PE-TEOS, USG, HDP 산화막 등으로 형성된다.Referring to FIG. 3B, the bit line 306 is capped because an oxide layer 310 is deposited on the first silicon nitride layer 208. The oxide film 310 is formed of a PE-TEOS, USG, HDP oxide film or the like.
도 3c를 참조하면, 상기 산화막(310) 상에 제 2 실리콘 질화막(312)이 증착되어 상기 비트 라인(306)이 캡핑된다. 상기 산화막(314)은 실리콘 질화막보다 상대적으로 유전율이 낮다. 실리콘 질화막의 유전율은 약 7.5인 반면에 HDP 산화막의 유전율은 3.9, PE-TEOS의 유전율은 4.6, 그리고 USG의 유전율은 4.6이다. 상기 제 2 실리콘 질화막 상에 제 2 절연막이 증착된다. 상기 제 2 절연막은 BPSG, USG, SOG 및 HDP 산화막 등으로 형성된다. 이와 같이, 유전율이 낮은 유전체막을 사용하여 삼중의 유전체막이 형성되면 기생 커패시터의 정전용량이 줄어드는 효과를 얻을 수 있다.Referring to FIG. 3C, a second silicon nitride layer 312 is deposited on the oxide layer 310 to cap the bit line 306. The oxide film 314 has a lower dielectric constant than that of the silicon nitride film. The dielectric constant of silicon nitride is about 7.5, while the dielectric constant of HDP oxide is 3.9, the dielectric constant of PE-TEOS is 4.6, and the dielectric constant of USG is 4.6. A second insulating film is deposited on the second silicon nitride film. The second insulating film is formed of BPSG, USG, SOG, and HDP oxide film. As such, when a triple dielectric film is formed using a dielectric film having a low dielectric constant, the capacitance of the parasitic capacitor may be reduced.
도 3d를 참조하면, 상기 제 2 절연막(314) 상에 포토레지스트막(316)이 형성된다. 상기 포토레지스트막(316)이 패터닝 되어 콘택홀 형성용 패턴이 형성된다. 상기 포토레지스트 패턴을 마스크로 사용하여 상기 콘택 패드(302)가 노출 될 때까지 상기 제 2 절연막, 제 2 실리콘 질화막, 산화막, 제 1 실리콘 질화막 및 제 1 절연막(314, 312, 310, 308, 304)이 식각된다. 이로써, 상기 비트 라인(306) 사이에 콘택홀이 형성된다.Referring to FIG. 3D, a photoresist film 316 is formed on the second insulating film 314. The photoresist film 316 is patterned to form a contact hole forming pattern. Using the photoresist pattern as a mask, the second insulating film, the second silicon nitride film, the oxide film, the first silicon nitride film, and the first insulating film 314, 312, 310, 308, and 304 until the contact pad 302 is exposed. ) Is etched. As a result, contact holes are formed between the bit lines 306.
도 3e를 참조하면, 상기 콘택홀이 도전막으로 채워지므로 콘택 플러그(318)가 형성된다. 상기 도전막은 폴리실리콘, 도프된 폴리실리콘, 금속 또는 금속 실리사이드(silicide) 등으로 형성된다.Referring to FIG. 3E, since the contact hole is filled with a conductive film, a contact plug 318 is formed. The conductive film is formed of polysilicon, doped polysilicon, metal or metal silicide, or the like.
본 발명은 비트 라인의 스페이서를 산화막-질화막 내지는 질화막-산화막-질화막 구조로 형성하므로 비트 라인과 그 사이에 형성된 콘택 플러그 사이 또는 비트 라인과 비트 라인 사이에 생성되는 기생 커패시터의 정전용량을 줄일 수 있는 효과가 있다.According to the present invention, since the spacer of the bit line is formed in an oxide-nitride film or nitride-oxide-nitride film structure, the capacitance of the parasitic capacitor generated between the bit line and the contact plug formed therebetween or between the bit line and the bit line can be reduced. It works.
Claims (3)
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Application Number | Priority Date | Filing Date | Title |
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KR1019990053021A KR20010048350A (en) | 1999-11-26 | 1999-11-26 | Method for fabricating a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990053021A KR20010048350A (en) | 1999-11-26 | 1999-11-26 | Method for fabricating a semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20010048350A true KR20010048350A (en) | 2001-06-15 |
Family
ID=19622032
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990053021A KR20010048350A (en) | 1999-11-26 | 1999-11-26 | Method for fabricating a semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20010048350A (en) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030040058A (en) * | 2001-11-15 | 2003-05-22 | 미쓰비시덴키 가부시키가이샤 | Semiconductor device and method of manufacturing same |
KR100493407B1 (en) * | 2000-11-22 | 2005-06-07 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
KR100927777B1 (en) * | 2007-10-05 | 2009-11-20 | 주식회사 하이닉스반도체 | Manufacturing Method of Memory Device |
US9865602B2 (en) | 2015-03-20 | 2018-01-09 | Samsung Electronics Co., Ltd. | Semiconductor devices having bit lines and method of fabricating the same |
-
1999
- 1999-11-26 KR KR1019990053021A patent/KR20010048350A/en not_active Application Discontinuation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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