KR100927777B1 - Manufacturing Method of Memory Device - Google Patents

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Abstract

본 발명은 메모리 소자의 제조방법에 관한 것으로, 하부 구조가 형성된 반도체 기판상에 다수의 금속 배선을 형성하는 단계와, 상기 각 금속 배선 측벽에 실리콘이 질화물보다 많이 포함된 실리콘 질화물을 이용하여 스페이서를 형성하는 단계와, 상기 스페이서 사이에 콘택 플러그를 형성하는 단계와, 상기 스페이서를 산화시켜서 상기 스페이서의 유전율을 낮추는 단계를 포함한다. The present invention relates to a method of manufacturing a memory device, comprising: forming a plurality of metal wires on a semiconductor substrate on which a lower structure is formed, and forming a spacer using silicon nitride containing more silicon than each other on the sidewalls of each metal wire; And forming contact plugs between the spacers and oxidizing the spacers to lower the dielectric constant of the spacers.

DRAM, 비트 라인, 스페이서, 실리콘 질화막, 실리콘 산화막, 기생 커패시턴스, 열처리 공정, 플라즈마 처리 DRAM, bit line, spacer, silicon nitride film, silicon oxide film, parasitic capacitance, heat treatment process, plasma treatment

Description

메모리 소자의 제조방법{Manufacturing method of the semiconductor device} Manufacturing method of the semiconductor device

본 발명은 메모리 소자의 제조방법에 관한 것으로, 특히, 비트 라인들 사이의 기생 커패시턴스를 감소시키기 위한 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a memory device, and more particularly, to a method for manufacturing a memory device for reducing parasitic capacitance between bit lines.

메모리 소자가 고집적화 및 소형화되어 감에 따라 비트 라인과 스토리지 노드 콘택(storage node contact; SNC) 플러그 사이의 간격이 좁아져 비트 라인들 사이의 기생 커패시턴스가 증가하고 있다. As memory devices become more integrated and miniaturized, parasitic capacitance between bit lines is increasing due to a narrower gap between bit lines and storage node contact (SNC) plugs.

일반적으로, 비트 라인 측벽에 실리콘 질화물로 이루어진 스페이서가 형성되는데, 이는 비트 라인 측벽이 산화되는 것을 방지하고, 비트 라인과 스토리지 노드 콘택(SNC) 플러그 사이의 절연 특성을 향상시키기 위해 사용된다. Generally, spacers made of silicon nitride are formed on the bit line sidewalls, which are used to prevent the bit line sidewalls from oxidizing and to improve the insulating properties between the bit line and the storage node contact (SNC) plug.

이와 같이, 비트 라인과 스토리지 노드 콘택(SNC) 플러그 사이에 형성되는 실리콘 질화물은 우수한 절연 특성을 가지고 있으나, 유전율이 높아 비트 라인들 사이의 기생 커패시턴스를 증가시키는 요인이 되고 있다. 이러한 비트 라인들 사이의 기생 커패시턴스 증가는 소자의 전기적 특성을 저하시킨다. As such, silicon nitride formed between the bit line and the storage node contact (SNC) plug has excellent insulation characteristics, but has a high dielectric constant, which causes parasitic capacitance between the bit lines. The increase in parasitic capacitance between these bit lines degrades the device's electrical characteristics.

본 발명은 비트 라인 또는 금속 배선 측벽에 형성된 제1 및 제2 스페이서를 제1 및 제2 스페이서보다 유전율이 낮은 절연 물질로 변화시켜줌으로써 비트 라인들 사이의 기생 커패시턴스를 감소시킬 수 있다. According to the present invention, parasitic capacitance between bit lines may be reduced by changing the first and second spacers formed on the sidewalls of the bit line or the metal wiring to an insulating material having a lower dielectric constant than the first and second spacers.

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본 발명의 제1 실시 예에 따른 메모리 소자의 제조방법은, 하부 구조가 형성된 반도체 기판상에 다수의 금속 배선을 형성한다. 각 금속 배선 측벽에 실리콘이 질화물보다 많이 포함된 실리콘 질화물을 이용하여 스페이서를 형성한다. 스페이서 사이에 콘택 플러그를 형성한다. 스페이서를 산화시켜서 스페이서의 유전율을 낮춘다. In the method of manufacturing a memory device according to the first embodiment of the present invention, a plurality of metal wires are formed on a semiconductor substrate on which a lower structure is formed. Spacers are formed by using silicon nitride containing more silicon than the nitride on each metal wiring sidewall. A contact plug is formed between the spacers. By oxidizing the spacer, the dielectric constant of the spacer is lowered.

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스페이서의 유전율을 낮추기 위해 열처리 공정을 실시한다. 열처리 공정은 H2 및 O2 가스를 혼합한 혼합 가스 분위기에서 금속 배선 측벽이 산화되지 않는 조건으로 실시한다. H2 및 O2 가스는 1 : 1 내지 8 : 1의 비율로 혼합한다. 열처리 공정은 500℃ 내지 1000℃의 온도와 100Torr 내지 10mTorr의 압력 조건에서 실시한다. In order to lower the dielectric constant of the spacer, a heat treatment process is performed. The heat treatment step is performed under the condition that the metal wiring sidewall is not oxidized in a mixed gas atmosphere in which H 2 and O 2 gas are mixed. H 2 and O 2 gases are mixed in a ratio of 1: 1 to 8: 1. The heat treatment process is carried out at a temperature of 500 ℃ to 1000 ℃ and pressure conditions of 100 Torr to 10 mTorr.

유전율을 낮추는 단계에서 스페이서의 물질이 실리콘 질화물에서 실리콘 산화물로 변한다. 실리콘 산화물은 SiOxNy 또는 SiO2로 형성된다. SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는다. In the step of lowering the dielectric constant, the material of the spacer changes from silicon nitride to silicon oxide. Silicon oxide is formed of SiO x N y or SiO 2 . X of SiO x N y has a range of 1 to 2, and y has a range of 0 to 1.33.

유전율을 낮추는 단계에서 스페이서와 접촉하는 콘택 플러그의 표면에 스페이서와 동일하거나 낮은 유전율을 갖는 절연 물질이 형성된다. 절연 물질은 실리콘 산화물로 형성된다. 실리콘 산화물은 SiO2로 형성된다. 절연 물질의 폭은 콘택 플러그의 폭의 1% 내지 70%를 갖는다. 절연 물질에 의해 금속 배선과 콘택 플러그 사이의 거리가 멀어진다. In the step of lowering the dielectric constant, an insulating material having a dielectric constant equal to or lower than that of the spacer is formed on the surface of the contact plug in contact with the spacer. The insulating material is formed of silicon oxide. Silicon oxide is formed of SiO 2 . The width of the insulating material has 1% to 70% of the width of the contact plug. The distance between the metal wiring and the contact plug is increased by the insulating material.

본 발명의 제2 실시 예에 따른 메모리 소자의 제조방법은, 반도체 기판 상부에 금속 배선을 형성한다. 금속 배선 측벽에 실리콘이 질화물보다 많이 포함된 실리콘 질화물을 이용하여 제1 스페이서를 형성한다. 금속 배선 사이의 공간이 채워지도록 절연막을 형성한다. 절연막에 콘택 홀을 형성한다. 콘택 홀 측벽에 실리콘이 질화물보다 많이 포함된 실리콘 질화물을 이용하여 제2 스페이서를 형성한다. 콘택 홀 내부에 스토리지 노드 콘택 플러그를 형성한다. 제1 및 제2 스페이서를 산화시켜서 제1 및 제2 스페이서의 유전율을 낮춘다. In the method of manufacturing a memory device according to the second embodiment of the present invention, a metal wiring is formed on a semiconductor substrate. The first spacer is formed by using silicon nitride having more silicon than the nitride on the metal wiring sidewall. An insulating film is formed so that the space between metal wirings is filled. Contact holes are formed in the insulating film. The second spacer is formed using silicon nitride having more silicon in the contact hole sidewall than nitride. The storage node contact plug is formed inside the contact hole. Oxidation of the first and second spacers lowers the dielectric constant of the first and second spacers.

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제1 및 제2 스페이서의 유전율을 낮추기 위해 열처리 공정을 실시한다. 열처리 공정은 H2 및 O2 가스를 혼합한 혼합 가스 분위기에서 금속 배선 측벽이 산화되지 않는 조건으로 실시한다. H2 및 O2 가스는 1 : 1 내지 8 : 1의 비율로 혼합한다. 열처리 공정은 500℃ 내지 1000℃의 온도와 100Torr 내지 10mTorr의 압력 조건에서 실시한다.In order to lower the dielectric constant of the first and second spacers, a heat treatment process is performed. The heat treatment step is performed under the condition that the metal wiring sidewall is not oxidized in a mixed gas atmosphere in which H 2 and O 2 gas are mixed. H 2 and O 2 gases are mixed in a ratio of 1: 1 to 8: 1. The heat treatment process is carried out at a temperature of 500 ℃ to 1000 ℃ and pressure conditions of 100 Torr to 10 mTorr.

유전율을 낮추는 단계에서 제1 및 제2 스페이서의 물질이 실리콘 질화물에서 실리콘 산화물로 변한다. 실리콘 산화물은 SiOxNy 또는 SiO2로 형성된다. SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는다. In lowering the dielectric constant, the material of the first and second spacers is changed from silicon nitride to silicon oxide. Silicon oxide is formed of SiO x N y or SiO 2 . X of SiO x N y has a range of 1 to 2, and y has a range of 0 to 1.33.

유전율을 낮추는 단계에서 제2 스페이서와 접촉하는 스토리지 노드 콘택 플러그의 표면에 제2 스페이서와 동일하거나 낮은 유전율을 갖는 절연 물질이 형성된다. 절연 물질은 실리콘 산화물로 형성된다. 실리콘 산화물은 SiO2로 형성된다. 절연 물질의 폭은 스토리지 노드 콘택 플러그의 폭의 1% 내지 70%를 갖는다. 절연 물질에 의해 금속 배선과 스토리지 노드 콘택 플러그 사이의 거리가 멀어진다. In the lowering of the dielectric constant, an insulating material having a dielectric constant equal to or lower than that of the second spacer is formed on the surface of the storage node contact plug in contact with the second spacer. The insulating material is formed of silicon oxide. Silicon oxide is formed of SiO 2 . The width of the insulating material has between 1% and 70% of the width of the storage node contact plug. The insulating material increases the distance between the metal wires and the storage node contact plugs.

본 발명의 제3 실시 예에 따른 메모리 소자의 제조방법은, 게이트 사이에 랜딩 플러그가 형성된 반도체 기판 상부에 식각 정지막 및 제1 도전막을 형성한다. 제1 도전막을 패터닝하여 비트 라인을 형성한다. 비트 라인 측벽에 제1 스페이서를 형성한다. 비트 라인 사이를 제1 절연막으로 채운다. 제1 절연막 및 식각 정지막을 식각하여 랜딩 플러그를 노출시키는 스토리지 노드 콘택 홀을 형성한다. 비트 라인 및 스토리지 노드 콘택 홀 측벽에 제2 스페이서를 형성한다. 스토리지 노드 콘택 홀 내에 스토리지 노드 콘택 플러그를 형성한다. 제1 및 제2 스페이서의 유전율을 낮춘다. In the method of manufacturing a memory device according to the third embodiment of the present invention, an etch stop layer and a first conductive layer are formed on a semiconductor substrate on which a landing plug is formed between gates. The first conductive film is patterned to form bit lines. A first spacer is formed on the sidewalls of the bit lines. The first insulating film is filled between the bit lines. The first insulating layer and the etch stop layer are etched to form a storage node contact hole exposing the landing plug. A second spacer is formed on sidewalls of the bit line and the storage node contact hole. A storage node contact plug is formed in the storage node contact hole. The dielectric constant of the first and second spacers is lowered.

상기에서, 식각 정지막과 제1 도전막 사이에 베리어 메탈막을 더 형성한다. 제1 스페이서는 실리콘 질화물로 형성한다. 제2 스페이서는 실리콘 질화물로 형성한다. 실리콘 질화물은 Si3N4로 형성한다. 실리콘 질화물에서 실리콘(Si)과 질화 물(N)은 1 : 1.33 내지 3 : 1.33의 조성비를 갖는다. In the above, a barrier metal layer is further formed between the etch stop layer and the first conductive layer. The first spacer is formed of silicon nitride. The second spacer is formed of silicon nitride. Silicon nitride is formed of Si 3 N 4 . In silicon nitride, silicon (Si) and nitride (N) have a composition ratio of 1: 1.33 to 3: 1.33.

제1 및 제2 스페이서의 유전율을 낮추기 위해 열처리 공정을 실시한다. 열처리 공정은 H2 및 O2 가스를 혼합한 혼합 가스 분위기에서 비트 라인 측벽이 산화되지 않는 조건으로 실시한다. H2 및 O2 가스는 1 : 1 내지 8 : 1의 비율로 혼합한다. 열처리 공정은 500℃ 내지 1000℃의 온도와 100Torr 내지 10mTorr의 압력 조건에서 실시한다. In order to lower the dielectric constant of the first and second spacers, a heat treatment process is performed. The heat treatment step is carried out under the condition that the bit line sidewalls are not oxidized in a mixed gas atmosphere in which H 2 and O 2 gas are mixed. H 2 and O 2 gases are mixed in a ratio of 1: 1 to 8: 1. The heat treatment process is carried out at a temperature of 500 ℃ to 1000 ℃ and pressure conditions of 100 Torr to 10 mTorr.

유전율을 낮추는 단계에서 제1 및 제2 스페이서의 물질이 실리콘 질화물에서 실리콘 산화물로 변한다. 실리콘 산화물은 SiOxNy 또는 SiO2로 형성된다. SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는다. In lowering the dielectric constant, the material of the first and second spacers is changed from silicon nitride to silicon oxide. Silicon oxide is formed of SiO x N y or SiO 2 . X of SiO x N y has a range of 1 to 2, and y has a range of 0 to 1.33.

유전율을 낮추는 단계에서 제2 스페이서와 접촉하는 스토리지 노드 콘택 플러그의 표면에 제2 스페이서와 동일하거나 낮은 유전율을 갖는 절연 물질이 형성된다. 절연 물질은 실리콘 산화물로 형성된다. 실리콘 산화물은 SiO2로 형성된다.In the lowering of the dielectric constant, an insulating material having a dielectric constant equal to or lower than that of the second spacer is formed on the surface of the storage node contact plug in contact with the second spacer. The insulating material is formed of silicon oxide. Silicon oxide is formed of SiO 2 .

절연 물질의 폭은 스토리지 노드 콘택 플러그의 폭의 1% 내지 70%를 갖는다. 절연 물질에 의해 비트 라인과 스토리지 노드 콘택 플러그 사이의 거리가 멀어진다. The width of the insulating material has between 1% and 70% of the width of the storage node contact plug. The insulating material increases the distance between the bit line and the storage node contact plug.

상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.As described above, the effects of the present invention are as follows.

첫째, 열처리 공정을 실시하여 실리콘 질화물로 형성된 제1 및 제2 스페이서 를 제1 및 제2 스페이서보다 유전율이 낮은 절연 물질로 변화시켜줌으로써 비트 라인들 사이의 기생 커패시턴스를 감소시킬 수 있다. First, the parasitic capacitance between the bit lines may be reduced by changing the first and second spacers formed of silicon nitride into an insulating material having a lower dielectric constant than the first and second spacers.

둘째, 비트 라인들 사이의 기생 커패시턴스를 감소시킴으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다. Second, the electrical characteristics of the semiconductor device may be improved by reducing the parasitic capacitance between the bit lines.

셋째, 유전율이 낮은 제1 절연물질과 접촉하는 스토리지 노드 콘택 플러그의 표면에 제1 절연 물질과 동일하거나 낮은 유전율을 갖는 제2 절연 물질이 형성됨으로써 비트 라인과 스토리지 노드 콘택 플러그 사이의 거리를 멀어지게 할 수 있다. Third, a second insulating material having a dielectric constant equal to or lower than that of the first insulating material is formed on a surface of the storage node contact plug in contact with the first dielectric material having a low dielectric constant so that the distance between the bit line and the storage node contact plug is increased. can do.

넷째, 비트 라인과 스토리지 노드 콘택 플러그 사이의 거리가 멀어짐으로써 비트 라인들 사이의 기생 커패시턴스가 감소하게 된다. Fourth, as the distance between the bit line and the storage node contact plug increases, parasitic capacitance between the bit lines is reduced.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명의 제1 실시 예에 따른 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도로서, 좌측 단면도는 비트 라인(B/L) 방향으로 절취한 단면도를 나타낸 것이고, 우측 단면도는 워드 라인(W/L) 방향으로 절취한 단면도를 나타낸 것이다. 1A to 1F are cross-sectional views illustrating a method of manufacturing a memory device in accordance with a first embodiment of the present invention. The left side cross-sectional view is a cross-sectional view taken along a bit line (B / L) direction. Shows a cross-sectional view cut in the word line (W / L) direction.

도 1a를 참조하면, 반도체 기판(100)의 소자 분리 영역에 소자 분리막(미도시)을 형성하여 활성 영역과 소자 분리 영역을 정의한다. Referring to FIG. 1A, an isolation layer (not shown) is formed in an isolation region of a semiconductor substrate 100 to define an active region and an isolation region.

그런 다음, 반도체 기판(100) 상부에 게이트 절연막(102), 제1 도전막(104) 및 제1 하드 마스크막(106)을 형성한 후 식각 공정으로 제1 하드 마스크막(106), 제1 도전막(104) 및 게이트 절연막(102)을 패터닝하여 게이트 절연막(102), 제1 도전막(104) 및 제1 하드 마스크막(106)으로 적층 된 게이트를 형성한다. 구체적으로, 제1 하드 마스크막(106), 제1 도전막(104) 및 게이트 절연막(102)은 워드 라인(W/L) 형태로 패터닝 된다. Thereafter, the gate insulating layer 102, the first conductive layer 104, and the first hard mask layer 106 are formed on the semiconductor substrate 100, and the first hard mask layer 106 and the first hard mask layer 106 are formed by an etching process. The conductive film 104 and the gate insulating film 102 are patterned to form a gate stacked with the gate insulating film 102, the first conductive film 104, and the first hard mask film 106. In detail, the first hard mask layer 106, the first conductive layer 104, and the gate insulating layer 102 are patterned in the form of a word line (W / L).

그런 다음, 게이트를 포함한 반도체 기판(100) 상부에 SAC(Self Align Contact) 질화막(108)을 형성한 후 게이트 사이에 이온 주입 마스크(미도시)를 이용한 이온 주입 공정을 실시하여 소스 및 드레인 접합(110)을 형성한다. Then, a self alignment contact (SAC) nitride film 108 is formed on the semiconductor substrate 100 including the gate, and an ion implantation process using an ion implantation mask (not shown) is performed between the gates to form a source and drain junction ( 110).

그런 다음, 게이트 사이가 채워지도록 SAC 질화막(108) 상부에 제1 절연막(112)을 형성한다. 제1 절연막(112)을 형성한 후 제1 하드 마스크막(106) 상부가 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시한다. 이로써, 제1 절연막(112)은 게이트 사이에만 잔류하게 된다. 이어서, 소스 및 드레인 접합(110) 상부의 제1 절연막(112) 및 SAC 질화막(108)을 식각하여 소스 및 드레인 접합(110)을 오픈시키는 콘택 홀을 형성한다. 이때, SAC 질화막(108)은 게이트 측벽에 제1 스페이서(108a) 형태로 잔류된다. Then, the first insulating film 112 is formed on the SAC nitride film 108 to fill the gaps between the gates. After the first insulating layer 112 is formed, a chemical mechanical polishing (CMP) process is performed until the upper portion of the first hard mask layer 106 is exposed. As a result, the first insulating layer 112 remains only between the gates. Subsequently, the first insulating layer 112 and the SAC nitride layer 108 on the source and drain junction 110 are etched to form a contact hole for opening the source and drain junction 110. In this case, the SAC nitride film 108 remains on the gate sidewall in the form of a first spacer 108a.

그런 다음, 콘택 홀이 채워지도록 제2 도전막을 형성한 후 화학적 기계적 연마(CMP) 공정을 실시하여 랜딩 플러그(landing plug; 114)를 형성한다.Thereafter, the second conductive layer is formed to fill the contact hole, and then a chemical mechanical polishing (CMP) process is performed to form a landing plug 114.

도 1b를 참조하면, 랜딩 플러그(114)가 형성된 반도체 기판(100) 상부에 식각 정지막(116), 베리어 메탈막(118), 비트 라인용 제3 도전막(120) 및 제2 하드 마스크막(122)을 형성한다. 이때, 제3 도전막(120)은 텅스텐(W)막, 티타늄(Ti)막 및 티타늄 질화막(TiN)이 적층된 구조로 형성하는 것이 바람직하다. Referring to FIG. 1B, an etch stop layer 116, a barrier metal layer 118, a third conductive layer 120 for a bit line, and a second hard mask layer are formed on the semiconductor substrate 100 on which the landing plug 114 is formed. And form 122. In this case, the third conductive film 120 may be formed in a structure in which a tungsten (W) film, a titanium (Ti) film, and a titanium nitride film (TiN) are stacked.

그런 다음, 식각 공정으로 제2 하드 마스크막(122), 제3 도전막(120) 및 베리어 메탈막(118)을 패터닝하여 드레인에 형성된 플러그(미도시)와 연결되는 비트 라인(123)을 형성한다. Next, the second hard mask layer 122, the third conductive layer 120, and the barrier metal layer 118 are patterned by an etching process to form a bit line 123 connected to a plug (not shown) formed in the drain. do.

도 1c를 참조하면, 비트 라인(123)을 포함한 반도체 기판(100) 표면에 제2 절연막을 형성한다. 이때, 제2 절연막은 실리콘 질화물로 형성하되, 바람직하게는 Si3N4로 형성한다. 여기서, 실리콘(Si)과 질화물(N)은 1 : 1.33 내지 3 : 1.33의 조성비를 갖는다. 식각 공정으로 제2 하드 마스크막(122) 상부와 랜딩 플러그(114) 상부에 형성된 제2 절연막을 식각하여 비트 라인(123) 측벽에 제2 스페이서(124)를 형성한다. Referring to FIG. 1C, a second insulating layer is formed on the surface of the semiconductor substrate 100 including the bit line 123. At this time, the second insulating film is formed of silicon nitride, preferably Si 3 N 4 . Here, silicon (Si) and nitride (N) have a composition ratio of 1: 1.3-3 to 1.33. The second spacer 124 is formed on the sidewalls of the bit line 123 by etching the second insulating layer formed on the second hard mask layer 122 and the landing plug 114 by the etching process.

그런 다음, 비트 라인(123) 사이를 절연시키기 위해 비트 라인(123) 사이가 채워지도록 제3 절연막(126)을 형성한 후 제2 하드 마스크막(122) 상부가 노출될 때까지 화학적 기계적 연마(CMP) 공정을 실시하여 제3 절연막(126)을 평탄화시킨다. Then, after the third insulating film 126 is formed to fill the space between the bit lines 123 to insulate the bit lines 123, the chemical mechanical polishing until the upper portion of the second hard mask film 122 is exposed. CMP) process is performed to planarize the third insulating film 126.

그런 다음, 제3 절연막(126)과 식각 정지막(116)을 식각하여 랜딩 플러그(114)를 노출하는 스토리지 노드 콘택 홀(SNC; 128)을 형성한다. Next, the third insulating layer 126 and the etch stop layer 116 are etched to form a storage node contact hole (SNC) 128 that exposes the landing plug 114.

도 1d를 참조하면, 스토리지 노드 콘택 홀(SNC; 128)을 포함한 제2 하드 마스크막(122) 및 제3 절연막(126) 상부에 제4 절연막을 형성한다. 이때, 제4 절연막은 실리콘 질화물로 형성하되, 바람직하게는 Si3N4로 형성한다. 여기서, 실리콘(Si) 과 질화물(N)은 1 : 1.33 내지 3 : 1.33의 조성비를 갖는다. 식각 공정으로 제3 절연막(126) 및 제2 하드 마스크막(122) 상부와 스토리지 노드 콘택 홀(SNC; 128) 하부에 형성된 제4 절연막을 식각하여 비트 라인(123) 및 스토리지 노드 콘택 홀(SNC; 128) 측벽에 제3 스페이서(130)를 형성한다. 제3 스페이서(130)를 형성하기 위한 식각 공정 시 랜딩 플러그(114)가 노출된다. Referring to FIG. 1D, a fourth insulating layer is formed on the second hard mask layer 122 including the storage node contact hole (SNC) 128 and the third insulating layer 126. At this time, the fourth insulating film is formed of silicon nitride, preferably Si 3 N 4 . Here, the silicon (Si) and the nitride (N) have a composition ratio of 1: 1.33 to 3: 1:33. By etching, the fourth insulating layer formed on the third insulating layer 126 and the second hard mask layer 122 and the lower portion of the storage node contact hole SNC 128 is etched to etch the bit line 123 and the storage node contact hole SNC. 128) a third spacer 130 is formed on the sidewall. The landing plug 114 is exposed during the etching process for forming the third spacer 130.

도 1e를 참조하면, 스토리지 노드 콘택 홀(SNC; 128)이 채워지도록 스토리지 노드 콘택 홀(SNC; 128) 상부에 제4 도전막을 형성한 후 에치백(etchback) 또는 화학적 기계적 연마(CMP) 공정으로 평탄화하여 후속 공정에서 형성되는 커패시터의 스토리지 노드(미도시)와 접촉할 스토리지 노드 콘택 플러그(132)를 형성하여 스토리지 노드 콘택 구조를 형성한다. 이때, 제4 도전막은 폴리실리콘막으로 형성한다.Referring to FIG. 1E, a fourth conductive layer is formed on the storage node contact hole (SNC) 128 to fill the storage node contact hole (SNC) 128 and then etchback or chemical mechanical polishing (CMP) process. The planarization method forms a storage node contact structure by forming a storage node contact plug 132 to be in contact with a storage node (not shown) of a capacitor formed in a subsequent process. At this time, the fourth conductive film is formed of a polysilicon film.

도 1f를 참조하면, 열처리 공정 또는 플라즈마(plasma) 처리를 하여 제2 및 제3 스페이서(124 및 130)를 제2 및 제3 스페이서(124 및 130)보다 유전율이 낮은 제1 절연 물질(124a 및 130a)로 변화시킨다. 이때, 열처리 공정은 H2 및 O2 가스를 1 : 1 내지 8 : 1의 비율로 혼합한 혼합 가스 분위기에서 비트 라인(123) 측벽이 산화되지 않는 조건으로 실시하되, 바람직하게는 500℃ 내지 1000℃의 온도와 100Torr 내지 10mTorr의 압력 조건에서 실시하고, 플라즈마 처리는 O2 가스를 이용하여 실시한다. 유전율이 낮은 제1 절연 물질(124a 및 130a)은 실리콘 산화물로 형성하되, 바람직하게는 SiOxNy 또는 SiO2로 형성한다. 이때, SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는다. 제2 및 제3 스페이서(124 및 130) 형성 공정시 제2 및 제3 스페이서(124 및 130)는 실리콘(Si)이 질화물(N)보다 많이 포함된 실리콘 질화물로 형성되기 때문에 열처리 공정 또는 플라즈마 처리시 제2 및 제3 스페이서(124 및 130)보다 유전율이 낮은 제1 절연 물질(124a 및 130a)로 변화시키기 쉽다. Referring to FIG. 1F, a first insulating material 124a having a lower dielectric constant than the second and third spacers 124 and 130 may be formed by performing a heat treatment process or a plasma treatment. 130a). At this time, the heat treatment process is carried out under the condition that the side wall of the bit line 123 is not oxidized in a mixed gas atmosphere in which H 2 and O 2 gas are mixed at a ratio of 1: 1 to 8: 1, and preferably 500 to 1000 ° C. It carries out at the temperature of ° C and pressure conditions of 100 Torr to 10 mTorr, and plasma treatment is carried out using O 2 gas. The first dielectric materials 124a and 130a having a low dielectric constant are formed of silicon oxide, preferably SiO x N y or SiO 2 . At this time, x of SiO x N y has a range of 1 to 2, and y has a range of 0 to 1.33. In the process of forming the second and third spacers 124 and 130, the second and third spacers 124 and 130 are formed of silicon nitride containing more silicon (Si) than the nitride (N). The first insulating material 124a and 130a having a lower dielectric constant than the second and third spacers 124 and 130 may be easily changed.

비트 라인(123) 측벽에 형성되는 스페이서를 제2 및 제3 스페이서(124 및 130)와 같이 적층 구조로 형성하지 않고, 단일층으로 형성하였을 때 열처리 공정을 실시할 경우, 스페이서 측면의 일부가 유전율이 낮은 절연 물질 즉, 실리콘 산화물로 변화된다. 열처리 공정시 O2 가스만을 이용할 경우, 제2 및 제3 스페이서(124 및 130)의 물질인 실리콘 질화물은 산화되는 조건을 확보하기가 어렵다. 따라서, 열처리 공정시 H2 및 O2 가스를 혼합하여 사용한다. When the spacers formed on the sidewalls of the bit lines 123 are not formed in a stacked structure like the second and third spacers 124 and 130, and the heat treatment process is performed when the spacers are formed as a single layer, a part of the spacer side surface has a dielectric constant. This lower insulation material is changed to silicon oxide. When only O 2 gas is used in the heat treatment process, it is difficult to secure a condition under which silicon nitride, which is a material of the second and third spacers 124 and 130, is oxidized. Therefore, H 2 and O 2 gas are mixed and used in the heat treatment process.

열처리 또는 플라즈마 처리시 유전율이 낮은 제1 절연 물질(124a 및 130a)과 접촉하는 스토리지 노드 콘택 플러그(132)의 표면에 제1 절연 물질(124a 및 130a)과 동일하거나 낮은 유전율을 갖는 제2 절연 물질(134)이 형성된다. 이때, 제2 절연 물질(134)은 실리콘 산화물로 형성되데, 바람직하게는 SiO2로 형성된다. 또한, 제2 절연 물질(134)의 폭은 스토리지 노드 콘택 플러그(132) 폭의 1% 내지 70%까지 넓어질 수 있다. 이렇게, 스토리지 노드 콘택 플러그(132) 표면에 제2 절연 물질(134)이 형성됨으로써 비트 라인(123)과 스토리지 노드 콘택 플러그(132) 사이의 거리(D)가 멀어져 비트 라인들 사이의 기생 커패시턴스를 감소시킬 수 있다. A second insulating material having a dielectric constant equal to or lower than that of the first insulating materials 124a and 130a on the surface of the storage node contact plug 132 in contact with the first dielectric materials 124a and 130a having a low dielectric constant during heat treatment or plasma treatment. 134 is formed. In this case, the second insulating material 134 is formed of silicon oxide, preferably SiO 2 . In addition, the width of the second insulating material 134 may be widened by 1% to 70% of the width of the storage node contact plug 132. As such, the second insulating material 134 is formed on the surface of the storage node contact plug 132 so that the distance D between the bit line 123 and the storage node contact plug 132 is farther away, thereby reducing parasitic capacitance between the bit lines. Can be reduced.

이후, 스토리지 노드 콘택과 접촉하는 커패시터 및 나머지 배선 형성 공정은 통상의 공정에 따라 진행된다. Thereafter, the capacitor and the remaining wiring forming process in contact with the storage node contact proceed according to a conventional process.

상기와 같이, 열처리 공정 또는 플라즈마 처리를 하여 실리콘 질화물로 형성된 제2 및 제3 스페이서(124 및 130)를 제2 및 제3 스페이서(124 및 130)보다 유전율이 낮은 제1 절연 물질(124a 및 130a)로 변화시켜줌으로써 비트 라인들 사이의 기생 커패시턴스를 감소시킬 수 있다. 이로 인하여 반도체 소자의 전기적 특성을 향상시킬 수 있다. As described above, the first and second insulating materials 124a and 130a having lower dielectric constants than the second and third spacers 124 and 130 may be formed by the second and third spacers 124 and 130 formed of silicon nitride by heat treatment or plasma treatment. By reducing the parasitic capacitance between the bit lines. As a result, the electrical characteristics of the semiconductor device may be improved.

또한, 유전율이 낮은 제1 절연 물질(124a 및 130a)과 접촉하는 스토리지 노드 콘택 플러그(132)의 표면에 제1 절연 물질(124a 및 130a)보다 유전율이 같거나 낮은 제2 절연 물질(134)이 형성됨으로써 비트 라인(123)과 스토리지 노드 콘택 플러그(132) 사이의 거리(D)를 멀어지게 할 수 있다. 스토리지 노드 콘택 플러그(132) 형성 공정 후에 열처리 공정을 한번 더 실시함으로써 제2 절연 물질(134)의 폭을 더 증가시킬 수 있다. 이렇게, 비트 라인(123)과 스토리지 노드 콘택 플러그(132) 사이의 거리(D)가 멀어짐으로써 비트 라인들 사이의 기생 커패시턴스가 감소하게 된다. In addition, on the surface of the storage node contact plug 132 in contact with the first dielectric materials 124a and 130a having a low dielectric constant, a second insulating material 134 having the same or lower dielectric constant as the first dielectric materials 124a and 130a is formed. The distance D between the bit line 123 and the storage node contact plug 132 may be increased by being formed. The width of the second insulating material 134 may be further increased by performing the heat treatment process once more after the storage node contact plug 132 forming process. As such, the distance D between the bit line 123 and the storage node contact plug 132 is increased, thereby reducing parasitic capacitance between the bit lines.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다. Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1f는 본 발명의 실시 예에 따른 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다. 1A to 1F are cross-sectional views illustrating a method of manufacturing a memory device according to an embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 102 : 게이트 절연막100 semiconductor substrate 102 gate insulating film

104 : 제1 도전막 106 : 제1 하드 마스크막104: first conductive film 106: first hard mask film

108 : SAC 질화막 108a : 제1 스페이서108: SAC nitride film 108a: first spacer

110 : 소스 및 드레인 접합 112 : 제1 절연막110 source and drain junction 112 first insulating film

114 : 랜딩 플러그 116 : 식각 정지막114: landing plug 116: etch stop film

118 : 베리어 메탈막 120 : 제3 도전막118: barrier metal film 120: third conductive film

122 : 제2 하드 마스크막 123 : 비트 라인122: second hard mask film 123: bit line

124 : 제2 스페이서 126 : 제2 절연막124: second spacer 126: second insulating film

128 : 스토리지 노드 콘택 홀 130 : 제3 스페이서128: storage node contact hole 130: third spacer

132 : 스토리지 노드 콘택 플러그 134 : 제2 절연 물질132: storage node contact plug 134: second insulating material

124a, 130a : 제1 절연 물질124a, 130a: first insulating material

D : 비트 라인과 스토리지 노드 콘택 플러그 간의 거리D: Distance between bit line and storage node contact plug

Claims (31)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 하부 구조가 형성된 반도체 기판상에 다수의 금속 배선을 형성하는 단계;Forming a plurality of metal wires on the semiconductor substrate on which the lower structure is formed; 상기 각 금속 배선 측벽에 실리콘이 질화물보다 많이 포함된 실리콘 질화물을 이용하여 스페이서를 형성하는 단계;Forming a spacer using silicon nitride including more silicon than each other on the sidewalls of the metal wirings; 상기 스페이서 사이에 콘택 플러그를 형성하는 단계; 및Forming a contact plug between the spacers; And 상기 스페이서를 산화시켜서 상기 스페이서의 유전율을 낮추는 단계를 포함하는 메모리 소자의 제조방법. Oxidizing the spacers to lower the dielectric constant of the spacers. 반도체 기판 상부에 금속 배선을 형성하는 단계;Forming a metal wiring on the semiconductor substrate; 상기 금속 배선 측벽에 실리콘이 질화물보다 많이 포함된 실리콘 질화물을 이용하여 제1 스페이서를 형성하는 단계;Forming a first spacer on the sidewall of the metal wiring using silicon nitride containing more silicon than nitride; 상기 금속 배선 사이의 공간이 채워지도록 절연막을 형성하는 단계;Forming an insulating film to fill the space between the metal wires; 상기 절연막에 콘택 홀을 형성하는 단계;Forming a contact hole in the insulating film; 상기 콘택 홀 측벽에 실리콘이 질화물보다 많이 포함된 실리콘 질화물을 이용하여 제2 스페이서를 형성하는 단계;Forming a second spacer using silicon nitride containing more silicon than the nitride on the sidewall of the contact hole; 상기 콘택 홀 내부에 스토리지 노드 콘택 플러그를 형성하는 단계; 및Forming a storage node contact plug in the contact hole; And 상기 제1 및 제2 스페이서를 산화시켜서 상기 제1 및 제2 스페이서의 유전율을 낮추는 단계를 포함하는 메모리 소자의 제조방법.Oxidizing the first and second spacers to lower the dielectric constants of the first and second spacers. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제10항에 있어서,The method of claim 10, 상기 스페이서의 유전율을 낮추기 위해 열처리 공정을 실시하는 메모리 소자의 제조방법.A method of manufacturing a memory device to perform a heat treatment process to lower the dielectric constant of the spacer. 제11항에 있어서,The method of claim 11, 상기 제1 및 제2 스페이서의 유전율을 낮추기 위해 열처리 공정을 실시하는 메모리 소자의 제조방법. And a heat treatment process to reduce the dielectric constant of the first and second spacers. 제17항 또는 제18항에 있어서,The method of claim 17 or 18, 상기 열처리 공정은 H2 및 O2 가스를 혼합한 혼합 가스 분위기에서 상기 금속 배선 측벽이 산화되지 않는 조건으로 실시하는 메모리 소자의 제조방법. And the heat treatment step is performed under a condition in which the sidewall of the metal wiring is not oxidized in a mixed gas atmosphere in which H 2 and O 2 gases are mixed. 제19항에 있어서,The method of claim 19, 상기 H2 및 O2 가스는 1 : 1 내지 8 : 1의 비율로 혼합하는 메모리 소자의 제조방법. The H 2 and O 2 gas is a method of manufacturing a memory device that is mixed in a ratio of 1: 1 to 8: 1: 1. 제19항에 있어서,The method of claim 19, 상기 열처리 공정은 500℃ 내지 1000℃의 온도와 100Torr 내지 10mTorr의 압력 조건에서 실시하는 메모리 소자의 제조방법. The heat treatment process is carried out at a temperature of 500 ℃ to 1000 ℃ and pressure conditions of 100 Torr to 10 mTorr. 제10항에 있어서,The method of claim 10, 상기 유전율을 낮추는 단계에서 상기 스페이서의 물질이 상기 실리콘 질화물에서 실리콘 산화물로 변하는 메모리 소자의 제조방법. And a material of the spacer is changed from silicon nitride to silicon oxide in the step of lowering the dielectric constant. 제11항에 있어서,The method of claim 11, 상기 유전율을 낮추는 단계에서 상기 제1 및 제2 스페이서의 물질이 상기 실리콘 질화물에서 실리콘 산화물로 변하는 메모리 소자의 제조방법. And in the step of lowering the dielectric constant, a material of the first and second spacers is changed from silicon nitride to silicon oxide. 제22항 또는 제23항에 있어서,The method of claim 22 or 23, 상기 실리콘 산화물은 SiOxNy 또는 SiO2로 형성되는 메모리 소자의 제조방법. The silicon oxide is a method of manufacturing a memory device formed of SiO x N y or SiO 2 . 제24항에 있어서,The method of claim 24, 상기 SiOxNy의 x는 1 내지 2의 범위를 갖고, y는 0 내지 1.33의 범위를 갖는 메모리 소자의 제조방법. X in the SiO x N y has a range of 1 to 2, y has a range of 0 to 1.33. 제10항에 있어서,The method of claim 10, 상기 유전율을 낮추는 단계에서 상기 스페이서와 접촉하는 상기 콘택 플러그의 표면에 상기 스페이서와 동일하거나 낮은 유전율을 갖는 절연 물질이 형성되는 메모리 소자의 제조방법. And a dielectric material having a dielectric constant equal to or lower than that of the spacer is formed on a surface of the contact plug in contact with the spacer in lowering the dielectric constant. 제11항에 있어서,The method of claim 11, 상기 유전율을 낮추는 단계에서 상기 제2 스페이서와 접촉하는 상기 스토리지 노드 콘택 플러그의 표면에 상기 제2 스페이서와 동일하거나 낮은 유전율을 갖 는 절연 물질이 형성되는 메모리 소자의 제조방법. And forming an insulating material having a dielectric constant equal to or lower than that of the second spacer on a surface of the storage node contact plug in contact with the second spacer in lowering the dielectric constant. 제26항 또는 제27항에 있어서,The method of claim 26 or 27, 상기 절연 물질은 실리콘 산화물로 형성되는 메모리 소자의 제조방법. And the insulating material is formed of silicon oxide. 제28항에 있어서,The method of claim 28, 상기 실리콘 산화물은 SiO2로 형성되는 메모리소자의 제조방법. The silicon oxide is a method of manufacturing a memory device formed of SiO 2 . 제26항에 있어서,The method of claim 26, 상기 절연 물질의 폭은 상기 콘택 플러그의 폭의 1% 내지 70%를 갖는 메모리 소자의 제조방법. And a width of the insulating material has a width of 1% to 70% of the width of the contact plug. 제27항에 있어서,The method of claim 27, 상기 절연 물질의 폭은 상기 스토리지 노드 콘택 플러그의 폭의 1% 내지 70%를 갖는 메모리 소자의 제조방법. And a width of the insulating material is 1% to 70% of the width of the storage node contact plug.
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