KR20000061305A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 메모리 셀 영역에 형성되는 패드 패턴과 그 위에 형성되는 콘택홀과의 미스얼라인 마진을 향상시킬 수 있는 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of improving misalignment margin between a pad pattern formed in a memory cell region and a contact hole formed thereon. .
고집적 메모리 장치의 디자인-룰은 1 메가비트(Mbit)-급 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 시대의 약 1μm 수준에서 기가비트(Gbit)-급 DRAM에서는 약 0.15μm 수준으로 작아지고 있다. 이에 따라, 실리콘 기판에 대한 전기적인 접촉부인 콘택홀의 치수도 점차 축소되고 있으며, 수직 방향으로는 3차원 캐패시터 구조 등을 사용함에 따라 종횡비(Aspect Ratio)도 점점 높아지는 경향을 보이고 있다. 이러한 콘택홀 직경의 축소 및 높은 종횡비는 후속의 사진식각 공정에 큰 부담이 되고 있다. 디자인-룰은 공정 한계를 나타내는 인자가 되는데 딥-서브마이크론(deep submicron)급 디자인-룰에서의 정렬 공차(align tolerance)는 소자의 치명적인 오류(fail)를 결정하는 주된 요인이 되고 있다.The design rules of highly integrated memory devices are decreasing from about 1 μm in the age of 1 Mbit-class dynamic random access memory (DRAM) to about 0.15 μm in Gbit-class DRAM. . Accordingly, the dimension of the contact hole, which is an electrical contact portion to the silicon substrate, is also gradually reduced, and the aspect ratio also tends to increase with the use of a three-dimensional capacitor structure in the vertical direction. The reduction of the contact hole diameter and the high aspect ratio are a great burden for the subsequent photolithography process. Design-rules are a factor in defining process limits. Alignment tolerances in deep submicron-class design-rules have become a major determinant of device fatal failures.
특히, DRAM에서의 기술 변화는 한정된 단위 면적에서 캐패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔고, 그에 따라 초기의 평면 셀 캐패시터 구조에서 스택형 또는 트렌치형 캐패시터 구조로 변화되어 왔다. 또한, 스택형 캐패시터 구조에서도 실린더(clyinder)형 캐패시터 또는 핀(fin)형 캐패시터 등과 같이 유효 캐패시터 면적을 증대시킬 수 있는 구조로 기술 변화가 이루어져 오고 있다.In particular, technological changes in DRAMs have concentrated all efforts to increase capacitance in a limited unit area, and thus have changed from an initial planar cell capacitor structure to a stacked or trenched capacitor structure. In addition, even in the stacked capacitor structure, technological changes have been made to a structure capable of increasing the effective capacitor area, such as a cylinder type capacitor or a fin type capacitor.
이러한 기술 변화를 공정 순서의 관점에서 살펴보면, 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bit-line) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조로 변경되었다. COB 구조는 CUB 구조와 대비하여 비트라인 형성 이후에 캐패시터를 형성하므로 비트라인 공정 마진에 관계없이 캐패시터를 형성하는 것이 가능하여 제한된 면적에서 셀의 캐패시턴스를 증대시킬 수 있다는 장점을 갖는다. 반면에, COB 구조는 게이트 전극과 비트라인 및 층간 절연막이 적층되어 있어 스토리지 전극과 트랜지스터의 소오스 영역을 전기적으로 접속시키기 위한 매몰 콘택홀(buried contact hole)의 종횡비가 크기 때문에 콘택이 오픈되지 못하는 문제가 발생한다. 이에 따라, 상기 매몰 콘택홀 및 트랜지스터의 드레인 영역과 비트라인을 전기적으로 접속시키기 위한 비트라인 콘택홀을 용이하게 형성하기 위하여, 메모리 셀 영역의 활성 영역 상부에 랜딩 패드(landing pad) 역할을 하는 도전층을 형성하여 이러한 콘택홀들의 종횡비를 감소시키는 방법이 널리 사용되고 있다.In view of the process order, the change from the CUB (Capacitor Under Bit-line) structure in which the capacitor is formed before the bit line formation is changed from the Capacitor Over Bit-line (COB) structure in which the capacitor is formed after the bit line formation. It became. In contrast to the CUB structure, the COB structure forms a capacitor after the bit line is formed, so that a capacitor can be formed regardless of the margin of the bit line, thereby increasing the capacitance of the cell in a limited area. On the other hand, in the COB structure, since the gate electrode, the bit line, and the interlayer insulating layer are stacked, the contact cannot be opened because the aspect ratio of the buried contact hole for electrically connecting the storage electrode and the source region of the transistor is large. Occurs. Accordingly, in order to easily form a bit line contact hole for electrically connecting the buried contact hole and the drain region of the transistor and the bit line, a conductive pad may serve as a landing pad on the active region of the memory cell region. A method of reducing the aspect ratio of these contact holes by forming a layer is widely used.
패드 도전층은 통상적으로 불순물이 도핑된 폴리실리콘으로 형성하고 있으며, 셀프-얼라인 콘택 방식을 통해 활성 영역에 전기적으로 접속되는 패드 도전층을 형성하는 방법이 주로 사용되어 왔다. 그러나, 0.15μm의 디자인-룰을 갖는 DRAM 장치 또는 DRAM 셀 영역과 로직 영역이 동일 칩 내에 형성되는 MDL(Murged DRAM ＆ Logic) 장치에서는 비트라인 콘택홀 및 매몰 콘택홀을 0.1μm 이하의 초미세 치수로 구현하여야 하므로, 이러한 셀프-얼라인 콘택 방식을 적용하기가 어려워진다.The pad conductive layer is typically formed of polysilicon doped with impurities, and a method of forming a pad conductive layer electrically connected to the active region through a self-aligned contact method has been mainly used. However, in DRAM devices having a design-rule of 0.15 μm or MDL (Murged DRAM & Logic) devices in which DRAM cell regions and logic regions are formed on the same chip, bit line contact holes and investment contact holes have ultra-fine dimensions of 0.1 μm or less. Since the self-aligned contact method is difficult to apply.
이에 따라, 폴리실리콘 마스크층과 폴리실리콘 스페이서를 이용하여 1회의 사진 공정으로 메모리 셀 영역의 활성 영역을 노출시키는 0.1μm 이하의 초미세 콘택홀 및 패드 영역을 형성하는 방법이 제안되었으며, 이를 도 1 내지 도 6을 참조하여 설명하면 다음과 같다.Accordingly, a method of forming ultrafine contact holes and pad regions of 0.1 μm or less that expose the active region of the memory cell region by using a polysilicon mask layer and a polysilicon spacer in one photo process has been proposed. 6 to be described as follows.
도 1을 참조하면, 필드 산화막(12)에 의해 활성 영역 및 비활성 영역이 구분되어진 반도체 기판(10)의 상부에 게이트 산화막(도시하지 않음)을 개재하여 트랜지스터의 게이트(14)를 형성한다. 이어서, 게이트(14)의 양 측벽에 절연막 스페이서(16)를 형성한 후, 절연막 스페이서(16) 및 게이트(14)를 이온주입 마스크로 이용하여 기판(10)의 표면에 불순물을 이온주입함으로써 소오스 영역(도시하지 않음) 및 드레인 영역(17)을 형성한다.Referring to FIG. 1, a gate 14 of a transistor is formed through a gate oxide film (not shown) on a semiconductor substrate 10 in which an active region and an inactive region are separated by a field oxide film 12. Subsequently, the insulating film spacers 16 are formed on both sidewalls of the gate 14, and then the impurities are implanted into the surface of the substrate 10 using the insulating film spacers 16 and the gate 14 as ion implantation masks. Regions (not shown) and drain regions 17 are formed.
이어서, 결과물의 상부에 제1 층간 절연막(18)을 증착한 후, 그 상부에 폴리실리콘 또는 질화물로 이루어진 마스크층(20)을 증착한다. 사진 공정을 통해 마스크층(20)의 상부에 포토레지스트 패턴(22)을 형성한다. 포토레지스트 패턴(22)을 식각 마스크로 이용하여 마스크층(20)을 식각하고, 계속해서 제1 층간 절연막(18)을 소정 깊이로 식각하여 메모리 셀 영역에 패드 영역(24)을 형성한다.Subsequently, a first interlayer insulating film 18 is deposited on the resultant, and then a mask layer 20 made of polysilicon or nitride is deposited thereon. The photoresist pattern 22 is formed on the mask layer 20 through a photolithography process. The mask layer 20 is etched using the photoresist pattern 22 as an etch mask, and then the first interlayer insulating layer 18 is etched to a predetermined depth to form the pad region 24 in the memory cell region.
도 2를 참조하면, 에싱 및 스트립 공정으로 포토레지스트 패턴(22)과 이물질을 제거한 후, 결과물의 상부에 폴리실리콘을 증착하고 이를 에치백하여 마스크층(20) 및 제1 층간 절연막(18)의 측벽에 폴리실리콘 스페이서(26)를 형성한다.Referring to FIG. 2, after removing the photoresist pattern 22 and the foreign matter by an ashing and stripping process, polysilicon is deposited on the resultant and then etched back to form the mask layer 20 and the first interlayer insulating film 18. Polysilicon spacers 26 are formed on the sidewalls.
도 3을 참조하면, 마스크층(20) 및 폴리실리콘 스페이서(26)를 이용하여 제1 층간 절연막(18)을 식각함으로써 메모리 셀 영역의 소오스 및 드레인 영역(17)을 노출시키는 콘택홀(28)을 형성한다.Referring to FIG. 3, the contact hole 28 exposing the source and drain regions 17 of the memory cell region by etching the first interlayer insulating layer 18 using the mask layer 20 and the polysilicon spacer 26. To form.
도 4를 참조하면, 결과물의 상부에 폴리실리콘층(30)을 패드 영역(24) 및 콘택홀(28)을 완전히 매립할 수 있을 정도의 두께로 증착한다.Referring to FIG. 4, the polysilicon layer 30 is deposited on the resultant layer to a thickness sufficient to completely fill the pad region 24 and the contact hole 28.
도 5를 참조하면, 에치백(etch back) 또는 화학 물리적 연마(chemical mechanical polishing; CMP) 공정에 의해 제1 층간 절연막(18)의 표면이 노출될 때까지 폴리실리콘층(30) 및 마스크층(20)을 식각함으로써 패드 영역(24) 및 콘택홀(28)을 매립하는 패드 패턴(32)을 형성한다. 따라서, 패드 패턴(32)은 콘택홀(28)을 통해 메모리 셀 영역의 소오스 및 드레인 영역(17)에 전기적으로 접속된다.Referring to FIG. 5, the polysilicon layer 30 and the mask layer (until the etch back or chemical mechanical polishing (CMP)) process exposes the surface of the first interlayer insulating film 18. The pad pattern 32 filling the pad region 24 and the contact hole 28 is formed by etching 20. Accordingly, the pad pattern 32 is electrically connected to the source and drain regions 17 of the memory cell region through the contact hole 28.
도 6을 참조하면, 패드 패턴(32)이 형성된 결과물의 상부에 제2 층간 절연막(33)을 증착한 후, 사진식각 공정을 통해 제2 층간 절연막(33)을 식각함으로써 메모리 셀 영역의 패드 패턴(32)을 노출시키는 비트라인 콘택홀(34)을 형성한다.Referring to FIG. 6, after depositing the second interlayer insulating layer 33 on the resultant on which the pad pattern 32 is formed, the pad pattern of the memory cell region is etched by etching the second interlayer insulating layer 33 through a photolithography process. A bit line contact hole 34 exposing 32 is formed.
상술한 종래 방법에 의하면, 비트라인 콘택홀을 형성하기 위한 사진식각 공정시 메모리 셀 영역의 패드 패턴 상부와 로직 영역이 동시에 패터닝되기 때문에, 미스얼라인이 발생할 경우 비트라인과 활성 영역 또는 게이트와의 전기적 쇼트가 유발된다.According to the above-described conventional method, since the upper part of the pad pattern and the logic area of the memory cell area are patterned at the same time in the photolithography process for forming the bit line contact hole, when a misalignment occurs, the bit line and the active area or gate An electrical short is caused.
또한, 이러한 문제를 해결하기 위하여 비트라인 콘택홀의 치수를 크게 정의하게 되면, 포토레지스트 낫칭(notching) 현상에 의해 인접한 메모리 셀의 패드 패턴들이 브리지되는 문제가 발생할 수 있다.In addition, when the size of the bit line contact hole is largely defined in order to solve this problem, a problem may occur in that pad patterns of adjacent memory cells are bridged by photoresist notching.
따라서, 본 발명의 목적은 메모리 셀 영역에 형성되는 패드 패턴과 그 위에 형성되는 콘택홀과의 미스얼라인 마진을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of improving misalignment margin between a pad pattern formed in a memory cell region and a contact hole formed thereon.
도 1 내지 도 6은 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1 to 6 are cross-sectional views illustrating a method of manufacturing a semiconductor device by a conventional method.
도 7 내지 도 12는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.7 to 12 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 13은 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.13 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 반도체 기판 102 : 필드 절연층100 semiconductor substrate 102 field insulating layer
104 : 게이트 절연층 106 : 절연막 스페이서104: gate insulating layer 106: insulating film spacer
107, 108 : 제1 층간 절연막 109 : 식각 저지층107, 108: first interlayer insulating film 109: etch stop layer
110 : 마스크층 114 : 패드 영역110 mask layer 114 pad area
116 : 폴리실리콘 스페이서 118 : 콘택홀116 polysilicon spacer 118 contact hole
120 : 폴리실리콘층 122 : 패드 패턴120: polysilicon layer 122: pad pattern
123 : 제2 층간 절연막 124 : 비트라인 콘택홀123: second interlayer insulating layer 124: bit line contact hole
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 상부에 마스크층을 형성하고, 상기 마스크층을 패터닝하는 단계; 상기 층간 절연막을 소정 깊이로 식각하여 패드 영역을 형성하는 단계; 상기 패터닝된 마스크층 및 층간 절연막의 측벽에 폴리실리콘 스페이서를 형성하는 단계; 상기 폴리실리콘 스페이서를 이용하여 상기 패드 영역의 양 측벽을 식각하면서 상기 층간 절연막을 식각하여 상기 반도체 기판의 활성 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 결과물의 상부에 폴리실리콘층을 증착하는 단계; 및 상기 층간 절연막의 표면이 노출될 때까지 상기 폴리실리콘층을 식각하여 상기 패드 영역 및 콘택홀을 매립하는 패드 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming an interlayer insulating film on top of the semiconductor substrate; Forming a mask layer on the interlayer insulating film, and patterning the mask layer; Etching the interlayer insulating layer to a predetermined depth to form a pad region; Forming a polysilicon spacer on sidewalls of the patterned mask layer and the interlayer insulating film; Forming a contact hole exposing the active region of the semiconductor substrate by etching the interlayer insulating layer while etching both sidewalls of the pad region using the polysilicon spacer; Depositing a polysilicon layer on top of the resultant formed contact hole; And etching the polysilicon layer until the surface of the interlayer insulating film is exposed to form a pad pattern filling the pad region and the contact hole.
바람직하게는, 콘택홀을 형성하기 위한 식각 단계에서, 층간 절연막에 대한 마스크층의 식각 선택비를 4:1 ∼ 10:1의 범위로 정한다.Preferably, in the etching step for forming the contact hole, the etching selectivity ratio of the mask layer to the interlayer insulating film is set in the range of 4: 1 to 10: 1.
바람직하게는, 층간 절연막은 산화물로 형성하고 마스크층은 폴리실리콘 또는 질화물로 형성한다.Preferably, the interlayer insulating film is formed of an oxide and the mask layer is formed of polysilicon or nitride.
바람직하게는, 콘택홀을 형성하기 위한 식각 단계에서, C2F6와 CH3F 가스를 사용하거나 C4F8, Ar 및 O2가스를 사용한다.Preferably, in the etching step for forming the contact hole, C 2 F 6 and CH 3 F gas or C 4 F 8 , Ar and O 2 gas is used.
바람직하게는, 층간 절연막을 형성하는 단계 전에, 반도체 기판의 상부에 층간 절연막을 구성하는 물질과의 식각 선택비가 높은 물질을 증착하여 식각 저지층을 형성하는 단계를 더 구비한다.Preferably, the method further includes forming an etch stop layer by depositing a material having a high etching selectivity with a material constituting the interlayer insulating layer on the semiconductor substrate before forming the interlayer insulating layer.
본 발명에 의하면, 마스크층을 이용하여 층간 절연막을 소정 깊이로 식각하여 패드 영역을 형성한 후 폴리실리콘 스페이서를 이용하여 층간 절연막을 식각하여 메모리 셀 영역의 활성 영역을 노출시키는 콘택홀을 형성할 때 패드 영역의 양 측벽이 식각되도록 한다. 이에 따라, 패드 영역이 양 측면으로 확장된 프로파일을 갖게 되므로, 패드 영역을 매립하게 되는 패드 패턴의 폭이 증가된다. 따라서, 패드 패턴과 그 위에 형성되는 비트라인 콘택홀 또는 매몰 콘택홀과의 미스얼라인 마진을 향상시킬 수 있다.According to the present invention, when the interlayer insulating layer is etched to a predetermined depth using a mask layer to form a pad region, and then a contact hole for exposing the active region of the memory cell region is formed by etching the interlayer insulating layer using a polysilicon spacer. Allow both sidewalls of the pad area to be etched. Accordingly, since the pad region has a profile extending to both sides, the width of the pad pattern filling the pad region is increased. Therefore, the misalignment margin between the pad pattern and the bit line contact hole or the buried contact hole formed thereon can be improved.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 7 내지 도 12는 본 발명의 제1 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.7 to 12 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a first embodiment of the present invention.
도 7은 마스크층(110) 및 패드 영역(114)을 형성하는 단계를 도시한다. 통상의 소자분리 공정에 의해 반도체 기판(100)의 상부에 필드 산화막(102)을 형성함으로써 기판(100)을 활성 영역과 비활성 영역으로 구분한다. 이어서, 열산화 공정을 통해 기판(100)의 상부에 게이트 산화막(도시하지 않음)을 형성한 후, 그 상부에 폴리실리콘층을 증착하고 사진식각 공정으로 이를 패터닝하여 트랜지스터의 게이트(104)를 형성한다. 이때, 게이트(104)는 폴리실리콘층과 금속 실리사이드층이 적층된 폴리사이드 구조로 형성할 수도 있다.7 illustrates forming the mask layer 110 and the pad region 114. By forming a field oxide film 102 on the semiconductor substrate 100 by a conventional device isolation process, the substrate 100 is divided into an active region and an inactive region. Subsequently, a gate oxide layer (not shown) is formed on the substrate 100 through a thermal oxidation process, and then a polysilicon layer is deposited on the substrate 100 and patterned by a photolithography process to form the gate 104 of the transistor. do. In this case, the gate 104 may be formed of a polyside structure in which a polysilicon layer and a metal silicide layer are stacked.
이어서, 결과물의 상부에 산화물 또는 질화물을 증착하고 이를 에치백하여 게이트(104)의 양 측벽에 절연막 스페이서(106)를 형성한 후, 절연막 스페이서(106) 및 게이트(104)를 이온주입 마스크로 이용하여 기판(100)의 표면에 불순물을 이온주입함으로써 소오스 영역(도시하지 않음) 및 드레인 영역(105)을 형성한다.Subsequently, an oxide or nitride is deposited on the resultant and etched back to form insulating film spacers 106 on both sidewalls of the gate 104, and then the insulating film spacers 106 and the gate 104 are used as ion implantation masks. Thus, source regions (not shown) and drain regions 105 are formed by ion implantation of impurities into the surface of the substrate 100.
이어서, 결과물의 상부에 산화물을 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 약 3000∼4000Å의 두께로 증착하여 제1 층간 절연막(108)을 형성한다. 제1 층간 절연막(108)의 상부에 폴리실리콘 또는 질화물을 저압 화학 기상 증착(low pressure CVD) 방법에 의해 약 1000∼3000Å의 두께로 증착하여 마스크층(110)을 형성한다.Subsequently, an oxide is deposited on the resultant to a thickness of about 3000 to 4000 kPa by chemical vapor deposition (CVD) to form a first interlayer insulating film 108. Polysilicon or nitride is deposited on the first interlayer insulating layer 108 to a thickness of about 1000 to 3000 kPa by a low pressure chemical vapor deposition (low pressure CVD) method to form a mask layer 110.
이어서, 사진 공정을 통해 마스크층(110)의 상부에 패드 영역을 정의하기 위한 포토레지스트 패턴(112)을 형성한다. 포토레지스트 패턴(112)을 식각 마스크로 이용하여 마스크층(110)을 식각하고, 계속해서 제1 층간 절연막(108)을 소정 깊이로 식각하여 메모리 셀 영역에 패드 영역(114)을 형성한다.Subsequently, a photoresist pattern 112 for defining a pad region is formed on the mask layer 110 through a photolithography process. The mask layer 110 is etched using the photoresist pattern 112 as an etch mask, and then the first interlayer insulating layer 108 is etched to a predetermined depth to form the pad region 114 in the memory cell region.
도 8은 폴리실리콘 스페이서(116)를 형성하는 단계를 도시한다. 에싱 및 스트립 공정으로 포토레지스트 패턴(112)과 폴리머 등의 이물질을 제거한다. 이어서, 결과물의 상부에 폴리실리콘을 저압 화학 기상 증착(LPCVD) 방법으로 증착하고 이를 에치백하여 패터닝된 마스크층(110) 및 제1 층간 절연막(108)의 측벽에 폴리실리콘 스페이서(116)를 형성한다.8 illustrates forming the polysilicon spacer 116. Foreign materials such as the photoresist pattern 112 and the polymer are removed by an ashing and stripping process. Subsequently, polysilicon is deposited on top of the resultant by low pressure chemical vapor deposition (LPCVD) and etched back to form polysilicon spacers 116 on sidewalls of the patterned mask layer 110 and the first interlayer insulating film 108. do.
도 9는 콘택홀(118)을 형성하는 단계를 도시한다. 마스크층(110) 및 폴리실리콘 스페이서(116)를 식각 마스크로 이용하여 제1 층간 절연막(108)을 식각함으로써 메모리 셀 영역의 소오스 및 드레인 영역(105)을 노출시키는 콘택홀(118)을 형성한다. 이와 같이 폴리실리콘 스페이서(116)를 이용하여 콘택홀(118)을 형성하게 되면, 활성 영역의 디자인-룰이 0.15μm일 때 0.1μm의 콘택홀을 형성할 수 있다.9 illustrates a step of forming the contact hole 118. The first interlayer insulating layer 108 is etched using the mask layer 110 and the polysilicon spacer 116 as an etching mask to form a contact hole 118 exposing the source and drain regions 105 of the memory cell region. . As such, when the contact hole 118 is formed using the polysilicon spacer 116, the contact hole of 0.1 μm may be formed when the design rule of the active region is 0.15 μm.
바람직하게는, 콘택홀(118)을 형성하기 위한 식각 공정시 패드 영역(114)의 양 측벽이 측면으로 각각 약 40nm 정도 식각되도록 한다. 이것은 식각 시간을 조절하는 방법 또는 제1 층간 절연막(108)에 대한 마스크층(110)의 식각 선택비를 4:1 ∼ 10:1의 범위로 낮추는 방법에 의해 구현할 수 있다. 예를 들어, 마스크층(110)을 폴리실리콘으로 형성할 경우에는 제1 층간 절연막(108)에 대한 식각 선택비를 7:1로 하고, 마스크층(110)을 질화물로 형성할 경우에는 제1 층간 절연막(108)에 대한 식각 선택비를 4.5:1로 한다.Preferably, in the etching process for forming the contact hole 118, both sidewalls of the pad region 114 are etched by about 40 nm on each side. This may be implemented by adjusting the etching time or lowering the etching selectivity of the mask layer 110 with respect to the first interlayer insulating film 108 in the range of 4: 1 to 10: 1. For example, when the mask layer 110 is formed of polysilicon, the etch selectivity with respect to the first interlayer insulating film 108 is 7: 1, and when the mask layer 110 is formed of nitride, the first The etching selectivity with respect to the interlayer insulating film 108 is set to 4.5: 1.
바람직하게는, 콘택홀(118)을 형성하기 위한 식각 공정시 C2F6와 CH3F 가스를 사용하거나 C4F8, Ar 및 O2가스를 사용하여 패드 영역(114)이 측면으로 식각되도록 한다.Preferably, in the etching process for forming the contact hole 118, the pad region 114 is laterally etched using C 2 F 6 and CH 3 F gases or C 4 F 8 , Ar, and O 2 gases. Be sure to
도 10은 콘택홀(118)이 형성된 결과물의 상부에 폴리실리콘층(120)을 저압 화학 기상 증착(LPCVD) 방법에 의해 패드 영역(114) 및 콘택홀(118)을 완전히 매립할 수 있을 정도의 두께로 증착하는 단계를 도시한다.FIG. 10 shows that the pad region 114 and the contact hole 118 can be completely filled with the polysilicon layer 120 by the low pressure chemical vapor deposition (LPCVD) method. The step of depositing to thickness is shown.
도 11은 패드 패턴(122)을 형성하는 단계를 도시한다. 폴리실리콘층(120)을 증착한 후, 에치백 또는 화학 물리적 연마(CMP) 공정에 의해 제1 층간 절연막(108)의 표면이 노출될 때까지 폴리실리콘층(120) 및 마스크층(110)을 식각함으로써 패드 영역(114) 및 콘택홀(118)을 매립하는 패드 패턴(112)을 형성한다. 따라서, 패드 패턴(112)은 콘택홀(118)을 통해 메모리 셀 영역의 소오스 및 드레인 영역(105)에 전기적으로 접속된다.11 illustrates forming the pad pattern 122. After depositing the polysilicon layer 120, the polysilicon layer 120 and the mask layer 110 are exposed until the surface of the first interlayer insulating layer 108 is exposed by an etch back or chemical physical polishing (CMP) process. By etching, the pad pattern 112 filling the pad region 114 and the contact hole 118 is formed. Accordingly, the pad pattern 112 is electrically connected to the source and drain regions 105 of the memory cell region through the contact hole 118.
예를 들어, 종래 방법에서 패드 패턴(112)의 폭(도 5의 b)이 320nm가 되면, 본 발명에서는 패드 영역(114)이 양 측면으로 40nm씩 식각되므로 패드 패턴(112)의 폭(도 11의 c)이 400nm가 된다. 따라서, 본 발명에 의하면 패드 패턴(112)과 그 상부에 형성될 콘택홀과의 미스얼라인 마진이 종래 방법에 비해 크게 향상된다.For example, in the conventional method, when the width of the pad pattern 112 (b in FIG. 5) becomes 320 nm, in the present invention, since the pad area 114 is etched by 40 nm on both sides, the width of the pad pattern 112 (Fig. 5). C) of 11 becomes 400 nm. Therefore, according to the present invention, the misalignment margin between the pad pattern 112 and the contact hole to be formed thereon is greatly improved compared with the conventional method.
도 12는 비트라인 콘택홀(124)을 형성하는 단계를 도시한다. 패드 패턴(112)이 형성된 결과물의 상부에 산화물을 화학 기상 증착(CVD) 방법에 의해 약 3000∼4000Å의 두께로 증착하여 제2 층간 절연막(123)을 형성한다. 이어서, 사진식각 공정을 통해 제2 층간 절연막(123)을 식각하여 메모리 셀 영역의 패드 패턴(112)을 노출시키는 비트라인 콘택홀(124)을 형성한다.12 illustrates forming the bit line contact hole 124. An oxide is deposited on the resultant on which the pad pattern 112 is formed to a thickness of about 3000 to 4000 kPa by chemical vapor deposition (CVD) to form a second interlayer insulating film 123. Subsequently, the second interlayer insulating layer 123 is etched through the photolithography process to form the bit line contact hole 124 exposing the pad pattern 112 of the memory cell region.
이어서, 도시하지는 않았으나, 비트라인 콘택홀(124)이 형성된 결과물의 상부에 폴리실리콘 또는 폴리사이드를 증착하고 이를 사진 공정으로 패터닝함으로써 비트라인 콘택홀(124)을 통해 패드 패턴(112)에 전기적으로 접속되는 비트라인을 형성한다.Subsequently, although not shown, the polysilicon or polyside is deposited on the resultant on which the bitline contact hole 124 is formed and patterned by a photo process to electrically form the pad pattern 112 through the bitline contact hole 124. The bit lines to be connected are formed.
도 13은 본 발명의 제2 실시예에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.13 is a cross-sectional view illustrating a method of manufacturing a semiconductor device in accordance with a second embodiment of the present invention.
도 13을 참조하면, 상술한 본 발명의 제1 실시예와 동일한 방법으로 반도체 기판(100)의 상부에 트랜지스터를 형성한 후, 결과물의 상부에 산화물을 화학 기상 증착(CVD) 방법에 의해 증착하여 절연층(107)을 형성한다.Referring to FIG. 13, after the transistor is formed on the semiconductor substrate 100 in the same manner as in the first embodiment of the present invention, an oxide is deposited on the resultant by chemical vapor deposition (CVD). The insulating layer 107 is formed.
절연층(107)의 상부에 SiN을 저압 화학 기상 증착(LPCVD) 방법으로 증착하거나 SiON을 화학 기상 증착(CVD) 방법으로 증착하여 약 300∼7000Å의 두께를 갖는 식각 저지층(109)을 형성한다. 이어서, 식각 저지층(109)의 상부에 산화물을 화학 기상 증착(CVD) 방법에 의해 약 3000∼4000Å의 두께로 증착하여 제1 층간 절연막(108)을 형성한다. 바람직하게는, 식각 저지층(109)은 제1 층간 절연막(108)을 구성하는 물질에 대해 높은 식각 선택비를 갖는 물질로 형성한다.SiN is deposited on the insulating layer 107 by low pressure chemical vapor deposition (LPCVD) or SiON is deposited by chemical vapor deposition (CVD) to form an etch stop layer 109 having a thickness of about 300 to 7000 GPa. . Subsequently, an oxide is deposited on the etch stop layer 109 to a thickness of about 3000 to 4000 kPa by a chemical vapor deposition (CVD) method to form a first interlayer insulating film 108. Preferably, the etch stop layer 109 is formed of a material having a high etching selectivity with respect to the material constituting the first interlayer insulating film 108.
이어서, 제1 층간 절연막(108)의 상부에 폴리실리콘 또는 질화물을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 1000∼3000Å의 두께로 증착하여 마스크층(110)을 형성한 후, 사진식각 공정을 통해 마스크층(110)을 식각하고 계속해서 제1 층간 절연막(108)을 소정 깊이로 식각하여 메모리 셀 영역에 패드 영역(114)을 형성한다.Subsequently, polysilicon or nitride is deposited on the first interlayer insulating layer 108 to a thickness of about 1000 to 3000 GPa by low pressure chemical vapor deposition (LPCVD) to form a mask layer 110, and then a photolithography process is performed. The mask layer 110 is etched through, and the first interlayer insulating layer 108 is subsequently etched to a predetermined depth to form the pad region 114 in the memory cell region.
이어서, 패드 영역(114)이 형성된 결과물의 상부에 폴리실리콘을 저압 화학 기상 증착(LPCVD) 방법으로 증착하고 이를 에치백하여 패터닝된 마스크층(110) 및 제1 층간 절연막(108)의 측벽에 폴리실리콘 스페이서(116)를 형성한다.Subsequently, polysilicon is deposited on the top of the resultant pad region 114 by low pressure chemical vapor deposition (LPCVD) and etched back to form polysilicon on sidewalls of the patterned mask layer 110 and the first interlayer insulating layer 108. The silicon spacer 116 is formed.
이어서, 마스크층(110) 및 폴리실리콘 스페이서(116)를 식각 마스크로 이용하여 패드 영역(114)의 양 측벽을 식각하면서 제1 층간 절연막(108)을 식각함으로써 메모리 셀 영역의 소오스 및 드레인 영역(105)을 노출시키는 콘택홀(118)을 형성한다. 이때, 식각 저지층(109)은 패드 영역(114) 양 측벽의 제1 층간 절연막(108)이 과도하게 식각되는 것을 방지하는 역할을 한다.Subsequently, the first interlayer insulating layer 108 is etched by etching both sidewalls of the pad region 114 by using the mask layer 110 and the polysilicon spacer 116 as an etch mask. A contact hole 118 exposing the 105 is formed. In this case, the etch stop layer 109 may prevent excessive etching of the first interlayer insulating layer 108 on both sidewalls of the pad region 114.
이어서, 상술한 본 발명의 제1 실시예와 동일한 방법으로 패드 패턴 및 비트라인 콘택홀을 형성한다.Subsequently, a pad pattern and a bit line contact hole are formed in the same manner as in the first embodiment of the present invention.
상술한 바와 같이 본 발명에 의하면, 마스크층을 이용하여 층간 절연막을 소정 깊이로 식각하여 패드 영역을 형성한 후 폴리실리콘 스페이서를 이용하여 층간 절연막을 식각하여 메모리 셀 영역의 활성 영역을 노출시키는 콘택홀을 형성할 때 패드 영역의 양 측벽이 식각되도록 한다. 이에 따라, 패드 영역이 양 측면으로 확장된 프로파일을 갖게 되므로, 패드 영역을 매립하게 되는 패드 패턴의 폭이 증가된다.As described above, according to the present invention, a contact hole is formed by etching an interlayer insulating film to a predetermined depth using a mask layer and then etching the interlayer insulating film using a polysilicon spacer to expose an active region of the memory cell region. Both sidewalls of the pad region are etched when forming the etch. Accordingly, since the pad region has a profile extending to both sides, the width of the pad pattern filling the pad region is increased.
따라서, 패드 패턴과 그 위에 형성되는 비트라인 콘택홀 또는 매몰 콘택홀과의 미스얼라인 마진을 향상시킬 수 있다.Therefore, the misalignment margin between the pad pattern and the bit line contact hole or the buried contact hole formed thereon can be improved.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (5)
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| KR1019990010255A KR20000061305A (en) | 1999-03-25 | 1999-03-25 | Method for manufacturing semiconductor device |
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-
1999
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| US10056375B2 (en) | 2014-10-21 | 2018-08-21 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
| CN112542458A (en) * | 2019-09-23 | 2021-03-23 | 南亚科技股份有限公司 | Semiconductor device and method for manufacturing the same |
| CN112542458B (en) * | 2019-09-23 | 2024-03-05 | 南亚科技股份有限公司 | Semiconductor device and method for manufacturing the same |
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