KR20000009277A - Method for forming contact hole in semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 미세한 콘택홀을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a method of forming fine contact holes.
반도체 메모리 장치의 집적도가 증가됨에 따라 메모리 셀의 면적 또한 급속히 감소하게 되었다. 따라서, 메모리 셀 내의 배선의 넓이 및 배선과 배선 사이의 간격이 감소됨은 물론이고, 고립된 소자 영역들을 전기적으로 연결하기 위해 형성되는 콘택의 면적에 있어서도 점차 미세화가 요구되고 있는 실정이다. 특히, 상기 콘택을 형성하기 위해서는 우선 콘택홀을 형성한 뒤 콘택홀 내에 전도성 물질을 채워넣음으로써 형성되어지는데 상기 콘택홀은 셀 영역 내에서 얼라인 마진(align margin), 소자분리 마진(isolation margin)등을 고려하여 형성하여야 하기 때문에 소자의 구성에 있어서 상당한 면적이 할애된다.As the degree of integration of semiconductor memory devices increases, the area of memory cells also decreases rapidly. Therefore, the size of the wiring in the memory cell and the distance between the wiring and the wiring are reduced, and the refinement is gradually required in the area of the contact formed to electrically connect the isolated device regions. In particular, the contact hole is formed by first forming a contact hole and then filling a conductive material in the contact hole, wherein the contact hole is an alignment margin or an isolation margin in the cell region. Since it should be formed in consideration of the like and the like, a considerable area is devoted to the structure of the device.
특히, DRAM에 있어서는 한정된 단위 면적에서 캐패시턴스를 증대시키기 위해 모든 노력이 집중되어 왔으며 그 결과, 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bit-line) 구조를 도입하게 되었다. 이러한 COB구조에서는, 게이트 전극과 비트라인 및 층간 절연막이 적층되어 있는 반도체 기판 하부로 캐패시터 하부전극과 트랜지스터의 소오스 영역을 전기적으로 접속시키기 위한 매몰 콘택홀(buried contact hole)을 형성하게 되는데 사진공정의 한계로 인해 상기 매몰 콘택홀 형성시 오정렬이 발생된다. 그 결과, 상기 비트라인과 상기 매몰 콘택홀에 도전물이 채워짐으로써 형성되는 매몰 콘택이 서로 단락되어 반도체 메모리 장치의 동작특성을 저하시킨다.In particular, in the DRAM, all efforts have been focused on increasing capacitance in a limited unit area, and as a result, a COB (Capacitor Over Bit-line) structure in which a capacitor is formed after bit line formation has been introduced. In this COB structure, buried contact holes are formed in the lower portion of the semiconductor substrate on which the gate electrode, the bit line, and the interlayer insulating film are stacked to electrically connect the capacitor lower electrode and the source region of the transistor. Due to limitations, misalignment occurs when forming the buried contact hole. As a result, the buried contacts formed by filling the bit line and the buried contact holes with each other are short-circuited with each other to deteriorate an operating characteristic of the semiconductor memory device.
따라서, 본 분야에서는 감광막 패턴의 측벽에 폴리머를 형성시키거나 패터닝된 감광막을 열처리에 의해 플로우 시킴으로써 사진공정의 한계를 넘는 보다 미세한 콘택홀을 형성하고자 하였다. 그러나 0.25㎛이하의 디자인 룰을 가지는 고집적 소자에서는 상기와 같이 비트라인과 매몰 콘택이 서로 단락되는 문제점이 여전히 발생되고 있어 매몰 콘택홀의 임계치수(critical dimension)를 감소시킬 수 있는 보다 개선된 콘택 형성방법이 절실히 요구되어 진다.Therefore, in the present field, a finer contact hole was formed to form a polymer on the sidewall of the photoresist pattern or to flow the patterned photoresist by heat treatment to exceed the limit of the photographic process. However, in the highly integrated device having a design rule of 0.25 μm or less, there is still a problem in that the bit line and the buried contact are short-circuited with each other as described above. This is desperately required.
따라서 본 발명의 목적은, 매몰 콘택과 비트라인이 전기적으로 단락되는 문제를 해소할 수 있는 콘택홀 형성방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method for forming a contact hole that can solve the problem of the electrical short between the buried contact and the bit line.
본 발명의 다른 목적은, 콘택홀의 임계치수를 감소시킬 수 있는 콘택홀 형성방법을 제공함에 있다.Another object of the present invention is to provide a method for forming a contact hole that can reduce the critical dimension of the contact hole.
상기의 목적들을 달성하기 위해서 본 발명은, 인접한 도전막과의 전기적 단락을 방지하기 위한 매몰 콘택용 콘택홀 형성방법에 있어서: 감광막 패턴을 식각마스크로서 이용하여 상기 도전막이 형성되어 있는 절연막을 식각하되, 상기 도전막의 위치에 비해 보다 깊은 영역까지 식각하여 개구를 형성하는 단계와; 상기 개구 내부에 측벽절연막을 형성하는 단계와; 상기 측벽절연막이 형성되어 있는 상기 개구를 통해 상기 절연막을 최하부까지 식각하는 단계를 포함함을 특징으로 하는 방법을 제공한다.In order to achieve the above objects, the present invention provides a method for forming a contact hole for a buried contact for preventing an electrical short circuit with an adjacent conductive film: etching an insulating film on which the conductive film is formed using a photosensitive film pattern as an etching mask; Etching to a region deeper than the position of the conductive film to form an opening; Forming a sidewall insulating film in the opening; And etching the insulating film to a lowermost part through the opening in which the sidewall insulating film is formed.
바람직하게는, 상기 절연막과 측벽절연막은 서로 식각선택비가 우수한 물질로 형성함을 특징으로 한다.Preferably, the insulating film and the sidewall insulating film are formed of a material having excellent etching selectivity with each other.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a contact hole in a semiconductor memory device according to an exemplary embodiment of the present invention.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1d는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 콘택홀 형성방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method of forming a contact hole in a semiconductor memory device according to an exemplary embodiment of the present invention.
도 1a를 참조하면, 붕소(B)등의 4가 불순물이 도우프되어 있는 반도체 기판 100에 필드 산화막 102을 형성하여 소자분리영역과 활성 영역을 정의한다. 정의된 상기 활성 영역에 통상의 공정을 통하여 억세스 트랜지스터(도시하지 않음)를 형성한다. 즉, 반도체 기판 100의 활성 영역에 게이트 절연막, 다결정 실리콘 및 실리사이드를 차례로 증착한 뒤 패터닝하여 게이트 전극(워드라인)을 형성한다. 그리고 나서, 상기 게이트 전극 및 필드 산화막 102을 자기정렬된 이온주입 마스크로서 이용하여 인(P)등의 5가 불순물을 이온주입하여 불순물 확산 영역, 즉 소오스 및 드레인 영역을 형성함으로써 억세스 트랜지스터를 완성한다. 그러나 본 도면은 상기 게이트 전극방향으로의 절단면을 나타내고 있으므로 억세스 트랜지스터가 도시되지 않음을 이해하여야 한다. 이어서, 상기 억세스 트랜지스터가 형성되어 있는 상기 반도체 기판 100을 평탄화하기 위해 제1층간절연막 104을 형성한다. 바람직하게는, 상기 제1층간절연막 104은 CVD 공정을 통하여 형성되는 BPSG 또는 PSG막이며, 그 두께는 약 6000Å가 적당하다. 계속해서, 상기 제1층간절연막 104의 표면에서 상기 억세스 트랜지스터의 드레인 영역에 이르는 개구를 형성한 뒤 그 상부에 도전물을 증착하여 비트라인 106을 형성한다. 이어서, 상기 비트라인 106으로 인해 단차가 형성된 상기 반도체 기판 100을 평탄화함과 동시에 다른 소자 영역과의 절연을 위해 산화막 또는 질화막으로 제2층절연막 108를 형성한다. 예컨대, 상기 제2층간절연막 108은 CVD 공정을 통하여 형성된 BPSG, PSG 또는 BSG막으로서, 그 두께는 약 3000Å가 적당하다. 그리고 나서, 상기 제2층간절연막 108 상부에 반사 방지막 110으로서, 예컨대 산질화막(SiON)을 화학 기상 증착(chemical vapor deposition; 이하 "CVD"라 한다) 방법으로 약 1000Å 증착한 후, 그 상부에 포토레지스트막을 도포한다. 소정의 마스크(또는 레티클)를 이용하여 상기 포토레지스트막을 노광한 후 현상하여 포토레지스트막 패턴 112를 형성한다.Referring to FIG. 1A, a field oxide film 102 is formed on a semiconductor substrate 100 doped with a tetravalent impurity such as boron (B) to define an isolation region and an active region. An access transistor (not shown) is formed through a conventional process in the defined active region. That is, the gate insulating film, polycrystalline silicon, and silicide are sequentially deposited on the active region of the semiconductor substrate 100, and then patterned to form a gate electrode (word line). Then, using the gate electrode and the field oxide film 102 as a self-aligned ion implantation mask, ion implantation of pentavalent impurities such as phosphorus (P) to form an impurity diffusion region, that is, a source and a drain region, is completed. . However, it should be understood that the access transistor is not shown since this figure shows a cut surface in the gate electrode direction. Subsequently, a first interlayer insulating film 104 is formed to planarize the semiconductor substrate 100 on which the access transistor is formed. Preferably, the first interlayer insulating film 104 is a BPSG or PSG film formed through a CVD process, and a thickness of about 6000 kPa is appropriate. Subsequently, an opening from the surface of the first interlayer insulating film 104 to the drain region of the access transistor is formed, and then a conductive material is deposited on the bit line 106 to form a bit line 106 thereon. Subsequently, the semiconductor substrate 100 having the stepped portion due to the bit line 106 is planarized and a second layer insulating film 108 is formed of an oxide film or a nitride film to insulate other device regions. For example, the second interlayer insulating film 108 is a BPSG, PSG, or BSG film formed through a CVD process, and a thickness of about 3000 kPa is appropriate. Then, an anti-reflection film 110 is deposited on the second interlayer insulating film 108 as, for example, about 1000 GPa by chemical vapor deposition (hereinafter referred to as " CVD "). A resist film is applied. The photoresist film is exposed and developed using a predetermined mask (or reticle) to form a photoresist film pattern 112.
도 1b를 참조하면, 상기 포토레지스트막 패턴 112를 식각마스크로서 이용하여 상기 반사 방지막 110 및 제2층간절연막 108, 그리고 제1층간절연막 104을 소정깊이로 식각하여 개구 114를 형성한다. 여기서, 상기 제1층간절연막 104의 식각깊이는 상기 비트라인 106이 형성되어 있는 위치에 비하여 보다 하부로 식각하는 것이 바람직하다. 따라서, 상기 개구 114의 최하부면은 상기 비트라인의 최하부면에 비해 보다 아래쪽에 위치하게 된다.Referring to FIG. 1B, an opening 114 is formed by etching the anti-reflection film 110, the second interlayer insulating film 108, and the first interlayer insulating film 104 to a predetermined depth by using the photoresist pattern 112 as an etching mask. The etching depth of the first interlayer dielectric layer 104 may be etched lower than that of the bit line 106. Therefore, the lowermost surface of the opening 114 is located below the lowermost surface of the bit line.
도 1c를 참조하면, 상기 포토레지스트막 패턴 112를 완전히 제거한 뒤, 절연막을 증착한다. 그리고 나서, 상기 절연막을 전면 에치백하여 상기 개구 114 내부에 측벽절연막 116을 형성한다. 이때, 상기 절연막은 질화막(Si3N4)으로 형성하는 것이 바람직하다.Referring to FIG. 1C, after the photoresist film pattern 112 is completely removed, an insulating film is deposited. Thereafter, the insulating film is etched back to form an entire sidewall insulating film 116 inside the opening 114. In this case, the insulating film is preferably formed of a nitride film (Si3N4).
도 1d는 상기 측벽절연막 116이 형성되어 있는 개구 114를 통해 노출되어 있는 상기 제1층간절연막 104을 하부로 완전히 식각한다. 그 결과, 상기 반도체 기판 100이 노출되는 콘택홀 118이 형성된다. 여기서, 상기 노출된 반도체 기판 100은 억세스 트랜지스터의 소오스 영역으로서, 후속의 공정에서 상기 콘택홀 118에 형성되는 매몰 콘택을 통해 캐패시터 하부전극과 접촉하게 된다.FIG. 1D completely etches the first interlayer insulating film 104 exposed through the opening 114 in which the sidewall insulating film 116 is formed. As a result, a contact hole 118 through which the semiconductor substrate 100 is exposed is formed. Here, the exposed semiconductor substrate 100 is a source region of an access transistor, and in contact with the capacitor lower electrode through a buried contact formed in the contact hole 118 in a subsequent process.
이와 같이 본 발명에서는 상기 개구 114 내부에 측벽절연막 116을 형성함으로써, 상기 비트라인 106 주변의 절연막을 보다 두껍게 한다. 그리고 상기 측벽절연막 116이 형성되어 있는 개구 114를 통해 제1층간절연막 104을 식각함으로써 보다 미세한 사이즈의 콘택홀 118을 형성하게 된다. 이때, 상기 절연막의 증착두께를 조절함으로써 측벽절연막 116의 사이즈를 조절할 수 있으며, 결과적으로는 콘택홀 118의 임계치수를 조절할 수 있게 된다. 즉, 보다 미세한 사이즈의 콘택홀을 얻고자 하는 경우에는 절연막을 두껍게 증착하여 큰 사이즈의 측벽절연막을 형성한 뒤, 제1층간절연막을 식각함으로써 형성할 수 있다.As described above, in the present invention, the sidewall insulating film 116 is formed inside the opening 114 to make the insulating film around the bit line 106 thicker. The first interlayer insulating film 104 is etched through the opening 114 in which the sidewall insulating film 116 is formed, thereby forming a contact hole 118 having a finer size. In this case, the size of the sidewall insulating layer 116 may be adjusted by adjusting the deposition thickness of the insulating layer. As a result, the critical dimension of the contact hole 118 may be adjusted. That is, in order to obtain a finer contact hole, the insulating film may be thickly deposited to form a large sidewall insulating film, and then the first interlayer insulating film may be etched.
상기한 바와 같이 본 발명에서는, 반도체 메모리 장치의 콘택홀을 형성함에 있어서, 감광막 패턴을 이용하여 콘택홀이 형성될 물질막을 소정 깊이까지만 식각하여 개구를 형성 뒤, 상기 개구 내부에 측벽절연막을 형성한다. 이와 같이 측벽절연막이 형성되어 있는 개구를 통해 하부의 물질막을 식각함으로써, 콘택홀의 임계치수를 감소시킬 수 있으며, 그 결과 매몰 콘택과 비트라인이 전기적으로 단락되는 문제가 해소되는 효과가 있다.As described above, in forming the contact hole of the semiconductor memory device, an opening is formed by etching the material film on which the contact hole is to be formed to a predetermined depth using a photosensitive film pattern, and then a sidewall insulating film is formed inside the opening. . As such, by etching the lower material film through the opening in which the sidewall insulating film is formed, the critical dimension of the contact hole can be reduced, and as a result, the problem of electrically shorting the buried contact and the bit line can be solved.
상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described with reference to the preferred embodiment of the present invention as described above, it will be understood that various modifications and changes can be made without departing from the spirit and scope of the present invention as set forth in the claims below.
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| KR1019980029554A KR20000009277A (en) | 1998-07-22 | 1998-07-22 | Method for forming contact hole in semiconductor memory device |
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| KR1019980029554A KR20000009277A (en) | 1998-07-22 | 1998-07-22 | Method for forming contact hole in semiconductor memory device |
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| KR1019980029554A KR20000009277A (en) | 1998-07-22 | 1998-07-22 | Method for forming contact hole in semiconductor memory device |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7521804B2 (en) | 2005-02-03 | 2009-04-21 | Samsung Electronics Co., Ltd. | Semiconductor device preventing electrical short and method of manufacturing the same |
| US9040415B2 (en) | 2013-08-16 | 2015-05-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
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1998
- 1998-07-22 KR KR1019980029554A patent/KR20000009277A/en not_active Application Discontinuation
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| US7754596B2 (en) | 2005-02-03 | 2010-07-13 | Samsung Electronics Co., Ltd. | Semiconductor device preventing electrical short and method of manufacturing the same |
| US9040415B2 (en) | 2013-08-16 | 2015-05-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
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