KR930000718B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

The method includes forming a transistor on a substrate (1), depositing an insulating layer (10), patterning a conductive layer (30) by vertically and horizon tally etching it using a mask and depositing an insulating film (32). A second conductive layer (33) deposited to protect the film (32) is vertically etched as well as the insulating film (32) and layer (10) using the mask. A pattern of the second conductive layer is formed by vertically and horizontally etching it using a second mask before depositing a second insulating film (36), and a third conductive layer (37) to protect the film (36). The third conductive layer and second insulating film are vertically etched using the second mask, and the thickness of the third layer (37) is increased.

Description

반도체장치의 제조방법Manufacturing Method of Semiconductor Device

제1a도부터 제1h도는 종래의 스택형 4M DRAM의 제조공정 순서도.1A to 1H are flowcharts of a manufacturing process of a conventional stacked 4M DRAM.

제2a도부터 제2m도는 본 발명에 의한 초고집적 스택형 DRAM의 제조공정순서도.2A to 2M are manufacturing process flow charts of the ultra-high density stacked DRAM according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 반도체기판 2 : P형 WELL1: semiconductor substrate 2: P-type WELL

3 : 액티브영역 4 : 소자분리영역3: active region 4: device isolation region

5 : 필드산화막 6 : 채널스톱퍼5: field oxide film 6: channel stopper

7 : 게이트산화막 8 : 워드라인도체층7: gate oxide film 8: word line conductor layer

9a : 소오스전극층 9b : 드레인전극층9a: source electrode layer 9b: drain electrode layer

10 : 층간절연막 11,14,17,31,34,35,38,39 : 레지스트10: interlayer insulating film 11,14,17,31,34,35,38,39: resist

12 : 콘택트홀 13,16,30,33,37 : 다결정실리콘층12: contact hole 13, 16, 30, 33, 37: polysilicon layer

15,32,36 : 절연막 18 : 표면안정화막15, 32, 36: insulating film 18: surface stabilized film

19 : 비트라인 콘택트홀 20 : 비트라인19: bit line contact hole 20: bit line

21 : passivation 막21: passivation membrane

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 초고집적 반도체 메모리장치의 캐패시터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a capacitor of an ultra-high density semiconductor memory device.

최근 반도체 메모리장치, 예컨대 DRAM은 4M DRAM이 양산되고 있으며 16M DRAM에 관한 연구가 활발히 진행하고 있다. 즉 4M DRAM으로 대표되는 서브미크론 시대가 열리고 디바이스의 구조도 종래의 비례축소적인 미세화에 그치지 않고 3차원적인 디바이스구조의 적극적인 도입이 시작되고 있다.In recent years, 4M DRAM has been mass-produced for semiconductor memory devices, such as DRAM, and research on 16M DRAM is being actively conducted. In other words, the sub-micron era represented by 4M DRAM is being opened, and the device structure is not only conventionally reduced in proportion, but also actively introduced three-dimensional device structure.

DRAM은 메모리셀 구조에 따라서 트렌치형과 스택형이 대표적인 3차원적인 구조로 연구개발되고 있다. 트렌치형은 반도체 기판에 형성된 홈내에 개패시터를 형성하는 방식의 것이고 스택형은 반도체기판의 표면에 도체층의 3차원으로 적층시켜 캐패시터를 형성하는 방식의 것이다. 트렌치형은 스택형에 비해 표면이 평탄하여 리소그래피에 유리하다. 그러나 트렌치와 이웃하는 트렌치간의 누설전류(leakage current) 및 펀치스로우(punch-through) 기판내에 투과된 α-입자(α-Particle)에 의해 생성된 전자전공쌍(electron-hole pair)에 의한 캐패시터의 동작전압이 변화되는 문제를 가지고 있다. 스택형은 기판상에 적층하여 형성되기 때문에 제조공정이 트렌치형에 비해 간편하고 또한 상술한 트렌치형의 단짐이 없다는 잇점이 있기 때문에 트렌치형에 의해 유리하다.DRAM has been researched and developed into a three-dimensional structure of trench type and stack type according to memory cell structure. The trench type is a method of forming a capacitor in a groove formed in a semiconductor substrate, and the stack type is a method of forming a capacitor by laminating three-dimensionally a conductor layer on the surface of the semiconductor substrate. The trench type has a flat surface compared to the stack type, which is advantageous for lithography. However, the leakage current between the trench and neighboring trenches and the capacitance of the capacitor due to the electron-hole pair generated by the α-Particles transmitted through the punch-through substrate. There is a problem that the operating voltage is changed. Since the stack type is formed by laminating on a substrate, the trench type is advantageous because the manufacturing process is simpler than the trench type and there is no advantage of the trench type described above.

스택형은 한정된 셀영역내에서 유효 정전용량을 확보하기 위하여 캐패시터 면적을 최대로 확보하여야 한다. 종래의 스택형은 스토리지전극층의 상면 및 측면을 박막의 절연막으로 덮고 그 위에 플레이트전극층을 형성하였다. 따라서 고집적화에 따라 셀사이즈가 축소됨에 따라 한정된 셀영역내에 동등 이상의 유효 정전 용량을 확보하기 위해서는 높이가 높아지지 않으면 안되었고 이에 전체적인 디바이스의 토포그라피 (topo graphy)가 나빠지게 되는 문제점을 가지고 있었다.The stack type must maximize the capacitor area in order to secure the effective capacitance within the limited cell area. In the conventional stack type, the top and side surfaces of the storage electrode layer are covered with a thin film of insulating film, and a plate electrode layer is formed thereon. Therefore, as the cell size decreases due to high integration, the height has to be increased in order to secure an effective capacitance greater than or equal to a limited cell area, and thus, there is a problem in that the topography of the entire device is deteriorated.

본 발명의 목적은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 캐패시터의 스토리지전극층의 하면까지 플레이트전극층으로 감싸도록 함으로써 보다 큰 유효 정전용량을 확보할 수 있는 반도체장치의 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device capable of securing a larger effective capacitance by covering the lower surface of a storage electrode layer of a capacitor with a plate electrode layer to solve the problems of the prior art as described above.

본 발명의 다른 목적은 마스크의 증가없이 간단하게 스토리지전극층의 하면까지 감쌀 수 있는 플레이트전극층을 형성할 수 있는 반도체장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a plate electrode layer that can be simply wrapped to the lower surface of the storage electrode layer without increasing the mask.

본 발명의 또다른 목적은 16M bit 이상의 DRAM을 제조할 수 있는 반도체장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of manufacturing 16M bit or more DRAM.

상기 목적을 달성하기 위하여 본 발명은 하나의 트랜지스터와, 하나의 스택캐패시터로 구성되는 복수의 메모리셀을 구비하는 반도체장치의 제조방법에 있어서, 반도체 기판상에 통상의 트랜지스터 제조공정에 의해 상기 트랜지스터를 형성하고 전표면에 층간절연막을 침적시키는 공정 ; 상기 층간절연막의 전표면에 제1도체층을 침적시키고 통상의 사진식각공정에 의해 제1도체층을 이방성 식각하는 공정 ; 상기 제1도체층의 수직식각패턴을 그대로 유지한 상태에서 습식식각법에 의해 제1도전체층을 등방성식각하여 상기 캐패시터의 상부전극층의 일부전극층의 패턴을 형성하는 공정 ; 상기 일부전극층의 패턴이 형성된 구조물의 전표면상에 박막의 제1절연막을 침적시키고, 이어서 이 절연막을 보호할 수 있을 정도의 두께로 제2도체층을 침적시키는 공정 ; 상기 제1도층을 이방성 식각하기 위한 동일 패턴의 마스크를 적용하여 통상의 사진식각공정에 의해 상기 제2도체층, 박막의 제1절연막 및 층간절연막을 이방성 식각하여 상기 트랜지스터와 접촉하기 위한 제1콘택트홀을 형성하는 공정 ; 상기 콘택트홀이 형성된 구조물의 전표면상에 소정 두께로 상기 제2도체층을 침적하는 공정 ; 상기 제2도체층을 통상의 사진식각공정에 의해 이방성 식각하는 공정 ; 상기 제2도체층의 수직식각패턴을 그대로 유지한 상태에서 등방성식각법에 의해 제2도체층을 수평적으로 과도 식각하여 상기 캐패시터의 하부전극층의 패턴을 형성하는 공정 ; 상기 식각패턴을 제거하고난 구조물의 전표면상에 박막의 제2절연막을 침적시키고, 이어서 이 절연막을 보호할 수 있을 정도의 두께로 제3도체층을 침적시키는 공정 ; 상기 제2도체층의 수직식각패턴을 적용하여 통상의 사진식각공정에 의해 상기 제3도체층, 박막의 제2절연막을 이방성 식각하여 상기 제1도체층의 일부표면을 노출시키는 공정 ; 그리고 상기 제1도체층의 일부표면이 노출된 구조물의 전표면상에 소정두께로 상기 제3도체층을 침적시키는 공정을 구비하여서 된 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method of manufacturing a semiconductor device including a plurality of memory cells composed of one transistor and one stack capacitor, wherein the transistor is formed on a semiconductor substrate by a conventional transistor manufacturing process. Forming and depositing an interlayer insulating film on the entire surface; Depositing a first conductor layer on the entire surface of the interlayer insulating film and anisotropically etching the first conductor layer by a normal photolithography process; Isotropically etching the first conductor layer by a wet etching method while maintaining the vertical etching pattern of the first conductor layer as it is to form a pattern of some electrode layers of the upper electrode layer of the capacitor; Depositing a first insulating film of a thin film on the entire surface of the structure on which the pattern of the partial electrode layer is formed, and then depositing a second conductor layer to a thickness sufficient to protect the insulating film; A first contact for anisotropically etching the second conductor layer, the first insulating film of the thin film, and the interlayer insulating film by a general photolithography process by applying a mask of the same pattern for anisotropically etching the first coating layer to contact the transistor Forming a hole; Depositing the second conductor layer to a predetermined thickness on the entire surface of the structure in which the contact hole is formed; Anisotropically etching the second conductor layer by a conventional photolithography step; Forming a pattern of the lower electrode layer of the capacitor by horizontally over-etching the second conductor layer by isotropic etching while maintaining the vertical etching pattern of the second conductor layer as it is; Depositing a second insulating film of a thin film on the entire surface of the structure after removing the etching pattern, and then depositing a third conductor layer to a thickness sufficient to protect the insulating film; Anisotropically etching the third insulating layer and the second insulating layer of the thin film by a normal photolithography process by applying a vertical etching pattern of the second conductor layer to expose a portion of the surface of the first conductor layer; And depositing the third conductor layer at a predetermined thickness on the entire surface of the structure in which a part surface of the first conductor layer is exposed.

이와 같은 제조방법을 채용함으로써 종래 방식과 동일한 마스크공정으로 스토리지전극층의 하면까지 캐패시터의 유효면적으로 이용할 수 있다.By employing such a manufacturing method, the effective area of the capacitor can be used to the lower surface of the storage electrode layer by the same mask process as the conventional method.

첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

먼저 본 발명의 실시예를 설명하기 전에 종래의 스택형 4M DRAM의 메모리셀 구조를 제1a도 내지 제1h도를 참조하여 설명하고자 한다.Before describing an embodiment of the present invention, a memory cell structure of a conventional stacked 4M DRAM will be described with reference to FIGS. 1A to 1H.

제1a도를 참조하면, Boron과 같은 P형 불순물로 약하게 도우핑된 반도체 기판(1)에 다시 P형 불순물을 이온주입하여 P형 웰(2)을 형성한다. 사진식각공정을 통하여 액티브영역(3)을 한정하고 소자분리영역(4)에는 다시 P형 불순물을 이온주입한 후 LOCOS법에 의해 열산화하여 필드산화막(5)을 성장시킨다. 이 열산화에 의해 P형 웰(2)은 반도체 기판(1)내로 더 깊게 확장되고 필드산화막(5)의 바로 아래에는 P+채널스톱이온층(6)이 형성되게 된다. 상기 액티브영역(3)에는 박막의 게이트산화막(7)을 형성하는 인(P)과 같은 N형 불순물로 도우핑된 다결정실리콘층을 전표면에 침적한다. 통상의 사진식각공정에 의해 상기 다결정실리콘층을 식각하여 종방향으로 달리는 워드라인 도체층(8)을 형성한다. 이 워드라인도체층(8)은 액티브영역(3)에서는 게이트전극층으로 제공되고 필드산화막(5) 위에서는 게이트 전극층들을 연결하는 도체층으로 제공된다. 상기 워드라인도체층(8)이 형성된 구조물의 전표면에 인(P)과 같은 N+형 불순물을 이온 주입하여 액티브영역(3)에서 게이트전극층에 셀프얼라인된 N+이온층을 형성한다. 따라서, 필드 산화막(5)과 게이트전극층(8) 사이의 N+이온층(9a)은 소오스전극층으로 제공되고 게이트전극층(8)들 사이의 N+이온층(9b)은 드레인전극층으로 제공된다. 이와 같이 P형 웰(2)의 표면에 NMOS 트랜지스터가 형성된 구조물의 전표면에 층간절연막(10), 예컨데 HTO 막을 침적한다.Referring to FIG. 1A, the P-type impurity is ion-implanted into the semiconductor substrate 1 that is lightly doped with a P-type impurity such as Boron to form the P-type well 2. The active region 3 is defined by a photolithography process, and P-type impurities are ion-implanted into the device isolation region 4 and thermally oxidized by the LOCOS method to grow the field oxide film 5. This thermal oxidation causes the P-type well 2 to extend deeper into the semiconductor substrate 1 and form a P + channel stop ion layer 6 directly under the field oxide film 5. In the active region 3, a polysilicon layer doped with N-type impurities such as phosphorus (P) forming a gate oxide film 7 of a thin film is deposited on the entire surface. The polysilicon layer is etched by a conventional photolithography process to form a word line conductor layer 8 running in the longitudinal direction. This word line conductor layer 8 is provided as a gate electrode layer in the active region 3 and as a conductor layer connecting the gate electrode layers above the field oxide film 5. N + type impurities such as phosphorous (P) are ion-implanted on the entire surface of the structure in which the word line conductor layer 8 is formed to form a self-aligned N + ion layer on the gate electrode layer in the active region 3. Thus, the N + ion layer 9a between the field oxide film 5 and the gate electrode layer 8 is provided as a source electrode layer and the N + ion layer 9b between the gate electrode layers 8 is provided as a drain electrode layer. Thus, the interlayer insulating film 10, for example, an HTO film, is deposited on the entire surface of the structure in which the NMOS transistor is formed on the surface of the P-type well 2.

제1b도를 참조하면, 상기 층간절연막(10)이 형성된 구조물의 전표면에 Resist (11)를 덮고 소오스전극층으로 제공되는 N+이온층(9a) 표면에 콘택트홀(12)을 형성하기 위하여 통상의 사진식각공정에 의해 상기 층간절연막(10)을 수직적으로 식각한다.Referring to FIG. 1B, in order to form a contact hole 12 on the surface of the N + ion layer 9a provided as a source electrode layer, covering the resist 11 on the entire surface of the structure in which the interlayer insulating film 10 is formed. The interlayer insulating film 10 is vertically etched by a photolithography process.

제1c도를 참조하면, 상기 콘택트홀(12)을 형성한 이후에 레지스트 (Resist)(1 1)를 제거하고 나서 LPCVD방법으로 구조물의 전표면에 다결정실리콘층(13)을 1500~2000옴크스트롬 두께로 침적한다.Referring to FIG. 1C, after the contact hole 12 is formed, the resist 11 is removed, and then the polysilicon layer 13 is formed on the entire surface of the structure by LPCVD. Dip to thickness.

제1d도를 참조하면, 상기 다결정실리콘층(13)의 전 표면에 레지스트 (Resist ) (14)를 덮고 캐패시터의 스토리지전극층을 형성하기 위하여 통상의 사진식각공정에 의해 상기 다결정 실리콘층(13)을 수직적으로 식각한다. 따라서 액티브영역(3)상에 배치된 게이트 전극층과 필드산화막(5)상에 배치된 도체층으로 이루어진 한쌍의 워드라인 도체층(8)의 사이의 다결정실리콘층(13)이 스토리지전극층으로 남겨지게 된다.Referring to FIG. 1D, the polycrystalline silicon layer 13 is formed by a conventional photolithography process to cover the resist 14 on the entire surface of the polysilicon layer 13 and form a storage electrode layer of a capacitor. Etch vertically. Accordingly, the polysilicon layer 13 between the gate electrode layer disposed on the active region 3 and the pair of word line conductor layers 8 formed of the conductor layer disposed on the field oxide film 5 is left as the storage electrode layer. do.

제1e도를 참조하면, 상기 스트로지전극층을 형성하고 나서 구조물의 전표면에 박막의 절연막(15)을 60~80엉크스트롬의 두께로 침적한다. 이 절연막(15)은 열산화막 및 질화막의 적층막, 예컨대 ONO(oxide silicon, Nitride silicon, oxide silicon)막으로 이루어진다. 이 절연막은 캐패시터의 유전체막으로 제공된다.Referring to FIG. 1E, after forming the strobe electrode layer, the insulating film 15 of the thin film is deposited on the entire surface of the structure to a thickness of 60 to 80 angstroms. The insulating film 15 is made of a laminated film of a thermal oxide film and a nitride film, for example, an ONO (oxide silicon, Nitride silicon, oxide silicon) film. This insulating film serves as a dielectric film of the capacitor.

제1f도를 참조하면, 상기 절연막(15)의 전표면에 LPCVD 방법으로 N+도우프된 다결정실리콘층(16)을 1500~2000엉크스트롬의 두께로 침적한다. 이 다결정실리콘층(16)은 캐패시터의 플레이트전극층으로 제공된다.Referring to FIG. 1F, N + doped polysilicon layer 16 is deposited on the entire surface of the insulating layer 15 to a thickness of 1500 to 2000 angstroms by LPCVD. This polysilicon layer 16 serves as a plate electrode layer of the capacitor.

제1g도를 참조하면, 비트라인 콘택트홀 부위에서 플레이트전극층의 절연을 위하여 구조물상에 레지스터(17)를 덮고 통상의 사진식각공정에 의해 다결정실리콘층 (16)을 식각한다. 제1h도를 참조하면 이후 통상적인 4M DRAM 제조공정순서에 따라 BPSG막과 같은 표면안정화층(18)을 침적하여 표면을 평탄화하고 통상의 사진식각공정에 의해 비트라인 콘택트홀(19)을 N+이온층(9b) 표면상에 형성한다. 이후 통상의 금속배선공정에 의해 비트라인(20)을 형성하고 나서 보호막(21)을 덮고 이후 통상의 제조공정을 거쳐서 칩을 완성한다.Referring to FIG. 1G, the polysilicon layer 16 is etched by covering the resistor 17 on the structure to insulate the plate electrode layer at the bit line contact hole and by a conventional photolithography process. Referring to FIG. 1h, the surface stabilization layer 18, such as a BPSG film, is deposited and planarized according to a conventional 4M DRAM fabrication process, and the bit line contact hole 19 is N + by a conventional photolithography process. It forms on the surface of the ion layer 9b. After the bit line 20 is formed by a conventional metallization process, the protective film 21 is covered, and then the chip is completed through a conventional manufacturing process.

상술한 제조공정순서는 도시한 구조를 실현하는데 필요한 기본 공정에 한하며, 구조에 변화를 주지 않은 공정은 생략하였다.The above-mentioned manufacturing process sequence is limited to the basic process necessary for realizing the structure shown, and the process which does not change a structure is abbreviate | omitted.

제2a도부터 제2l도를 참조하여 본 발명의 제조공정을 설명한다. 본 발명의 제조공정은 종래의 4M DRAM의 셀캐패시터의 제조공정에서 사용하는 마스크수와 동일한 수의 마스크를 그대로 적용하여 스토리지전극층의 하면까지 절연막을 개재하여 플레이트 전극층으로 감싸도록 함으로써 메모리셀의 유효 정전용량을 증가시킬 수 있도록 한 것이다. 따라서 4M DRAM의 셀계률을 비례축소시켜 그대로 적용함으로써 16M DRAM을 손쉽게 실현할 수 있도록 한 것이다.The manufacturing process of this invention is demonstrated with reference to FIGS. The manufacturing process of the present invention applies the same number of masks as the number of masks used in the conventional manufacturing process of the cell capacitor of the 4M DRAM as it is so as to surround the lower surface of the storage electrode layer with the insulating film through the plate electrode layer effective electrostatic discharge of the memory cell It is intended to increase the capacity. Therefore, the cell rate of 4M DRAM is proportionally reduced so that 16M DRAM can be easily realized.

제2a도를 참조하면, 상술한 제1a도의 공정이후 결과 구조물의 전표면에 N+도우프된 제1도체층 역할을 하는 다결정실리콘층(30)을 LPCVD 방법에 의해 1500~2000엉크스트롬 정도로 침적한다.Referring to FIG. 2A, after the process of FIG. 1A described above, the polysilicon layer 30 serving as N + doped first conductor layer on the entire surface of the structure is deposited to 1500 to 2000 angstroms by LPCVD. do.

제2b도를 참조하면, 상기 다결정실리콘층(30)을 소정 패턴으로 형성하기 위하여 레지스트(31)를 다결정실리콘층(30)상에 덮고 콘택트홀 마스크를 적용하여서 통상의 포토리스그래피 공정에 의해 다결정실리콘층(30)을 수직적으로 에칭한다.Referring to FIG. 2B, in order to form the polysilicon layer 30 in a predetermined pattern, the resist 31 is covered on the polysilicon layer 30 and a contact hole mask is applied to polycrystalline by a conventional photolithography process. The silicon layer 30 is etched vertically.

제2c도를 참조하면, 상기 수직적 에칭이후 상기 제1도체층의 수직식각패턴을 그대로 유지한채 계속하여 다결정실리콘층(30)을 습식식각법에 의한 수평적 에칭을 수행하여 노출된 다결정실리콘층(30)의 측면을 소정깊이 만큼 수평방향으로 에칭한다. 에칭후 남겨진 다결정실리콘층(30)의 패턴은 셀캐패시터의 스토리지전극층의 하면을 감싸기 위한 플레이트전극층의 일부 전극층으로 제공된다.Referring to FIG. 2C, after the vertical etching, the polysilicon layer 30 is exposed by performing horizontal etching of the polysilicon layer 30 by wet etching while maintaining the vertical etching pattern of the first conductor layer. The side surface of 30) is etched in the horizontal direction by a predetermined depth. The pattern of the polysilicon layer 30 left after etching is provided to a portion of the electrode layer of the plate electrode layer to surround the lower surface of the storage electrode layer of the cell capacitor.

제2d도를 참조하면, 상기 레지스터(31)를 제거한 이후에 결과구조물의 전표면에 박막의 제1절연막(32)을 침적하고, 이어서 N+도우프된 제2도체층 역할을 하는 다결정실리콘층(33)을 침적한다. 여기서, 제1절연막(32)은 60~80Å 정도의 두께로 하고 다결정실리콘층(33)은 다음에 진행된 식각공정에서 제1절연막(32)을 보호할 수 있을 정도의 두께, 예컨대 300~500Å 정도의 두께로 한다.Referring to FIG. 2D, after removing the resistor 31, the first insulating film 32 of the thin film is deposited on the entire surface of the resultant structure, and then the polysilicon layer serving as the N + doped second conductor layer. (33) is deposited. Here, the thickness of the first insulating film 32 is about 60 to 80 kPa, and the polysilicon layer 33 is thick enough to protect the first insulating film 32 in the subsequent etching process, for example, about 300 to 500 kPa. Let thickness be.

제2e도를 참조하면, 상기 다결정실리콘층(33)의 침적이후 그 전표면에 레지스트(34)를 덮고 상기 제2b도와 동일한 포토리소그라피(photo lithograpy) 공정에 사용되었던 콘택트홀 마스크를 사용하여 다결정실리콘층(33), 절연막(32) 및 층간절연막 (10)을 수직적으로 에칭하여 셀캐패시터의 스토리지전극층을 MOS 트랜지스터의 소오스 전극층(9a)과 접촉하기 위한 콘택트홀(12)을 형성한다. 이때 절연막(32)은 300 ~ 500Å정도의 다결정실리콘층(33)에 의해 에칭공정시 보호되게 된다.Referring to FIG. 2E, after deposition of the polysilicon layer 33, the entire surface of the resist 34 is covered with polysilicon using a contact hole mask used in the same photolithography process as in FIG. 2B. The layer 33, the insulating film 32, and the interlayer insulating film 10 are vertically etched to form a contact hole 12 for contacting the storage electrode layer of the cell capacitor with the source electrode layer 9a of the MOS transistor. At this time, the insulating film 32 is protected by the polysilicon layer 33 of about 300 to 500 kV during the etching process.

제2f도를 참조하면, 상기 소오스전극층(Pa)상에 콘택트홀(12)을 형성한 후, 레지스터(34)를 제거하고 상기 다결정실리콘층(33)을 소정두께, 예컨대 1500~2000Å정도가 되도록 침적한다.Referring to FIG. 2F, after the contact hole 12 is formed on the source electrode layer Pa, the resistor 34 is removed and the polysilicon layer 33 is formed to have a predetermined thickness, for example, about 1500 to 2000 μs. To be deposited.

제2g도를 참조하면, 상기 1500~2000Å정도의 두께로 침적된 표면에 레지스트 (35)를 덮고 스토리지전극마스크를 적용하여서 통상의 포토 리소그라피(photo litho grapy) 공정에 의해 다결정 실리콘층(33)을 수직적으로 에칭한다.Referring to FIG. 2g, the polycrystalline silicon layer 33 is formed by a conventional photo litho grapy process by covering the resist 35 on the surface deposited to a thickness of about 1500 to 2000 microns and applying a storage electrode mask. Etch vertically.

제2h도를 참조하면, 상기 수직 에칭공정에 이어서 습식식각법에 의해 수평적 에칭을 수행하여 노출된 다결정 실리콘층(33)의 측면을 소정깊이 만큼 수평방향으로 에칭한다.Referring to FIG. 2H, horizontal etching is performed by a wet etching method following the vertical etching process to etch the exposed side surface of the polycrystalline silicon layer 33 in a horizontal direction by a predetermined depth.

제2i도를 참조하면, 습식에칭이후 레지스트(35)를 제거하고 남겨진 구조물의 전표면에 박막의 제2절연막(36)을 60~80Å 정도로 침적하고 이어서, 상기 제2절연막 (36)을 식각공정으로부터 보호할 수 있을 정도의 두께, 예컨대 300~500Å 정도의 두께로 N+도우프된 제3도체층 역할을 하는 다결정실리콘층(37)을 침적한다.Referring to FIG. 2i, after the wet etching, the resist 35 is removed, and the second insulating film 36 of the thin film is deposited on the entire surface of the remaining structure at about 60 to 80 kPa, and then the second insulating film 36 is etched. The polysilicon layer 37 serving as the N + doped third conductor layer is deposited to a thickness such as to be protected from, for example, 300 to 500 kPa.

제2j도를 참조하면, 상기 다결정실리콘층(37)의 전표면에 레지스트(38)를 덮고 상술한 스토리지전극층 마스크를 적용하여 통상의 포토 리소그라피(photo lithograpy) 공정에 의해 다결정실리콘층(37) 및 제2절연막(36)을 수직적으로 에칭하여 다결정실리콘(30)의 일부표면을 노출시킨다.Referring to FIG. 2J, the polysilicon layer 37 and the photolithography layer 37 may be formed by a conventional photo lithograpy process by covering the resist 38 on the entire surface of the polysilicon layer 37 and applying the above-described storage electrode layer mask. The second insulating layer 36 is vertically etched to expose a portion of the polysilicon 30.

제2k도를 참조하면, 상기 노출공정이후 레지스트(38)를 제거하고 결과구조물의 전표면에 LPCVD 방법에 의해 1500~2000Å 정도의 두께가 되도록 N+도우프된 다결정실리콘층(37)은 일부표면이 노출된 다결정실리콘층(30)과 전기적으로 접촉하게 된다.Referring to FIG. 2k, after the exposure process, the resist 38 is removed and the N + doped polysilicon layer 37 is formed on the entire surface of the resultant structure to have a thickness of about 1500 to 2000 mm by LPCVD. The exposed polycrystalline silicon layer 30 is in electrical contact.

제2l도를 참조하면, 상기 다결정실리콘층(37)을 침적한 후, 전표면에 레지스터 (39)를 덮고 플레이트전극층 마스크를 적용하여 통상의 포토 리소그라피(photo lith oghapy) 공정에 의해 비트라인 콘택트가 형성될 자리의 부근의 다결정실리콘층 (37) , (30)을 수직적으로 에칭한다.Referring to FIG. 2L, after the polysilicon layer 37 is deposited, the bit line contact is formed by a conventional photo lith oghapy process by covering the register 39 on the entire surface and applying a plate electrode layer mask. The polysilicon layers 37, 30 in the vicinity of the site to be formed are etched vertically.

제2m도를 참조하면, 상기 에칭공정이후는 제1h도의 공정과 동일한 순서로 비트라인(20)을 형성하여서 제조 공정을 완료한다.Referring to FIG. 2m, after the etching process, the bit line 20 is formed in the same order as the process of FIG. 1h to complete the manufacturing process.

상술한 바와 같이 본 발명에서는 DRAM의 셀 캐패시터를 제조함에 있어서, 종래의 스택형 4M DRAM 제조 기술을 그대로 적용하면서 스토리지전극층의 상면 및 측면 뿐만 아니라 하면까지 캐패시터의 유효면적으로 활용할 수 있게 한다. 따라서 4M DRAM 제조기술로 종래보다 메모리셀의 정전용량을 두배정도로 증가시킬 수 있으므로 손쉽게 16M DRAM을 제조할 수 있게 한다. 또한 습식 식각법에 의해 수평방향의 과도식각을 이용하므로 별도의 마스크수의 증가가 필요없다.As described above, in the manufacturing of the cell capacitor of the DRAM, it is possible to utilize the effective area of the capacitor not only on the top and side surfaces of the storage electrode layer but also on the bottom surface while applying the conventional stack type 4M DRAM manufacturing technology as it is. Therefore, the 4M DRAM manufacturing technology can increase the capacitance of the memory cell by about twice as compared to the conventional, making it easy to manufacture 16M DRAM. In addition, since the horizontal etching is performed by the wet etching method, the number of masks does not need to be increased.

Claims (8)

하나의 트랜지스터와, 하나의 스택캐패시터로 구성되는 복수의 메모리셀을 구비하는 반도체장치의 제조방법에 있어서, 반도체 기판상에 통상의 트랜지스터 제조공정에 의해 상기 트랜지스터를 형성하고 전표면에 층간절연막을 침적시키는 공정 ; 상기 층간절연막의 전표면에 제1도체층을 침적시키고 통상의 사진식각공정에 의해 제1도체층을 이방성 식각하는 공정 ; 상기 제1도체층의 수직식각패턴을 그대로 유지한 상태에서 습식식각법에 의해 제1도전체층을 등방성식각하여 상기 캐패시터의 상부전극층의 일부전극층의 패턴을 형성하는 공정 ; 상기 일부전극층의 패턴이 형성된 구조물의 전표면상에 박막의 제1절연막을 침적시키고, 이어서 이 절연막을 보호할 수 있을 정도의 두께로 제2도체층을 침적시키는 공정 ; 상기 제1도체층을 이방성 식각하기 위한 동일 패턴의 마스크를 적용하여 통상의 사진식각공정에 의해 상기 제2도체층, 박막의 제1절연막 및 층간절연막을 이방성 식각하여 상기 트랜지스터와 접촉하기 위한 제1콘택트홀을 형성하는 공정 ; 상기 콘택트홀이 형성된 구조물의 전표면상에 소정 두께로 상기 제2도체층을 침적하는 공정 ; 상기 제2도체층을 통상의 사진식각공정에 의해 이방성 식각하는 공정 ; 상기 제2도체층의 수직식각패턴을 그대로 유지한 상태에서 등방성식각법에 의해 제2도체층을 수평적으로 과도 식각하여 상기 캐패시터의 하부전극층의 패턴을 형성하는 공정 ; 상기 식각패턴을 제거하고난 구조물의 전표면상에 박막의 제2절연막을 침적시키고, 이어서 이 절연막을 보호할 수 있을 정도의 두께로 제3도체층을 침적시키는 공정 ; 상기 제2도체층의 수직식각패턴을 적용하여 통상의 사진식각공정에 의해 상기 제3도체층, 박막의 제2절연막을 이방성 식각하여 상기 제1도체층의 일부표면을 노출시키는 공정 ; 그리고 상기 제1도체층의 일부표면이 노출된 구조물의 전표면상에 소정두께로 상기 제3도체층을 침적시키는 공정을 구비하여서 된 것을 특징으로 하는 반도체장치의 제조방법.In a method of manufacturing a semiconductor device having one transistor and a plurality of memory cells composed of one stack capacitor, the transistor is formed on a semiconductor substrate by a conventional transistor manufacturing process and an interlayer insulating film is deposited on the entire surface. Making process; Depositing a first conductor layer on the entire surface of the interlayer insulating film and anisotropically etching the first conductor layer by a normal photolithography process; Isotropically etching the first conductor layer by a wet etching method while maintaining the vertical etching pattern of the first conductor layer as it is to form a pattern of some electrode layers of the upper electrode layer of the capacitor; Depositing a first insulating film of a thin film on the entire surface of the structure on which the pattern of the partial electrode layer is formed, and then depositing a second conductor layer to a thickness sufficient to protect the insulating film; A first pattern for anisotropically etching the second conductor layer, the first insulating film of the thin film and the interlayer insulating film by a general photolithography process by applying a mask of the same pattern for anisotropically etching the first conductor layer to contact the transistor Forming a contact hole; Depositing the second conductor layer to a predetermined thickness on the entire surface of the structure in which the contact hole is formed; Anisotropically etching the second conductor layer by a conventional photolithography step; Forming a pattern of the lower electrode layer of the capacitor by horizontally over-etching the second conductor layer by isotropic etching while maintaining the vertical etching pattern of the second conductor layer as it is; Depositing a second insulating film of a thin film on the entire surface of the structure after removing the etching pattern, and then depositing a third conductor layer to a thickness sufficient to protect the insulating film; Anisotropically etching the third insulating layer and the second insulating layer of the thin film by a normal photolithography process by applying a vertical etching pattern of the second conductor layer to expose a portion of the surface of the first conductor layer; And depositing the third conductor layer at a predetermined thickness on the entire surface of the structure in which a part surface of the first conductor layer is exposed. 제1항에 있어서, 상기 제1 및 제2절연막은 열산화막 및 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.The method of claim 1, wherein the first and second insulating films are formed of a laminated film of a thermal oxide film and a nitride film. 제2항에 있어서, 상기 제1 내지 제3도체층은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체장치의 제조방법.3. The method of claim 2, wherein the first to third conductor layers are polycrystalline silicon doped with impurities. 제2항에 있어서, 상기 제1 및 제2절연막은 60~80엉크스트롬의 두께로 하는 것을 특징으로 하는 반도체장치의 제조방법.The method of claim 2, wherein the first and second insulating films have a thickness of 60 to 80 angstroms. 제4항에 있어서, 상기 제1 및 제2절연막을 보호할 수 있을 정도의 제1 및 제3도체층의 두께는 300~500엉크스트롬인 것을 특징으로 하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 4, wherein the thicknesses of the first and third conductor layers to protect the first and second insulating films are 300 to 500 angstroms. 제5항에 있어서, 상기 제1 및 제3도체층의 소정 두께는 1500~2000엉크스트롬인 것을 특징으로 하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 5, wherein the predetermined thicknesses of the first and third conductor layers are 1500 to 2000 angstroms. 제1항에 있어서, 상기 트랜지스터는 MOS 트랜지스터인 것을 특징으로 하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 1, wherein said transistor is a MOS transistor. 제7항에 있어서, 상기 제3도체층의 전표면상에 표면안정화층을 침적하는 공정 ; 상기 트랜지스터와 접촉하기 위한 제2콘택트홀을 형성하기 위해 통상의 사진식각공정에 의해 상기 표면 안정화층, 제3 및 제1도체층 및 층간절연막을 이방성 식각하는 공정 ; 및 상기 제2콘택트홀이 형성된 구조물상에 통상의 금속 배선공정에 의해 상기 메모리셀의 비이트라인을 형성하는 공정을 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.The method of claim 7, further comprising: depositing a surface stabilization layer on the entire surface of the third conductor layer; Anisotropically etching the surface stabilization layer, the third and first conductor layers, and the interlayer insulating film by a conventional photolithography process to form a second contact hole for contacting the transistor; And forming a bit line of the memory cell on a structure on which the second contact hole is formed by a normal metal wiring process.
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