JPH0715949B2 - DRAM cell and manufacturing method thereof - Google Patents
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明はDRAMセル及びその製造方法に係るもので、特に
トレンチキャパシターとスタックキャパシターを並列に
連結して蓄積容量を増大させ得るDRAMセル及びの製造方
法に係るものである。The present invention relates to a DRAM cell and a method for manufacturing the same, and more particularly, to a DRAM cell in which a trench capacitor and a stack capacitor can be connected in parallel to increase a storage capacity. It relates to a manufacturing method.
＜従来の技術と解決しようとする課題＞ 一つのDRAMセルは、ドレイン−ソース通路がビットライ
ンとセルノードとの間に接続された一つのトランジスタ
ーと、上記セルノードとセル板との間に接続された一つ
の蓄積キャパシターで構成される。DRAMメモリ密度の増
加により、DRAMセルが占有する一定の面積に対する蓄積
容量を極大化するために、トレンチ構造とスタック構造
のキャパシターを持つDRAMセルが開発されて来た。<Prior Art and Problems to be Solved> One DRAM cell has a drain-source path connected between a bit line and a cell node, and a transistor connected between the cell node and a cell plate. It consists of one storage capacitor. Due to the increase in DRAM memory density, a DRAM cell having a trench structure and a stack structure capacitor has been developed in order to maximize the storage capacity for a certain area occupied by the DRAM cell.
第３図は従来のトレンチキャパシターセルの一例を示し
た断面図である。FIG. 3 is a sectional view showing an example of a conventional trench capacitor cell.
ＮチャンネルMOSトランジスターは、Ｐ型基板１の表面
に形成されたフィールド酸化膜10に隣接するソース領域
３とチャンネルを通じて離隔されたドレイン領域２と、
ドレイン領域２とソース領域３及びチャンネル上部の基
板１上にあるゲート酸化膜４上に伸長する導電型の多結
晶シリコンとからなるワードライン５とで構成される。
拡散層８は、ソース領域３と接触し、トレンチ７の外部
基板に形成されてセルノードに利用される。誘電膜９
は、トレンチ７の内部に形成され、この誘電膜９の上部
には多結晶シリコン層11が形成されて上記トレンチを埋
め、セル板に利用される。又、隣接するメモリセルのゲ
ート電極になる隣接ワードライン６が多結晶シリコン層
11上の絶縁膜12で離隔されてフィールド酸化膜10の側端
に形成される。The N-channel MOS transistor includes a source region 3 adjacent to a field oxide film 10 formed on a surface of a P-type substrate 1 and a drain region 2 separated by a channel.
It comprises a drain region 2, a source region 3 and a word line 5 made of conductive type polycrystalline silicon extending on the gate oxide film 4 on the substrate 1 above the channel.
The diffusion layer 8 is in contact with the source region 3, is formed on the outer substrate of the trench 7, and is used as a cell node. Dielectric film 9
Is formed inside the trench 7, and a polycrystalline silicon layer 11 is formed on the dielectric film 9 to fill the trench and be used as a cell plate. In addition, the adjacent word line 6 which becomes the gate electrode of the adjacent memory cell is formed of a polycrystalline silicon layer.
It is formed on the side edge of the field oxide film 10 separated by the insulating film 12 on 11.
上記のようなトレンチキャパシターは、大きな蓄積容量
を持つためにトレンチを深く掘らなければならないし、
又上記キャパシターを形成した後トランジスターを形成
するので、トレンチ下部に形成された拡散層は工程の継
続によって拡張される。したがって、DRAMメモリの高集
積化のためにトレンチとトレンチとの間の間隔を減らす
と、隣接するセルの拡散領域の間隔が大変狭くなって基
板を通じて漏洩電流が流れることになり、キャパシター
に貯蔵された情報が損失されるという問題点があったの
である。The trench capacitor as described above has to have a deep trench to have a large storage capacity,
Further, since the transistor is formed after forming the capacitor, the diffusion layer formed under the trench is expanded by continuing the process. Therefore, if the distance between the trenches is reduced for higher integration of the DRAM memory, the distance between the diffusion regions of the adjacent cells becomes very narrow and the leakage current flows through the substrate, which is stored in the capacitor. However, there was a problem that information was lost.
第４図は従来のスタックキャパシターの例を示す断面図
である。FIG. 4 is a sectional view showing an example of a conventional stack capacitor.
ＮチャンネルMOSトランジスターは、Ｐ型半導体基板20
の表面に形成されたフィールド酸化膜30に隣接するソー
ス領域22とチャンネルを通じて離隔されたドレイン領域
21と、ドレイン領域21とソース領域22及び上記チャンネ
ル上部の基板上にあるゲート酸化膜23上で伸長する導電
型の多結晶シリコンで成されたワードライン24とで構成
されている。ソース領域22とこの領域下部の基板にトレ
ンチ26が形成され、トレンチ26内部の表面に誘電体とし
て利用される誘電膜29が形成される。この誘電膜29上部
にはセル板層に利用される多結晶シリコン層31が形成さ
れる。又、ワードライン24、25とセルノード層として利
用される多結晶シリコン層27は絶縁膜28にて離隔され、
セル板層として利用される多結晶シリコン層31の上部に
絶縁膜34で離隔されて形成されるビットライン35は接触
開口を通じてドレイン領域21と接続される。絶縁膜34は
LTO膜32とBPSG（Boro−Phospho Silicate Glass）33で
成される。N-channel MOS transistor is a P-type semiconductor substrate 20
The drain region is separated from the source region 22 adjacent to the field oxide film 30 formed on the surface of the substrate and the channel.
21, a drain region 21, a source region 22, and a word line 24 made of conductive type polycrystalline silicon extending on the gate oxide film 23 on the substrate above the channel. A trench 26 is formed in the source region 22 and a substrate below this region, and a dielectric film 29 used as a dielectric is formed on the surface inside the trench 26. A polycrystalline silicon layer 31 used as a cell plate layer is formed on the dielectric film 29. Further, the word lines 24 and 25 and the polycrystalline silicon layer 27 used as a cell node layer are separated by an insulating film 28,
A bit line 35 formed on the polycrystalline silicon layer 31 used as a cell plate layer and separated by an insulating film 34 is connected to the drain region 21 through a contact opening. The insulating film 34 is
It is made of LTO film 32 and BPSG (Boro-Phospho Silicate Glass) 33.
上記のようなスタックキャパシターはセルノード層に利
用される多結晶シリコン層が一定の厚さであるため、ト
レンチ工程による面積増加に比べて蓄積容量が増加する
程度が低く、又トレンチ穴が小さいと、セル板を形成す
るための多結晶シリコンをトレンチ内部に沈積させるこ
とが難しいという問題点がある。In the stack capacitor as described above, since the polycrystalline silicon layer used for the cell node layer has a constant thickness, the storage capacitance is less increased than the area increase by the trench process, and the trench hole is small. There is a problem that it is difficult to deposit polycrystalline silicon for forming the cell plate inside the trench.
したがって、本発明の目的は蓄積容量を大幅に増加さ
せ、高集積化し得るDRAMセル及びその製造方法を提供す
ることにある。Therefore, an object of the present invention is to provide a DRAM cell capable of greatly increasing the storage capacity and highly integrated, and a method of manufacturing the same.
＜課題を解決するための手段＞ 上記のような目的を達成するために本発明に係るDRAMセ
ルは、第１導電型の半導体基板の表面に形成されて隣接
するセルの間を分離するフィールド酸化膜と、基板の表
面に所定距離離隔されて形成された上記第１導電型と反
対の導電型である第２導電型のドレイン及びソース領域
と、上記ドレイン及びソース領域との間の基板上にある
ゲート酸化膜とフィールド酸化膜上に伸長する導電型の
ワードラインを具備したDRAMセルにおいて、上記ソース
領域とフィールド酸化膜との間の所定部分に形成された
トレンチと、上記トレンチ外部の基板に第２導電型の不
純物で形成された上記ソース領域と連結される拡散層
と、上記ワードラインと第１絶縁膜で離隔されて重な
り、上記ソース領域と連結される第１多結晶シリコン層
と、上記トレンチ内部の表面と第１多結晶シリコン層に
わたって形成される誘電膜と、上記トレンチの内部が埋
められるように誘電膜の上部に形成される第２多結晶シ
リコン層と、上記ドレイン領域に開口を通じて接続さ
れ、第２絶縁膜によって離隔されるビットラインを具備
したものである。<Means for Solving the Problems> In order to achieve the above object, a DRAM cell according to the present invention is a field oxidation device that is formed on a surface of a semiconductor substrate of a first conductivity type and separates adjacent cells. A film, a drain and source region of a second conductivity type having a conductivity type opposite to that of the first conductivity type, which is formed on the surface of the substrate at a predetermined distance, and the drain and source regions on the substrate. In a DRAM cell having a conductivity type word line extending on a gate oxide film and a field oxide film, a trench formed in a predetermined portion between the source region and the field oxide film and a substrate outside the trench. A first polycrystalline silicon layer formed of impurities of a second conductivity type and a diffusion layer connected to the source region and overlapping the word line and the first insulating film, separated from each other and connected to the source region. An insulating layer, a dielectric film formed over the surface inside the trench and the first polycrystalline silicon layer, a second polycrystalline silicon layer formed over the dielectric film so as to fill the inside of the trench, The bit line is connected to the drain region through the opening and is separated by the second insulating film.
又、上記のような目的を達成するために本発明に係るDR
AMセルの製造方法は、半導体基板の表面の一部分に厚い
フィールド酸化膜を形成し、上記フィールド酸化膜と隣
接する第２導電型のソース領域とチャンネル領域を通じ
て離隔された第２導電型のドレイン領域を上記半導体基
板の表面に形成し、上記ソース領域及びチャンネル領域
とドレイン領域の表面にゲート酸化膜を形成し、上記チ
ャンネル領域の上部と上記フィールド酸化膜の所定の領
域上に各々導電型のワードラインを形成する工程、上記
ワードラインと露出されたゲート酸化膜及びフィールド
酸化膜上に第１絶縁膜を形成し、上記ソース領域上にあ
る第１絶縁膜とゲート酸化膜に開口を形成する工程、上
記ワードラインと一部分が重なるようにソース領域上に
第１多結晶シリコン層を形成する工程、上記開口に形成
された第１多結晶シリコン層とソース領域と基板にわた
ってトレンチを形成し、このトレンチの外部基板に上記
ソース領域と接続されるように第２導電型の拡散層を形
成したのち、上記第１絶縁膜及び第１多結晶シリコン層
とトレンチの表面に誘電膜を形成する工程、上記トレン
チの内部が埋められ、又上記チャンネル領域上のワード
ラインと重なるように誘電膜上に第２多結晶シリコン層
を形成する工程、上記第２多結晶シリコン層と誘電膜の
上部にLTO膜とBPSG膜を塗布し、上記ドレイン領域上に
開口を形成して金属ケイ化物膜を形成する工程、からな
るものである。Further, in order to achieve the above-mentioned object, the DR according to the present invention
A method of manufacturing an AM cell is such that a thick field oxide film is formed on a part of a surface of a semiconductor substrate, and a second conductivity type source and a drain region adjacent to the field oxide film are separated from each other through a channel region. Is formed on the surface of the semiconductor substrate, a gate oxide film is formed on the surface of the source region, the channel region, and the drain region, and a conductive type word is formed on the channel region and a predetermined region of the field oxide film. A step of forming a line, a step of forming a first insulating film on the word line and the exposed gate oxide film and field oxide film, and forming an opening in the first insulating film and the gate oxide film on the source region. Forming a first polycrystalline silicon layer on the source region so as to partially overlap with the word line, the first polycrystalline layer formed in the opening A trench is formed across the recombination layer, the source region, and the substrate, and a diffusion layer of the second conductivity type is formed on an outer substrate of the trench so as to be connected to the source region, and then the first insulating film and the first polycrystalline film are formed. Forming a dielectric film on the surface of the silicon layer and the trench; forming a second polycrystalline silicon layer on the dielectric film so as to fill the inside of the trench and overlap the word line on the channel region; The process comprises the steps of applying an LTO film and a BPSG film on the second polycrystalline silicon layer and the dielectric film and forming an opening on the drain region to form a metal silicide film.
＜実 施 例＞ 以下、添付図面を参照して本発明の好適な一実施例を詳
細に説明する。<Example> Hereinafter, a preferred example of the present invention will be described in detail with reference to the accompanying drawings.
第１図は本発明によって形成されたDRAMセルの断面図で
ある。Ｐ型半導体基板40の表面に形成されたフィールド
酸化膜46に隣接して形成されたソース領域53とチャンネ
ル領域を通じて離隔されたドレイン領域52と、そしてソ
ース領域53とドレイン領域52との間の基板上にあるゲー
ト酸化膜48上に伸長する誘電型のワードライン50とから
NMOSトランジスターが構成されている。又、ワードライ
ン50とフィールド酸化膜46との間のソース領域53及びソ
ース領域53の下部の基板に形成されたトレンチ58の周辺
基板には、ソース領域53と接続されてトレンチキャパシ
ターのセルノード層として利用されるＮ型拡散層60が構
成されている。又、ソース領域53と接続され、第１絶縁
膜71によってワードライン50、51と離隔されてスタック
キャパシターのセルノード層として利用される第１多結
晶シリコン層56が構成されている。トレンチ58と第１多
結晶シリコン層56の表面にはスタック及びトレンチキャ
パシターの誘電体層として利用される誘電膜62が形成さ
れている。又、誘電膜62の上部には上記トレンチ58を埋
めている上記スタック及びトレンチキャパシターのセル
板として利用される第２多結晶シリコン層64が形成され
ている。FIG. 1 is a cross-sectional view of a DRAM cell formed according to the present invention. A source region 53 formed adjacent to the field oxide film 46 formed on the surface of the P-type semiconductor substrate 40, a drain region 52 separated from the channel region by a channel region, and a substrate between the source region 53 and the drain region 52. From the dielectric word line 50 that extends above the gate oxide 48
An NMOS transistor is configured. In addition, the source region 53 between the word line 50 and the field oxide film 46 and the peripheral substrate of the trench 58 formed in the substrate under the source region 53 are connected to the source region 53 and serve as a cell node layer of a trench capacitor. The N-type diffusion layer 60 used is constructed. Further, a first polycrystalline silicon layer 56 which is connected to the source region 53 and is separated from the word lines 50 and 51 by the first insulating film 71 and is used as a cell node layer of a stack capacitor is formed. On the surfaces of the trench 58 and the first polycrystalline silicon layer 56, a dielectric film 62 used as a dielectric layer of stack and trench capacitors is formed. Also, a second polycrystalline silicon layer 64 used as a cell plate of the stack and trench capacitors filling the trench 58 is formed on the dielectric film 62.
したがって、上記スタックキャパシターは第１多結晶シ
リコン層56と薄い誘電膜62と第２多結晶シリコン層64で
構成され、トレンチキャパシターは拡散層60と薄い誘電
膜62と第２多結晶シリコン層64で構成される。上記スタ
ック及びトレンチキャパシターはソース領域53に並列に
接続される。又、ドレイン領域52に開口を通じて接続さ
れ、第２多結晶シリコン層64とは第２絶縁膜70で離隔さ
れるようにビットライン72が形成される。第２絶縁膜70
はLTO膜66とBPSG膜68で構成される。又、フィールド酸
化膜46の上部に形成されたワードライン51は隣接するメ
モリセルのゲート電極となる。Therefore, the stack capacitor is composed of the first polycrystalline silicon layer 56, the thin dielectric film 62 and the second polycrystalline silicon layer 64, and the trench capacitor is composed of the diffusion layer 60, the thin dielectric film 62 and the second polycrystalline silicon layer 64. Composed. The stack and trench capacitors are connected in parallel to the source region 53. Also, a bit line 72 is formed to be connected to the drain region 52 through an opening and to be separated from the second polycrystalline silicon layer 64 by the second insulating film 70. Second insulating film 70
Is composed of an LTO film 66 and a BPSG film 68. The word line 51 formed on the field oxide film 46 becomes the gate electrode of the adjacent memory cell.
第２図（Ａ）〜（Ｆ）は各々第１図に示す構造を持つDR
AMセルの製造工程図である。2 (A) to (F) are DRs each having the structure shown in FIG.
It is a manufacturing-process figure of AM cell.
第２図（Ａ）において、基板40は1016ions/cm3の濃度を
持つＰ型基板である。基板40はシート基板18Ω−cmのＰ
型ウェハー上に形成されたＰ型ウェルであっても良い。
基板40上にはメモリセルの間を分離するためのフィール
ド酸化膜46が形成される。即ち、半導体基板40の上部に
200Å程度の酸化膜42と1000Å程度の窒化膜44を沈積さ
せた後、、トランジスター領域を除外した部分の窒化膜
44を一般的な写真蝕刻方法で除去し、LOCOS（Local Oxi
dation of Silicon）方法にてメモリセルの間を分離す
るためのフィールド酸化膜46が形成される。In FIG. 2A, the substrate 40 is a P-type substrate having a concentration of 10 16 ions / cm 3 . Substrate 40 is a sheet substrate 18 Ω-cm P
It may be a P-type well formed on a mold wafer.
A field oxide film 46 is formed on the substrate 40 to isolate the memory cells. That is, on the top of the semiconductor substrate 40
After depositing the oxide film 42 of about 200 Å and the nitride film 44 of about 1000 Å, the nitride film of the part excluding the transistor region
44 is removed by a general photo-etching method, and LOCOS (Local Oxi
A field oxide film 46 for isolating the memory cells is formed by the dation of Silicon method.
第２図（Ｂ）において、窒化膜44と酸化膜42を除去し、
基板40の上部に160Å程度のゲート酸化膜48を成長させ
る。その次にこのゲート酸化膜48とフィールド酸化膜46
の上部に4000Å程度の多結晶シリコンを沈積し、通常の
写真蝕刻方法でゲート電極又はワードライン50、51を形
成した後、Ａｓを５×1015ions/cm2、40KeVのエネルギ
ーでイオン注入してソース及びドレイン領域53、52を形
成する。フィールド酸化膜46上にあるワードライン51は
隣接するセルのゲート電極になる。In FIG. 2B, the nitride film 44 and the oxide film 42 are removed,
A gate oxide film 48 of about 160Å is grown on the substrate 40. Then, the gate oxide film 48 and the field oxide film 46.
The upper part deposited polysilicon of about 4000 Å, after forming the gate electrode or word line 50 and 51 in a conventional photolithography process, ion implantation A s at 5 × 10 15 ions / cm 2 , 40KeV energy Then, the source and drain regions 53 and 52 are formed. The word line 51 on the field oxide film 46 becomes the gate electrode of the adjacent cell.
第２図（Ｃ）において、LTO膜と同じ第１絶縁膜71がワ
ードライン50、51、、フィールド酸化膜46及び露出され
たゲート酸化膜48上に2000Åの厚さで公知のCVD方法に
よって形成される。その後、写真蝕刻工程によってソー
ス領域53の所定位置上に開口54を形成してソース領域53
を露出させる。In FIG. 2C, the same first insulating film 71 as the LTO film is formed on the word lines 50 and 51, the field oxide film 46 and the exposed gate oxide film 48 by a known CVD method with a thickness of 2000 Å. To be done. After that, an opening 54 is formed on a predetermined position of the source region 53 by a photo-etching process to form the source region 53.
Expose.
第２図（Ｄ）において、第１絶縁膜52と露出されたソー
ス領域53上に1000Å程度の第１多結晶シリコン層56を沈
積したのち、通常の写真蝕刻工程を行う。第１多結晶シ
リコン層56はスタックキャパシターのセルノード層とし
て利用され、第１多結晶シリコン層56を沈積する時POC1
3やイオン注入方法でドーピングする。又、第１多結晶
シリコン層56はワードライン50、51と重ねるようにして
第１多結晶シリコン層56の表面積を大きくする。In FIG. 2D, a first polycrystalline silicon layer 56 of about 1000 Å is deposited on the first insulating film 52 and the exposed source region 53, and then a normal photolithography process is performed. The first polycrystalline silicon layer 56 is used as a cell node layer of the stack capacitor, and POC1 is used when the first polycrystalline silicon layer 56 is deposited.
Doping with 3 or ion implantation method. Further, the first polycrystalline silicon layer 56 overlaps the word lines 50 and 51 to increase the surface area of the first polycrystalline silicon layer 56.
第２図（Ｅ）において、ソース領域53と接触する第１多
結晶シリコン層56及びその下部の基板に通常の反応性イ
オンエッチングのような異方性のエッチング方法でトレ
ンチ58を形成した後、Asを５×1015ions/cm2、130KeVの
エネルギーでイオン注入してＮ型拡散層60を形成し、第
１多結晶シリコン層56とトレンチ58の内部表面に100Å
程度の厚さの誘電膜62を形成する。Ｎ型拡散層60はソー
ス領域53に接続され、トレンチキャパシターのセルノー
ドとして利用される。又、誘電膜62はスタック及びトレ
ンチキャパシターの誘電体として機能し、酸化膜又はON
O（SiO2/Si3N4/SiO2）膜であることもできる。In FIG. 2 (E), after the trench 58 is formed in the first polycrystalline silicon layer 56 in contact with the source region 53 and the substrate thereunder by an anisotropic etching method such as normal reactive ion etching, As is ion-implanted with 5 × 10 15 ions / cm 2 and energy of 130 KeV to form an N-type diffusion layer 60, and 100 Å is formed on the inner surfaces of the first polycrystalline silicon layer 56 and the trench 58.
A dielectric film 62 having a certain thickness is formed. The N-type diffusion layer 60 is connected to the source region 53 and used as a cell node of the trench capacitor. In addition, the dielectric film 62 functions as a dielectric for the stack and trench capacitors, and is an oxide film or an ON film.
It can also be an O (SiO 2 / Si 3 N 4 / SiO 2 ) film.
第２図（Ｆ）において、誘電膜62の上部にトレンチ58の
内部が埋められるように第２多結晶シリコン層64を十分
に沈積し、通常の写真食刻工程によってセル板を形成す
る。In FIG. 2F, a second polycrystalline silicon layer 64 is sufficiently deposited on the dielectric film 62 so as to fill the inside of the trench 58, and a cell plate is formed by a normal photolithography process.
第２多結晶シリコン層64は上記スタック及びトレンチキ
ャパシターのセル板層として利用され、又第２多結晶シ
リコン層64はPOC13でドーピングする。The second polycrystalline silicon layer 64 is used as the cell plate layer of the stack and trench capacitors, and the second polycrystalline silicon layer 64 is doped with POC 13.
第２図（Ｇ）において、誘電膜62と第２多結晶シリコン
層64の上部に500Å程度のLTO膜66を形成し、このLTO膜6
6の上部に、表面を平坦化するために3000Å程度のBPSG
膜68を形成する。LTO膜66とBPSG膜68は第２絶縁膜70と
して利用される。その後、写真蝕刻法によって形成され
た開口を通じて露出されたドレイン領域52の一部分と接
触する金属ケイ化物膜72を約3000Å程度の厚さで形成す
る。この金属ケイ化物膜72はＷ又はTiのケイ化物膜であ
り、ビットラインになる。In FIG. 2G, an LTO film 66 of about 500 Å is formed on the dielectric film 62 and the second polycrystalline silicon layer 64.
On top of 6, about 3000 Å BPSG to flatten the surface
Form the film 68. The LTO film 66 and the BPSG film 68 are used as the second insulating film 70. Then, a metal silicide film 72 having a thickness of about 3000 Å is formed in contact with a portion of the drain region 52 exposed through the opening formed by photolithography. This metal silicide film 72 is a silicide film of W or Ti and becomes a bit line.
＜発明の効果＞ 上述のように本発明はトレンチキャパシターとスタック
キャパシターが並列に接続され、蓄積容量を大きくする
ことができる。又、トランジスターを形成したのちトレ
ンチキャパシターを形成するため熱処理時間が短かく、
拡散層の拡散が抑制されてトレンチとトレンチとの間の
間隔を減らすことができ、又トレンチの表面上にセルノ
ードを形成するための多結晶シリコン層を沈積しないの
でトレンチの穴を小さくすることができて素子の高集積
化を成すことができるという利点がある。<Effects of the Invention> As described above, according to the present invention, the trench capacitor and the stack capacitor are connected in parallel, and the storage capacitance can be increased. Also, since the trench capacitor is formed after the transistor is formed, the heat treatment time is short,
The diffusion of the diffusion layer can be suppressed to reduce the distance between the trenches, and the hole of the trench can be made small because the polycrystalline silicon layer for forming the cell node is not deposited on the surface of the trench. This has the advantage that the device can be highly integrated.
第１図は本発明に係るスタックキャパシターとトレンチ
キャパシターが並列結合されたDRAMセルの断面図、 第２図（Ａ）〜（Ｇ）は各々本発明に係るDRAMセルの製
造工程を順次示した断面図、 第３図は従来のトレンチキャパシターセルを示す断面
図、そして 第４図は従来のスタックキャパシターセルを示す断面図
である。 40……半導体基板 46……フィールド酸化膜 50、51……ワードライン 52……ドレイン領域 53……ソース領域 56……第１多結晶シリコン層 58……トレンチ 60……拡散層 62……誘電膜 64……第２多結晶シリコン層 71……第１絶縁膜FIG. 1 is a cross-sectional view of a DRAM cell in which a stack capacitor and a trench capacitor according to the present invention are connected in parallel, and FIGS. 2A to 2G are cross-sectional views sequentially showing a manufacturing process of the DRAM cell according to the present invention. FIG. 3 is a sectional view showing a conventional trench capacitor cell, and FIG. 4 is a sectional view showing a conventional stack capacitor cell. 40 …… Semiconductor substrate 46 …… Field oxide film 50, 51 …… Word line 52 …… Drain region 53 …… Source region 56 …… First polycrystalline silicon layer 58 …… Trench 60 …… Diffusion layer 62 …… Dielectric Film 64 …… Second polycrystalline silicon layer 71 …… First insulating film
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｃ Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI Technical display location H01L 27/108 8832-4M H01L 27/04 C
Claims (5)
て隣接するセルの間を分離するフィールド酸化膜と、基
板の表面に所定距離離隔されて形成された上記第１導電
型と反対の導電型である第２導電型のドレイン及びソー
ス領域と、上記ドレイン及びソース領域の間の基板上に
あるゲート酸化膜とフィールド酸化膜上とに伸長する導
電型のワードラインを具備したDRAMセルにおいて、 上記ソース領域とフィールド酸化膜との間の所定部分に
形成されたトレンチと、 上記トレンチ外部の基板に第２導電型の不純物で形成さ
れた上記ソース領域と連結される拡散層と、 上記ワードラインと第１絶縁膜によって離隔されて重な
り、上記ソース領域と連結される第１多結晶シリコン層
と、 上記トレンチ内部の表面と第１多結晶シリコン層にわた
って形成される誘電膜と、 上記トレンチの内部が埋められるように誘電膜の上部に
形成される第２多結晶シリコン層と、 上記ドレイン領域に開口を通じて接続され、第２絶縁膜
によって離隔されるビットラインを具備したことを特徴
とするDRAMセル。1. A field oxide film formed on a surface of a semiconductor substrate of a first conductivity type to separate adjacent cells from each other, and a field oxide film opposite to the first conductivity type formed on the surface of the substrate at a predetermined distance. DRAM cell having a second conductivity type drain and source region having a second conductivity type and a word line having a conductivity type extending over the gate oxide film and the field oxide film on the substrate between the drain and source regions. A trench formed in a predetermined portion between the source region and the field oxide film, a diffusion layer connected to the source region formed of a second conductivity type impurity in a substrate outside the trench, A first polycrystalline silicon layer, which is separated from the word line by a first insulating film and overlaps with each other, and is connected to the source region, a surface inside the trench, and the first polycrystalline silicon layer. A dielectric film to be formed, a second polycrystalline silicon layer formed on the dielectric film so as to fill the inside of the trench, and a bit connected to the drain region through an opening and separated by a second insulating film. A DRAM cell having a line.
る請求項（１）記載のDRAMセル。2. The DRAM cell according to claim 1, wherein the first insulating film is an LTO film.
がソース領域に並列に接続されることを特徴とする請求
項（１）記載のDRAMセル。3. The DRAM cell according to claim 1, wherein the first polycrystalline silicon layer and the impurity diffusion layer are connected in parallel to the source region.
体基板上にスタック及びトレンチキャパシターと、上記
第１導電型と反対の導電型である第２導電型のトランジ
スターを持つDRAMセルの製造方法。 半導体基板の表面の一部分に厚いフィールド酸化膜を形
成し、フィールド酸化膜と隣接する第２導電型のソース
領域とチャンネル領域を通じて離隔された第２導電型の
ドレイン領域を上記半導体基板の表面に形成し、上記ソ
ース領域及びチャンネル領域とドレイン領域との表面に
ゲート酸化膜を形成し、上記チャンネル領域の上部と上
記フィールド酸化膜の所定の領域上に各々導電型のワー
ドラインを形成する工程 上記ワードラインと露出されたゲート酸化膜及びフィー
ルド酸化膜上に第１絶縁膜を形成し、上記ソース領域上
にある第１絶縁膜とゲート酸化膜に開口を形成する工程 上記ワードラインと一部分が重なるようにソース領域上
に第１多結晶シリコン層を形成する工程 上記開口に形成された第１多結晶シリコン層とソース領
域と基板にわたってトレンチを形成し、このトレンチの
外部基板に上記ソース領域と接続されるように第２導電
型の拡散層を形成した後、上記第１絶縁膜及び第１多結
晶シリコン層とトレンチとの表面に誘電膜を形成する工
程 上記トレンチの内部が埋められ、又上記チャンネル領域
上のワードラインと重なるように誘電膜上に第２多結晶
シリコン層を形成する工程 上記第２多結晶シリコン層と誘電膜との上部にLTO膜とB
PSG膜を塗布し、上記ドレイン領域上に開口を形成して
金属ケイ化物膜を形成する工程4. A DRAM cell having a stack and trench capacitor on a semiconductor substrate of a first conductivity type and a transistor of a second conductivity type opposite to the first conductivity type, which comprises the following steps. Production method. A thick field oxide film is formed on a portion of the surface of the semiconductor substrate, and a second conductivity type drain region adjacent to the field oxide film and a second conductivity type drain region are formed on the surface of the semiconductor substrate. A step of forming a gate oxide film on the surface of the source region, the channel region and the drain region, and forming conductive word lines on the channel region and a predetermined region of the field oxide film. A step of forming a first insulating film on the line and the exposed gate oxide film and field oxide film and forming an opening in the first insulating film and the gate oxide film on the source region so that the word line partially overlaps with the word line. A step of forming a first polycrystalline silicon layer on the source region on the substrate, the first polycrystalline silicon layer formed on the opening, the source region and the substrate. A trench is formed over the trench, and a diffusion layer of the second conductivity type is formed on the outer substrate of the trench so as to be connected to the source region, and then the surface of the trench with the first insulating film and the first polycrystalline silicon layer. A step of forming a dielectric film on the dielectric film and a step of forming a second polycrystalline silicon layer on the dielectric film so as to fill the inside of the trench and overlap the word line on the channel region. LTO membrane and B on top of the membrane
Process of applying a PSG film and forming an opening on the drain region to form a metal silicide film
のケイ化物膜であることを特徴とする請求項（４）記載
のDRAMセルの製造方法。5. The method of manufacturing a DRAM cell according to claim 4, wherein the metal silicide film is one of W and Ti silicide films.
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