JPH02312270A - Dram cell and its manufacture - Google Patents
Dram cell and its manufactureInfo
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Classifications
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- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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Abstract
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＤＲＡＭセル及びその製造方法に係るもので、
特にトレンチキャパシターとスタックキャパシターを並
列に連結して蓄積容量を増大させ得るＤＲＡＭセル及び
の製造方法に係るものである。[Detailed Description of the Invention] <Industrial Application Field> The present invention relates to a DRAM cell and a method for manufacturing the same.
In particular, the present invention relates to a DRAM cell whose storage capacity can be increased by connecting a trench capacitor and a stack capacitor in parallel, and a method of manufacturing the same.
〈従来の技術と解決しようとする課題〉一つのＤＲＡＭ
セルは、ドレイン−ソース通路がビットラインとセルノ
ードとの間に接続された一つのトランジスターと、上記
セルノードとセル板との間に接続された一つの蓄積キャ
パシターで構成される。ＤＲＡＭメモリ密度の増加によ
り、ＤＲＡＭセルが占有する一定の面積に対する蓄積容
量を極大化するために、トレンチ構造とスタック構造の
キャパシターを持つＤＲＡＭセルが開発されて来た。<Conventional technology and issues to be solved> One DRAM
A cell consists of a transistor whose drain-source path is connected between a bit line and a cell node, and a storage capacitor connected between said cell node and a cell plate. As DRAM memory density increases, DRAM cells with trench and stacked capacitors have been developed to maximize the storage capacity for a given area occupied by the DRAM cell.
第３図は従来のトレンチキャパシターセルの一例を示し
た断面図である。FIG. 3 is a sectional view showing an example of a conventional trench capacitor cell.
ＮチャンネルＭＯＳトランジスターは、Ｐ型基板１の表
面に形成されたフィールド酸化膜１０に隣接するソース
領域３とチャンネルを通じて離隔されたドレイン領域２
と、ドレイン領域２とソース領域３及びチャンネル上部
の基板１上にあるゲート酸化膜４上に伸長する導電型の
多結晶シリコンとからなるワードライン５とで構成され
る。拡散層８は、ソース領域３と接触し、トレンチ７の
外部基板に形成されてセルノードに利用される。An N-channel MOS transistor includes a source region 3 adjacent to a field oxide film 10 formed on the surface of a P-type substrate 1 and a drain region 2 separated through a channel.
and a word line 5 made of conductive type polycrystalline silicon extending over a gate oxide film 4 on the substrate 1 above the channel and the drain region 2 and the source region 3. Diffusion layer 8 is in contact with source region 3, is formed in the outer substrate of trench 7, and is used as a cell node.
誘電膜９は、トレンチ７の内部に形成され、この誘電膜
９の上部には多結晶シリコン層１１が形成されて上記ト
レンチを埋め、セル板に利用される。A dielectric film 9 is formed inside the trench 7, and a polycrystalline silicon layer 11 is formed on top of the dielectric film 9 to fill the trench and serve as a cell plate.
又、隣接するメモリセルのゲート電極になる［１！ワー
ドライン６が多結晶シリコン層１１上の絶縁膜１２で離
隔されてフィールド酸化膜１０の側端に形成される。Also, it becomes the gate electrode of the adjacent memory cell [1! Word lines 6 are formed on the side edges of field oxide film 10 separated by insulating film 12 on polycrystalline silicon layer 11 .
上記のようなトレンチキャパシターは、大きな蓄積容量
を持つためにトレンチを深く掘らなければならないし、
又上記キャパシターを形成した後トランジスターを形成
するので、トレンチ下部に形成された拡散層は工程の継
続によって拡張される。したがって、ＤＲＡＭメモリの
高集積化のためにトレンチとトレンチとの間の間隔を減
らすと、隣接するセルの拡散領域の間隔が大変狭くなっ
て基板を通じて漏洩電流が流れることになり、キャパシ
ターに貯蔵された情報が損失されるという問題点があっ
たのである。Trench capacitors like the ones above require deep trenches to have a large storage capacity.
Furthermore, since the transistor is formed after forming the capacitor, the diffusion layer formed under the trench is expanded as the process continues. Therefore, when the spacing between trenches is reduced to increase the integration density of DRAM memories, the spacing between the diffusion regions of adjacent cells becomes very narrow, causing leakage current to flow through the substrate and be stored in the capacitor. There was a problem in that the information that was used was lost.
第４図は従来のスタックキャパシターの一例を示す断面
図である。FIG. 4 is a sectional view showing an example of a conventional stack capacitor.
ＮチャンネルＭＯ３）ランシスターは、Ｐ型半導体基板
２０の表面に形成されたフィールド酸化膜３０に隣接す
るソース領域２２とチャンネルを通じて離隔されたドレ
イン領域２１と、ドレイン領域２１とソース８！ｌＪ！
１２２及び上記チャンネル上部の基板上にあるゲート酸
化膜２３上で伸長する導電型の多結晶シリコンで成され
たワードライン２４とで構成されている。ソースｅＭｋ
Ａ２２とこの領域下部の基板にトレンチ２６が形成され
、トレンチ２６内部の表面に誘電体として利用される誘
電膜２９が形成される。この誘電膜２９上部にはセル板
層に利用される多結晶シリコン層３１が形成される。又
、ワードライン２４．２５とセルノード層として利用さ
れる多結晶シリコン層２７は絶縁８２Ｂにて離隔され、
セル板層として利用される多結晶シリコン層３１の上部
に絶縁膜３４で離隔されて形成されるビットライン３５
は接触開口を通じてドレイン領域２１と接続される。絶
縁膜３４はＬＴＯＴａ２０５ Ｐ Ｓ Ｇ （Ｂｏｒｏ
−Ｐｈｏｓｐｈ。The N-channel MO3) run sister includes a source region 22 adjacent to a field oxide film 30 formed on the surface of a P-type semiconductor substrate 20, a drain region 21 separated through a channel, and a drain region 21 and a source 8! lJ!
122 and a word line 24 made of conductivity type polycrystalline silicon extending on the gate oxide film 23 on the substrate above the channel. source eMk
A trench 26 is formed in A22 and the substrate below this region, and a dielectric film 29 used as a dielectric is formed on the surface inside the trench 26. A polycrystalline silicon layer 31 used as a cell plate layer is formed on the dielectric film 29. Further, the word lines 24 and 25 and the polycrystalline silicon layer 27 used as a cell node layer are separated by an insulator 82B.
Bit lines 35 are formed on top of a polycrystalline silicon layer 31 used as a cell plate layer, separated by an insulating film 34.
is connected to the drain region 21 through a contact opening. The insulating film 34 is made of LTOTa205 PSG (Boro
- Phosph.
５ｉｌｉｃａｔｅ Ｇｌａｓｓ） ３３で成される。5ilicate Glass) 33.
上記のようなスタックキャパシターはセルノード層に利
用される多結晶シリコン層が一定の厚さであるため、ド
レンチェ程による面積増加に比べて蓄積容量が増加する
程度が低く、又トレンチ穴が小さいと、セル板を形成す
るための多結晶シリコンをトレンチ内部に沈積させるこ
とが難しいという問題点がある。In the stacked capacitor described above, the polycrystalline silicon layer used for the cell node layer has a constant thickness, so the increase in storage capacitance is low compared to the increase in area due to the trench hole, and if the trench hole is small, A problem is that it is difficult to deposit polycrystalline silicon to form the cell plate inside the trench.
したがって、本発明の目的は蓄積容量を大幅に増加させ
、高集積化し得るＤＲＡＭセル及びその製造方法を提供
することにある。SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a DRAM cell that can significantly increase storage capacity and achieve high integration, and a method for manufacturing the same.
く課題を解決するための手段〉
上記のような目的を達成するために本発明に係るＤＲＡ
Ｍセルは、第１導電型の半導体基板の表面に形成されて
隣接するセルの間を分離するフィールド酸化膜と、基板
の表面に所定距離離隔されて形成された上記第１導電型
と反対の導電型である第２導電型のドレイン及びソース
領域と、上記ドレイン及びソース領域との間の基板上に
あるゲート酸化膜とフィールド酸化膜上に伸長する導電
型のワードラインを具備したＤＲＡＭセルにおいて、上
記ソース領域とフィールド酸化膜との間の所定部分に形
成されたトレンチと、上記トレンチ外部の基板に第２導
電型の不純物で形成された上記ソース領域と連結される
拡散層と、上記ワードラインき第１絶縁膜で離隔されて
重なり、上記ソース領域と連結される第１多結晶シリコ
ン層と、上記トレンチ内部の表面と第１多結晶シリコン
層にわたって形成される誘電膜と、上記トレンチの内部
が埋められるように誘電膜の上部に形成される第２多結
晶シリコン層と、上記ドレイン領域に開口を通じて接続
され、第２絶縁膜によって離隔されるビットラインを具
備したものである。Means for Solving the Problems> In order to achieve the above objects, the DRA according to the present invention
The M cell includes a field oxide film formed on the surface of a semiconductor substrate of a first conductivity type to separate adjacent cells, and a field oxide film of a field oxide film of the opposite conductivity type formed on the surface of the substrate at a predetermined distance apart. In a DRAM cell comprising drain and source regions of a second conductivity type and a word line of a conductivity type extending over a gate oxide film and a field oxide film on a substrate between the drain and source regions. , a trench formed in a predetermined portion between the source region and the field oxide film, a diffusion layer connected to the source region formed with a second conductivity type impurity in the substrate outside the trench, and the word a first polycrystalline silicon layer which is separated and overlapped by a line-shaped first insulating film and connected to the source region; a dielectric film formed over the inner surface of the trench and the first polycrystalline silicon layer; The second polycrystalline silicon layer is formed on top of the dielectric film so as to be filled therein, and the bit line is connected to the drain region through an opening and separated by a second insulating film.
又、上記のような目的を達成するために本発明に係るＤ
ＲＡＭセルの製造方法は、半導体基板の表面の一部分に
厚いフィールド酸化膜を形成し、上記フィールド酸化膜
と隣接する第２導電型のソース領域とチャンネル領域を
通じて離隔された第２導電型のドレイン領域を上記半導
体基板の表面に形成し、上記ソース領域及びチャンネル
領域とドレイン領域の表面にゲート酸化膜を形成し、上
記チャンネル領域の上部と上記フィールド酸化膜の所定
の領域上に各々導電型のワードラインを形成する工程、
上記ワードラインと露出されたゲート酸化膜及びフィー
ルド酸化膜上に第１絶縁膜を形成し、上記ソース領域上
にある第１絶縁膜とゲート酸化膜に開口を形成する工程
、上記ワードラインと一部分が重なるようにソース領域
上に第１多結晶シリコン層を形成する工程、上記開口に
形成された第１多結晶シリコン層とソース領域と基板に
わたってトレンチを形成し、このトレンチの外部基板に
上記ソース領域と接続されるように第２導電型の拡散層
を形成したのち、上記第１絶縁膜及び第１多結晶シリコ
ン層とトレンチの表面に誘電膜を形成する工程、上記ト
レンチの内部が埋められ、又上記チャンネル領域上のワ
ードラインと重なるように誘電膜上に第２多結晶シリコ
ン層を形成する工程、上記第２多結晶シリコン層と誘電
膜の上部にＬＴＯ膜とＢＰＳＧ膜を塗布し、上記ドレイ
ン領域上に開口を形成して金属ケイ化物ｎりを形成する
工程、からなるものである。Further, in order to achieve the above objects, D according to the present invention
A method for manufacturing a RAM cell includes forming a thick field oxide film on a portion of the surface of a semiconductor substrate, and forming a second conductivity type source region adjacent to the field oxide film and a second conductivity type drain region separated through a channel region. is formed on the surface of the semiconductor substrate, a gate oxide film is formed on the surfaces of the source region, the channel region, and the drain region, and a conductivity type word is formed on the upper part of the channel region and on a predetermined region of the field oxide film, respectively. the process of forming a line;
forming a first insulating film on the word line and the exposed gate oxide film and field oxide film, and forming an opening in the first insulating film and the gate oxide film over the source region; forming a first polycrystalline silicon layer on the source region so that the first polycrystalline silicon layer is overlapped with the first polycrystalline silicon layer, forming a trench across the first polycrystalline silicon layer formed in the opening, the source region, and the substrate; After forming a second conductivity type diffusion layer so as to be connected to the region, a step of forming a dielectric film on the first insulating film and the first polycrystalline silicon layer and on the surface of the trench, filling the inside of the trench. , forming a second polycrystalline silicon layer on the dielectric film so as to overlap the word line on the channel region; coating an LTO film and a BPSG film on the second polycrystalline silicon layer and the dielectric film; The method comprises the step of forming an opening on the drain region and forming a metal silicide layer.
〈実 施 例〉
以下、添付図面を参照して本発明の好適な一実施例を詳
細に説明する。<Embodiment> Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings.
第１図は本発明によって形成されたＤＲＡＭセルの断面
図である。Ｐ型半導体基板４０の表面に形成されたフィ
ールド酸化膜４６に隣接して形成されたソース領域５３
とチャンネル領域を通じて離隔されたドレイン領域５２
と、そしてソース領域５３とドレイン領域５２との間の
基板上にあるゲート酸化膜４８上に伸長する導電型のワ
ードライン５０とからＮＭＯＳトランジスターが構成さ
れている。又、ワードライン５０とフィールド酸化膜４
６との間のソース領域５３及びソース領域５３の下部の
基板に形成されたトレンチ５８の周辺基板には、ソース
領域５３と接続されてトレンチキャパシターのセルノー
ド層として利用されるＮ型拡散層６０が構成されている
。又、ソース領域５３と接続され、第１絶縁膜７１によ
ってワードライン５０．５１と離隔されてスタックキャ
パシターのセルノード層として利用される第１多結晶シ
リコン層５６が構成されている。トレンチ５８と第１多
結晶シリコン層５６の表面にはスタック及びトレンチキ
ャパシターの誘電体層として利用される誘電膜６２が形
成されている。又、誘電膜６２の上部には上記トレンチ
５８を埋めている上記スタック及びトレンチキャパシタ
ーのセル板として利用される第２多結晶シリコンＩＷ６
４が形成されている。FIG. 1 is a cross-sectional view of a DRAM cell formed according to the present invention. A source region 53 formed adjacent to the field oxide film 46 formed on the surface of the P-type semiconductor substrate 40
and a drain region 52 separated through the channel region.
and a word line 50 of a conductive type extending over the gate oxide film 48 on the substrate between the source region 53 and the drain region 52, forming an NMOS transistor. In addition, word line 50 and field oxide film 4
In the peripheral substrate of the trench 58 formed in the substrate between the source region 53 and the source region 53, there is an N-type diffusion layer 60 connected to the source region 53 and used as a cell node layer of the trench capacitor. It is configured. Also, a first polycrystalline silicon layer 56 is connected to the source region 53, separated from the word line 50, 51 by the first insulating film 71, and used as a cell node layer of the stacked capacitor. A dielectric film 62 is formed on the surface of the trench 58 and the first polycrystalline silicon layer 56, which is used as a dielectric layer of the stack and trench capacitor. Further, on the top of the dielectric film 62, a second polycrystalline silicon IW6 is used as the cell plate of the stack and trench capacitor filling the trench 58.
4 is formed.
したがって、上記スタックキャパシターは第１多結晶シ
リコン層５６と薄い誘電膜６２と第２多結晶シリコン７
１６４で構成され、トレンチキャパシターは拡散Ｎ６０
と薄い誘電膜６２と第２多結晶シリコン層６４で構成さ
れる。上記スタック及びトレンチキャパシターはソース
領域５３に並列に接続される。又、ドレイン領域５２に
開口を通じて接続され、第２多結晶シリコン層６４とは
第２絶縁膜７０で離隔されるようにビットライン７２が
形成される。第２絶縁膜７０はＬＴＯ膜６６とＢＰＳＧ
膜６８で構成される。又、フィールド酸化膜４６の上部
に形成されたワードライン５１は隣接するメモリセルの
ゲート電極となる。Therefore, the stacked capacitor includes a first polycrystalline silicon layer 56, a thin dielectric film 62, and a second polycrystalline silicon layer 7.
164, and the trench capacitor is a diffused N60
, a thin dielectric film 62 and a second polycrystalline silicon layer 64. The stack and trench capacitors are connected in parallel to the source region 53. Further, a bit line 72 is formed to be connected to the drain region 52 through an opening and separated from the second polycrystalline silicon layer 64 by a second insulating film 70 . The second insulating film 70 includes the LTO film 66 and the BPSG
It is composed of a membrane 68. Further, the word line 51 formed on the top of the field oxide film 46 becomes the gate electrode of an adjacent memory cell.
第２図（Ａ）〜（Ｆ）は各々第１図に示す構造を持つＤ
ＲＡＭセルの製造工程図である。Figures 2 (A) to (F) each have the structure shown in Figure 1.
It is a manufacturing process diagram of a RAM cell.
第２図（Ａ）において、基板４０は１０ ′１′１ｏｎ
ｓ／ｃｔＡの濃度を持つＰ型基板である。基板４０はシ
ート抵抗１８Ω−ｃｍのＰ型つェハー上に形成されたＰ
型ウェルであっても良い。基板４０上にはメモリセルの
間を分離するためのフィールド酸化膜４６が形成される
。即ち、半導体基板４０の上部に２００人程０の酸化膜
４２と１０００人程度０窒化膜４４を沈積させた後、ト
ランジスダー領域を除外した部分の窒化膜４４を一般的
な写真蝕刻方法で除去し、ＬＯＧＯ３（Ｌｏｃａｌ ０
ｘｉｄａｔｉｏｎ ｏｆＳｉｌｉｃｏｎ）方法にてメモ
リセルの間を分離するためのフィールド酸化膜４６が形
成される。In FIG. 2(A), the substrate 40 is 10′1′1on
It is a P type substrate with a concentration of s/ctA. The substrate 40 is a P-type wafer formed on a P-type wafer with a sheet resistance of 18 Ω-cm.
It may be a type well. A field oxide film 46 is formed on the substrate 40 to isolate memory cells. That is, after depositing an oxide film 42 with a thickness of about 200 and a nitride film 44 with a thickness of about 1000 on the top of a semiconductor substrate 40, the nitride film 44 excluding the transistor region is removed by a general photolithography method. and LOGO3(Local 0
A field oxide film 46 for isolating memory cells is formed using a oxidation of silicon method.
第２図（Ｂ）において、窒化膜４４と酸化膜４２を除去
し、基板４０の上部に１６０人程０のゲート酸化膜４８
を成長させる。その次にこのゲート酸化膜４８とフィー
ルド酸化膜４６の上部に４０００人程度０多結晶シリコ
ンを沈積し、通常の写真蝕刻方法でゲート電極又はワー
ドライン５０．５１を形成した後、Ａ、を５ Ｘ １０
”１ｏｎｓ／ｃｎ、 ４０ ＫｅＶのエネルギーでイ
オン注入してソース及びドレイン領域５３．５２を形成
する。フィールド酸化１ｆｉ４６上にあるワードライン
５Ｉは隣接するセルのゲート電極になる。In FIG. 2(B), the nitride film 44 and the oxide film 42 are removed, and a gate oxide film 48 of about 160 layers is formed on the upper part of the substrate 40.
grow. Next, about 4,000 polycrystalline silicon layers are deposited on top of the gate oxide film 48 and field oxide film 46, and gate electrodes or word lines 50 and 51 are formed using a conventional photolithography method. X 10
The source and drain regions 53,52 are formed by ion implantation with an energy of 1 ons/cn and 40 KeV.The word line 5I above the field oxide 1fi46 becomes the gate electrode of the adjacent cell.
第２図（Ｃ）において、ＬＴＯ膜と同じ第１絶縁膜７１
がワードライン５０．５１、フィールド酸化膜４６及び
露出されたゲート酸化膜４８上に２０００人の厚さで公
知のＣＶＤ方法によって形成される。その後、写真蝕刻
工程によってソース領域５３の所定位置上に開口５４を
形成してソース領域５３を露出させる。In FIG. 2(C), the first insulating film 71 is the same as the LTO film.
is formed on the word line 50, 51, field oxide film 46 and exposed gate oxide film 48 to a thickness of 2000 nm by a known CVD method. Thereafter, an opening 54 is formed at a predetermined position of the source region 53 using a photolithography process to expose the source region 53.
第２図（Ｄ）において、第１絶縁膜５２と露出されたソ
ース領域５３上に１０００人程度０窒１多結晶シリコン
Ｎ５６を沈積したのち、通常の写真蝕刻工程を行う。第
１多結晶シリコン層５６はスタックキャパシターのセル
ノード層として利用され、第１多結晶シリコンｒｆｉ５
６を沈積する時ＰＯＣ１３やイオン注入方法でドーピン
グする。又、第１多結晶シリコン層５６はワードライン
５０．５１と重ねるようにして第１多結晶シリコン１５
６の表面積を大きくする。In FIG. 2D, approximately 1,000 layers of 0-nitrogen-1 polycrystalline silicon N56 are deposited on the first insulating film 52 and the exposed source region 53, and then a conventional photolithography process is performed. The first polycrystalline silicon layer 56 is used as a cell node layer of a stacked capacitor, and the first polycrystalline silicon rfi5
When depositing 6, doping is performed using POC 13 or ion implantation method. Further, the first polycrystalline silicon layer 56 overlaps the word lines 50 and 51 to form the first polycrystalline silicon layer 15.
Increase the surface area of 6.
第２図（Ｅ）において、ソース領域５３と接触する第１
多結晶シリコンｉ５６及びその下部の基板に通常の反応
性イオンエツチングのような異方性のエツチング方法で
トレンチ５８を形成した後、Ａｓを５ Ｘ １０ ”１
ｏｎｓ／ｃＩｆｌ、 １３０ＫｅＶのエネルギーでイオ
ン注入してＮ型拡散層６０を形成し、第１多結晶シリコ
ン層５６とトレンチ５８の内部表面に１００人程０の厚
さの誘電膜６２を形成する。Ｎ型拡散層６０はソース領
域５３に接続され、トレンチキャパシターのセルノード
として利用される。又、誘電膜６２はスタック及びトレ
ンチキャパシターの誘電体として機能し、酸化膜又は０
Ｎｏ（ＳｉＯ□／ Ｓ ｉ ：＋ Ｎａ ／ Ｓ ｉ
Ｏｘ）膜であることもできる。In FIG. 2(E), the first
After forming a trench 58 in the polycrystalline silicon i 56 and the underlying substrate by an anisotropic etching method such as conventional reactive ion etching, 5×10”1 of As is etched.
ns/cIfl, an N-type diffusion layer 60 is formed by ion implantation at an energy of 130 KeV, and a dielectric film 62 having a thickness of approximately 100 nm is formed on the inner surface of the first polycrystalline silicon layer 56 and the trench 58. N-type diffusion layer 60 is connected to source region 53 and used as a cell node of a trench capacitor. In addition, the dielectric film 62 functions as a dielectric of stack and trench capacitors, and is an oxide film or an oxide film.
No(SiO□/S i :+Na/S i
It can also be an Ox) film.
第２図（Ｆ）において、誘電膜６２の上部にトレンチ５
８の内部が埋められるように第２多結晶シリコン層６４
を十分に沈積し、通常の写真食刻工程によってセル板を
形成する。In FIG. 2(F), a trench 5 is formed on the upper part of the dielectric film 62.
8 is filled with a second polycrystalline silicon layer 64.
is sufficiently deposited to form a cell plate by a conventional photolithography process.
第２多結晶シリコン層６４は上記スタック及びトレンチ
キャパシターのセル（反層として利用され、又第２多結
晶シリコン層６４はＰＯＣｌ ３でドーピングする。The second polycrystalline silicon layer 64 is used as the cell (antilayer) of the stack and trench capacitors, and the second polycrystalline silicon layer 64 is doped with POCl 3 .
第２図（Ｇ）において、誘電膜６２と第２多結晶シリコ
ン層６４の上部に５００人程鹿のＬＴＯ膜６６を形成し
、このＬＴＯ膜６６の上部に、表面を平坦化するために
３０００人程度０ＢＰＳＧ膜６８膜形８する。ＬＴＯ膜
６６とＢＰＳＧ膜６８膜形８絶縁膜７０として利用され
る。その後、写真蝕刻法によって形成された開口を通し
て露出されたドレイン領域５２の一部分と接触する金属
ケイ化物膜７２を約３０００人程度の厚さで形成する。In FIG. 2(G), an LTO film 66 of approximately 500 layers is formed on the dielectric film 62 and the second polycrystalline silicon layer 64, and a layer of 3,000 layers is formed on the top of this LTO film 66 to flatten the surface. Approximately 0 BPSG membrane 68 membrane type 8. The LTO film 66 and the BPSG film 68 are used as the type 8 insulating film 70. Thereafter, a metal silicide film 72 is formed to a thickness of about 3,000 nm to contact a portion of the drain region 52 exposed through the opening formed by photolithography.
この金属ケイ化物膜７２はＷ又はＴｉのケイ化物膜であ
り、ビットラインになる。This metal silicide film 72 is a W or Ti silicide film and becomes a bit line.
〈発明の効果〉
上述のように本発明はトレンチキャパシター七スタック
キャパシターが並列に接続され、蓄積容量を大きくする
ことができる。又、トランジスターを形成したのちトレ
ンチキャパシターを形成するため熱処理時間が短かく、
拡散層の拡散が抑制されてトレンチとトレンチとの間の
間隔を減らすことができ、又トレンチの表面上にセルノ
ードを形成するための多結晶シリコン層を沈積しないの
でトレンチの穴を小さくすることができて素子の高集積
化を成すことができるという利点がある。<Effects of the Invention> As described above, in the present invention, seven trench capacitors and seven stack capacitors are connected in parallel, and the storage capacity can be increased. In addition, since the trench capacitor is formed after forming the transistor, the heat treatment time is short;
Since the diffusion of the diffusion layer is suppressed, the distance between the trenches can be reduced, and since a polycrystalline silicon layer for forming a cell node is not deposited on the surface of the trench, the hole in the trench can be made smaller. This has the advantage that it is possible to achieve high integration of elements.
第１図は本発明に係るスタックキャパシターとトレンチ
キャパシターが並列結合されたＤＲＡＭセルの断面図、
第２図（Ａ）〜（Ｇ）は各々本発明に係るＤＲＡＭセル
の製造工程を順次示した断面図、第３図は従来のトレン
チキャパシターセルを示す断面図、そして
第４図は従来のスタックキャパシターセルを示す断面図
である。
４０ ・・−半導体基板
４６ ・−フィールド酸化膜
５０．５１ ・−ワードライン
５２−・ ドレイン領域
５３ ・・・ ソース領域
５６ −・ 第１多結晶シリコン層
５８ ・・−トレンチ
６〇 −拡散層
６２ − 誘電膜
６４ −・ 第２多結晶シリコン層
７１ − 第１絶縁膜FIG. 1 is a cross-sectional view of a DRAM cell in which a stack capacitor and a trench capacitor are coupled in parallel according to the present invention, and FIGS. 2 (A) to (G) are cross-sectional views sequentially showing the manufacturing process of the DRAM cell according to the present invention. 3 are cross-sectional views showing a conventional trench capacitor cell, and FIG. 4 is a cross-sectional view showing a conventional stack capacitor cell. 40 --Semiconductor substrate 46 --Field oxide film 50.51 --Word line 52 --Drain region 53 --Source region 56 --First polycrystalline silicon layer 58 --Trench 60 --Diffusion layer 62 - Dielectric film 64 - Second polycrystalline silicon layer 71 - First insulating film
Claims (5)
するセルの間を分離するフィールド酸化膜と、基板の表
面に所定距離離隔されて形成された上記第１導電型と反
対の導電型である第２導電型のドレイン及びソース領域
と、上記ドレイン及びソース領域の間の基板上にあるゲ
ート酸化膜とフィールド酸化膜上とに伸長する導電型の
ワードラインを具備したＤＲＡＭセルにおいて、 上記ソース領域とフィールド酸化膜との間の所定部分に
形成されたトレンチと、 上記トレンチ外部の基板に第２導電型の不純物で形成さ
れた上記ソース領域と連結される拡散層と、 上記ワードラインと第１絶縁膜によって離隔されて重な
り、上記ソース領域と連結される第１多結晶シリコン層
と、 上記トレンチ内部の表面と第１多結晶シリコン層にわた
って形成される誘電膜と、 上記トレンチの内部が埋められるように誘電膜の上部に
形成される第２多結晶シリコン層と、上記ドレイン領域
に開口を通じて接続され、第２絶縁膜によって離隔され
るビットラインを具備したことを特徴とするＤＲＡＭセ
ル。(1) A field oxide film formed on the surface of a semiconductor substrate of a first conductivity type to separate adjacent cells; and a field oxide film of a conductivity opposite to the first conductivity type formed on the surface of the substrate at a predetermined distance apart. A DRAM cell comprising drain and source regions of a second conductivity type, and a word line of a conductivity type extending over a gate oxide and a field oxide on a substrate between the drain and source regions, a trench formed in a predetermined portion between the source region and the field oxide film; a diffusion layer connected to the source region formed with impurities of a second conductivity type on the substrate outside the trench; and a diffusion layer connected to the source region. a first polycrystalline silicon layer which overlaps and is separated by a first insulating film and is connected to the source region; a dielectric film formed across the surface of the interior of the trench and the first polycrystalline silicon layer; and an interior of the trench. A DRAM cell comprising: a second polycrystalline silicon layer formed on a dielectric film so as to be buried therein; and a bit line connected to the drain region through an opening and separated by a second insulating film. .
求項（１）記載のＤＲＡＭセル。(2) The DRAM cell according to claim (1), wherein the first insulating film is an LTO film.
ス領域に並列に接続されることを特徴とする請求項（１
）記載のＤＲＡＭセル。(3) Claim (1) characterized in that the first polycrystalline silicon layer and the impurity diffusion layer are connected in parallel to the source region.
) DRAM cell described.
上にスタック及びトレンチキャパシターと、上記第１導
電型と反対の導電型である第２導電型のトランジスター
を持つＤＲＡＭセルの製造方法。 半導体基板の表面の一部分に厚いフィールド酸化膜を形
成し、フィールド酸化膜と隣接する第２導電型のソース
領域とチャンネル領域を通じて離隔された第２導電型の
ドレイン領域を上記半導体基板の表面に形成し、上記ソ
ース領域及びチャンネル領域とドレイン領域との表面に
ゲート酸化膜を形成し、上記チャンネル領域の上部と上
記フィールド酸化膜の所定の領域上に各々導電型のワー
ドラインを形成する工程 上記ワードラインと露出されたゲート酸化膜及びフィー
ルド酸化膜上に第１絶縁膜を形成し、上記ソース領域上
にある第１絶縁膜とゲート酸化膜に開口を形成する工程 上記ワードラインと一部分が重なるようにソース領域上
に第１多結晶シリコン層を形成する工程上記開口に形成
された第１多結晶シリコン層とソース領域と基板にわた
ってトレンチを形成し、このトレンチの外部基板に上記
ソース領域と接続されるように第２導電型の拡散層を形
成した後、上記第１絶縁膜及び第１多結晶シリコン層と
トレンチとの表面に誘電膜を形成する工程 上記トレンチの内部が埋められ、又上記チャンネル領域
上のワードラインと重なるように誘電膜上に第２多結晶
シリコン層を形成する工程 上記第２多結晶シリコン層と誘電膜との上部にＬＴＯ膜
とＢＰＳＧ膜を塗布し、上記ドレイン領域上に開口を形
成して金属ケイ化物膜を形成する工程(4) A method for manufacturing a DRAM cell having a stack and trench capacitor on a semiconductor substrate of a first conductivity type and a transistor of a second conductivity type that is the opposite conductivity type to the first conductivity type, which comprises the following steps: . A thick field oxide film is formed on a portion of the surface of the semiconductor substrate, and a drain region of a second conductivity type is formed on the surface of the semiconductor substrate separated through a source region of a second conductivity type and a channel region adjacent to the field oxide film. and forming a gate oxide film on the surfaces of the source region, the channel region, and the drain region, and forming a word line of a conductivity type on the upper part of the channel region and on a predetermined region of the field oxide film, respectively. A first insulating film is formed on the line and the exposed gate oxide film and field oxide film, and an opening is formed in the first insulating film and the gate oxide film over the source region so that the first insulating film and the gate oxide film partially overlap with the word line. forming a first polycrystalline silicon layer over the source region; forming a trench across the first polycrystalline silicon layer formed in the opening, the source region, and the substrate; and connecting the source region to the external substrate of the trench. After forming a second conductivity type diffusion layer so as to form a second conductivity type diffusion layer, a dielectric film is formed on the surfaces of the first insulating film, the first polycrystalline silicon layer, and the trench. forming a second polycrystalline silicon layer on the dielectric film so as to overlap with the word line on the region; coating an LTO film and a BPSG film on top of the second polycrystalline silicon layer and the dielectric film; A process of forming a metal silicide film by forming openings in the
イ化物膜であることを特徴とする請求項（４）記載のＤ
ＲＡＭセルの製造方法。(5) D according to claim (4), wherein the metal silicide film is a silicide film of either W or Ti.
A method for manufacturing a RAM cell.
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