KR20040005077A - Method of forming stack type contact - Google Patents

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Abstract

PURPOSE: A method for forming a stack type contact is provided to be capable of preventing electrical short between an upper contact and a gate electrode. CONSTITUTION: A transistor including a source/drain region, a gate electrode(214) and a gate spacer(216) is formed on a semiconductor substrate(200). The first interlayer dielectric(218) with enough thickness capable of having vertical slope is formed on the resultant structure. After forming a lower contact hole by selectively etching the first interlayer dielectric, a lower contact(225) having vertical slope is formed in the lower contact hole. The second interlayer dielectric(226) is formed on the resultant structure. After forming an upper contact hole to expose the lower contact, an upper contact(232) is then formed in the upper contact hole.

Description

스택형 콘택 형성방법{Method of forming stack type contact}Method of forming stack type contact

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 더욱 상세하게는 스택형 콘택 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor memory device, and more particularly, to a method for forming a stacked contact.

플래시 메모리 셀 형성방법에 있어서, 자기정렬콘택(Self Aligned Contact)방식을 이용하여 콘택 플러그를 형성하고 있는데, 콘택홀 형성을 위한 식각시 질화막과 산화막의 식각 선택비를 이용하고 있다. 이 식각 선택비를 조절하여 콘택의 바닥 싸이즈(Bottom Size) 결정과 게이트와 콘택의 쇼트(short)를 방지하고 있다. 현재 콘택 형성과 메탈과의 연결에 스택형 콘택(Stack type Contact) 형태를 적용하고 있다. 스택형 콘택 형성에 있어서, 상부 콘택(Upper Contact)의 경우 하부 콘택(Under Contact)의 싸이즈와 같거나 약간 작은 정도의 싸이즈로 형성되고 있다.In the method of forming a flash memory cell, a contact plug is formed by using a self-aligned contact method. An etching selectivity of a nitride film and an oxide film is used during etching for forming a contact hole. This etch selectivity is adjusted to prevent bottom size determination of the contacts and shorting of the gate and contacts. Currently, a stack type contact is applied to contact formation and metal contact. In the stacked contact formation, the upper contact is formed to a size that is equal to or slightly smaller than the size of the lower contact.

상부 콘택과 하부 콘택이 미스어라인(Misalign)될 경우, 결과적으로 상부 콘택은 게이트 위에 오버랩(Overlap)되는 형태를 형성하게 되어 게이트와 상부 콘택 간에는 수직 방향으로 층간절연막만으로 절연이 된다. 따라서, 후속 공정인 텅스텐(W) 플러그 형성을 위한 에치백(Etchback)시 게이트와 상부 콘택 사이의 층간절연막이 줄어들게 되고, 배리어 메탈 증착전의 고주파(Radio Frequency; RF) 플라즈마 식각시(즉, 자연산화막 제거 목적인 건식 식각 때) 수직 방향으로 게이트와 상부 콘택 사이의 층간절연막이 더 얇아져 결국 게이트와 상부 콘택간에 쇼트가 유발되고 있다. 따라서, 상부 콘택의 싸이즈는 미스어라인되더라도 상기와 같은 게이트와 상부 콘택 간에 쇼트가 발생하지 않도록 작게 형성하는 것이 유리하지만, 이 또한 노광 장비에 한계가 있어 콘택 싸이즈를 줄이는데는 한계가 있다.When the upper contact and the lower contact are misaligned, the upper contact is overlapped with the gate, and as a result, the upper contact is insulated from the gate and the upper contact only by the interlayer insulating film in the vertical direction. Therefore, the interlayer insulating film between the gate and the upper contact is reduced during the etching process for forming the tungsten (W) plug, which is a subsequent process, and during the radio frequency (RF) plasma etching before the barrier metal deposition (that is, the natural oxide film). In the case of dry etching for removal purposes, the interlayer insulating film between the gate and the upper contact becomes thinner in the vertical direction, resulting in a short between the gate and the upper contact. Therefore, the size of the upper contact is advantageously formed so as not to cause a short between the gate and the upper contact as described above, even if misaligned, but this also has a limitation in reducing the contact size because there is a limit to the exposure equipment.

도 1은 게이트와 상부 콘택 간에 쇼트가 발생하는 모습을 나타내는 도면이고, 도 2는 게이트와 상부 콘택 간에 쇼트가 발생한 모습을 보여주는 SEM(Scanning Electron Microscope) 사진이다.FIG. 1 is a view illustrating a short circuit occurring between a gate and an upper contact, and FIG. 2 is a scanning electron microscope (SEM) image showing a short circuit between a gate and an upper contact.

도 1 및 도 2를 참조하면, 자기정렬콘택(Self-Aligned Contact; 이하 'SAC'라 함)을 적용하면서 스택형 콘택(125, 132)을 적용하는 경우, SAC 공정에서 게이트의 스페이서(118)인 질화막과 제1 층간절연막(118)과의 식각 선택비를 이용하는데, 이때 콘택홀(120)의 프로파일은 스페이서(116)의 모양을 따르게 된다. 한편, 상부 콘택(132)과 게이트 전극(114) 사이의 층간절연막(118)은 하부 배리어 메탈(122) 증착 전의 세정 공정, 상부 콘택홀 형성을 위한 식각 공정, 상부 배리어 메탈(128) 증착 전의 세정 공정 등에 대하여 어택(attack)을 받게 된다. 또한, 텅스텐 플러그(124) 에치백 공정때는 배리어막(122)과 텅스텐막(124)을 과도 식각(Over Etch)하게 되어 텅스텐막(124)은 콘택홀(120) 내에서 약간(500∼1000Å 정도) 리세스(recess)가 된다. 따라서, 전체적인 모양를 보면 텅스텐 플러그(124)는 음의 기울기(Negative Slope)를 가지는 모양에 약간의 리세스를 가지는 형태가 된다. 따라서, 상부 콘택(132)의 바닥이 하부 콘택(125)의 상부 부분에 모두 걸치지 않으면(미스어라인 되게 되면) 상술한 바와 같이 게이트(114)와 상부 콘택(132) 간에 쇼트가 유발될 수 있다.1 and 2, when the stacked contacts 125 and 132 are applied while applying a self-aligned contact (hereinafter, referred to as 'SAC'), the spacer 118 of the gate in the SAC process is applied. An etch selectivity between the phosphor nitride layer and the first interlayer dielectric layer 118 is used, wherein the profile of the contact hole 120 follows the shape of the spacer 116. Meanwhile, the interlayer insulating film 118 between the upper contact 132 and the gate electrode 114 may be cleaned before deposition of the lower barrier metal 122, an etching process for forming an upper contact hole, and cleaning before deposition of the upper barrier metal 128. An attack is received for the process and the like. In addition, during the tungsten plug 124 etch back process, the barrier film 122 and the tungsten film 124 are over-etched so that the tungsten film 124 is slightly (500 to 1000 kPa) within the contact hole 120. ) Is a recess. Therefore, the overall shape of the tungsten plug 124 is a shape having a slight recess in the shape having a negative slope (Negative Slope). Thus, if the bottom of the upper contact 132 does not span all of the upper portion of the lower contact 125 (when missed), a short may occur between the gate 114 and the upper contact 132 as described above. have.

본 발명이 이루고자 하는 기술적 과제는 상부 콘택과 게이트 전극 간에 전기적인 쇼트가 발생하는 것을 방지할 수 있는 스택형 콘택 형성방법을 제공함에 있다.An object of the present invention is to provide a stack-type contact forming method which can prevent the electrical short between the upper contact and the gate electrode.

도 1은 게이트와 상부 콘택 간에 쇼트가 발생하는 모습을 나타내는 도면이다.FIG. 1 is a diagram illustrating a short occurring between a gate and an upper contact.

도 2는 게이트와 상부 콘택 간에 쇼트가 발생한 모습을 보여주는 SEM(Scanning Electron Microscope) 사진이다.FIG. 2 is a scanning electron microscope (SEM) photograph showing the appearance of a short between the gate and the upper contact.

도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 스택형 콘택 형성방법을 설명하기 위하여 도시한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of forming a stacked contact according to a preferred embodiment of the present invention.

<도면의 주요 부분에 부호의 설명><Description of the symbols in the main part of the drawing>

114, 214: 게이트 전극116, 216: 스페이서114 and 214: gate electrodes 116 and 216: spacer

118, 218: 제1 층간절연막125, 225: 하부 콘택118 and 218: first interlayer insulating film 125 and 225: lower contact

126, 226: 제2 층간절연막132, 232: 상부 콘택126 and 226: second interlayer insulating film 132 and 232: upper contact

상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 소오스 영역, 드레인 영역, 게이트 전극 및 게이트 전극 스페이서를 포함하는 트랜지스터를형성하는 단계와, 상기 트랜지스터가 형성된 반도체 기판 상에 하부 콘택홀 형성을 위한 식각시 상기 하부 콘택홀의 상부 프로파일이 음의 기울기를 갖지 않고 수직한 기울기를 가질 수 있는 충분한 두께로 제1 층간절연막을 형성하는 단계와, 상기 소오스 또는 드레인 영역을 개방하기 위하여 상기 제1 층간절연막 내에 상부 프로파일이 수직한 기울기를 갖는 하부 콘택홀을 형성하는 단계와, 상기 하부 콘택홀이 수직한 상부 프로파일을 갖는 부분까지 상기 하부 콘택홀 내를 도전 물질로 매립하여 하부 콘택을 형성하는 단계와, 상기 하부 콘택이 형성된 반도체 기판 상에 제2 층간절연막을 형성하는 단계와, 상기 제2 층간절연막 내에 상기 하부 콘택을 개방하는 상부 콘택홀을 형성하는 단계와, 상기 상부 콘택홀 내를 도전 물질로 매립하여 상부 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 스택형 콘택 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a transistor including a source region, a drain region, a gate electrode, and a gate electrode spacer on a semiconductor substrate, and forming a lower contact hole on a semiconductor substrate on which the transistor is formed. Forming a first interlayer insulating film having a sufficient thickness such that an upper profile of the lower contact hole does not have a negative slope during etching and has a vertical slope, and in the first interlayer insulating film to open the source or drain region. Forming a lower contact hole in which the upper profile has a vertical slope, embedding a lower contact hole in the lower contact hole with a conductive material to a portion where the lower contact hole has a vertical upper profile; A second interlayer insulating film is formed on the semiconductor substrate on which the lower contact is formed. And forming an upper contact hole in the second interlayer insulating layer to open the lower contact, and filling the upper contact hole with a conductive material to form an upper contact. A method of forming a contact is provided.

상기 하부 콘택을 형성하는 단계는, 상기 하부 콘택홀 내에 형성된 자연산화막을 제거하기 위하여 세정 공정을 실시하는 단계와, 상기 하부 콘택홀이 형성된 반도체 기판 상에 배리어막을 증착하는 단계와, 상기 배리어막이 증착된 상기 하부 콘택홀 내를 매립하는 텅스텐막을 형성하는 단계와, 상기 제1 층간절연막 상부의 상기 배리어막 및 상기 텅스텐막을 에치백하여 상기 하부 콘택홀이 수직한 상부 프로파일을 갖는 부분까지 매립되는 하부 콘택을 형성하는 단계를 포함하여 이루어진다.The forming of the lower contact may include performing a cleaning process to remove the native oxide film formed in the lower contact hole, depositing a barrier film on the semiconductor substrate on which the lower contact hole is formed, and depositing the barrier film. Forming a tungsten film to fill the lower contact hole; and a lower contact to etch back the barrier film and the tungsten film on the first interlayer insulating film to a portion having the upper contact profile perpendicular to the lower contact hole. It comprises a step of forming.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments are provided to those skilled in the art to fully understand the present invention, and may be modified in various forms, and the scope of the present invention is limited to the embodiments described below. It doesn't happen. In the following description, when a layer is described as being on top of another layer, it may be present directly on top of another layer, with a third layer interposed therebetween. In the drawings, the thickness and size of each layer are exaggerated for clarity and convenience of explanation. Like numbers refer to like elements in the figures.

도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 스택형 콘택 형성방법을 설명하기 위하여 도시한 단면도들이다.3 to 6 are cross-sectional views illustrating a method of forming a stacked contact according to a preferred embodiment of the present invention.

도 3을 참조하면, 반도체 기판(200) 내에 트렌치형 소자분리막(미도시)을 형성하고, 웰 정션(well junction) 형성과 문턱전압 조절을 위하여 이온주입을 실시한다. 이어서, 터널 산화막(202)을 형성한다. 다음에, 플로팅 게이트로 사용될 제1 폴리실리콘막(204)을 증착한다. 이어서, 제1 폴리실리콘막(204)이 형성된 반도체 기판(200) 상부에 유전체막(206)을 형성한다. 유전체막(206)은 산화막/질화막/산화막 형태의 구조, 즉 ONO(SiO2/Si3N4/SiO2) 구조로 형성하는 것이 바람직하다. 다음에, 유전체막(206) 상부에 컨트롤 게이트로 사용될 제2 폴리실리콘막(208) 및 실리사이드막(210)을 증착한다. 실리사이드막(210)은 텅스텐실리콘(WSi)막으로 형성하는 것이 바람직하다. 이어서, 하드 마스크층(212) 및 반사방지 코팅막(미도시)을 형성한다.Referring to FIG. 3, a trench type isolation layer (not shown) is formed in the semiconductor substrate 200, and ion implantation is performed to form a well junction and adjust a threshold voltage. Next, a tunnel oxide film 202 is formed. Next, a first polysilicon film 204 to be used as the floating gate is deposited. Subsequently, a dielectric film 206 is formed over the semiconductor substrate 200 on which the first polysilicon film 204 is formed. The dielectric film 206 is preferably formed of an oxide film / nitride film / oxide film structure, that is, an ONO (SiO 2 / Si 3 N 4 / SiO 2 ) structure. Next, a second polysilicon film 208 and a silicide film 210 to be used as control gates are deposited over the dielectric film 206. The silicide film 210 is preferably formed of a tungsten silicon (WSi) film. Subsequently, a hard mask layer 212 and an antireflective coating film (not shown) are formed.

다음에, 게이트 패터닝 공정을 수행한다. 즉, 콘트롤 게이트 형성용 마스크를 이용하여 상기 반사방지 코팅막, 하드 마스크층(212), 실리사이드막(210), 제2 폴리실리콘막(208) 및 유전체막(206)을 패터닝하고, 패터닝된 반사방지 코팅막 및 하드 마스크층(212)을 이용한 자기정렬 식각 공정으로 제1 폴리실리콘막(204)을 패터닝한다.Next, a gate patterning process is performed. That is, the antireflective coating layer, the hard mask layer 212, the silicide layer 210, the second polysilicon layer 208 and the dielectric layer 206 are patterned using a control gate forming mask, and the patterned antireflection is patterned. The first polysilicon layer 204 is patterned by a self-aligned etching process using the coating layer and the hard mask layer 212.

이어서, 공통 소오스 라인이 형성될 영역을 개방하는 포토레지스트 패턴(미도시)을 형성하고, 자기정렬 소오스(Self Aligned Source; SAS) 식각을 수행한다. 상기 자기정렬 소오스 식각에 의하여 소오스 영역 사이에 형성된 트렌치형 소자분리막이 제거되게 된다. 소오스 영역의 콘택 형성으로 소오스 면저항(sheet resistance)이 감소하는 것을 방지하기 위하여 공통 소오스 라인이 형성될 영역(소오스 영역 및 소오스 영역 사이에 트렌치형 소자분리막이 제거된 영역)에 이온주입을 실시한다. 다음에, 셀 영역의 소오스/드레인 접합을 형성하기 위하여 마스크 작업(주변회로영역을 차폐)을 실시한 후, 이온주입을 실시한다.Subsequently, a photoresist pattern (not shown) that opens a region in which the common source line is to be formed is formed, and a self aligned source (SAS) etching is performed. The trench type isolation layer formed between the source regions is removed by the self-aligned source etching. In order to prevent source sheet resistance from decreasing due to contact formation of the source region, ion implantation is performed in a region where a common source line is to be formed (a region where the trench type isolation layer is removed between the source region and the source region). Next, in order to form a source / drain junction of the cell region, a mask operation (shielding the peripheral circuit region) is performed, followed by ion implantation.

이어서, 반도체 기판(200) 상에 스페이서용 절연막을 증착한 후, 이방성 식각하여 스페이서(216)를 증착한다. 상기 스페이성용 절연막은 후술하는 제1 층간절연막(218)에 대하여 식각 선택비가 큰, 예컨대 식각 선택비가 10 이상되는 실리콘 질화막과 같은 절연막으로 형성하는 것이 바람직하다.Subsequently, a spacer insulating film is deposited on the semiconductor substrate 200 and then anisotropically etched to deposit the spacer 216. The spacing insulating film is preferably formed of an insulating film such as a silicon nitride film having a large etching selectivity, for example, an etching selectivity of 10 or more, with respect to the first interlayer insulating film 218 described later.

이어서, 스페이서(216)가 형성된 반도체 기판(200) 상에 제1 층간절연막(218)을 증착한 후, 화학기계적 연마하여 평탄화한다. 제1 층간절연막(218)은 SOG(Spin-On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boro Phosphorus Silicate Glass)막, HDP(High Density Plasma)막과 같은 산화막으로 형성한다. 제1 층간절연막(218)은 콘택홀 형성을 위한 식각시 하부 콘택홀(도 4의 '220' 참조)의 상부 프로파일이 음의 기울기를 갖지 않고 수직한(Vertical) 기울기를 가질 수 있는 충분한 두께로 형성한다. 이를 위해서는 제1 층간절연막(218)을 충분히 두껍게 증착하거나 화학기계적 연마의 식각 타겟을 줄이는 방법이 있다. 이와 같이 하부 콘택홀의 상부 프로파일이 수직한 기울기를 갖게 될 경우, 하부 콘택(도 5의 '225' 참조)의 상부 면적은 커지게 되고, 결국 상부 콘택(도 6의 '232' 참조)과의 오버랩 마진을 증가시킬 수 있다. 또한, 제1 층간절연막(218)이 충분히 두껍게 형성되기 때문에 상부 콘택과 하부 콘택이 다소 미스어라인이 발생하더라도 상부 콘택과 게이트 전극 사이의 제1 층간절연막(218)은 하부 배리어막 증착 전의 세정 공정, 텅스텐 플러그 에치백 공정, 상부 콘택홀 형성을 위한 식각 공정, 상부 배리어 메탈 증착 전의 세정 공정 등에 대하여 충분히 견딜 수 있다.Subsequently, the first interlayer insulating film 218 is deposited on the semiconductor substrate 200 on which the spacers 216 are formed, followed by chemical mechanical polishing to planarize it. The first interlayer insulating film 218 is formed of an oxide film such as a spin-on glass (SOG) film, a tetra ethyl ortho silicate (TEOS) film, a boro phosphorus silicate glass (BPSG) film, and a high density plasma (HDP) film. The first interlayer insulating film 218 has a sufficient thickness such that the upper profile of the lower contact hole (see '220' in FIG. 4) may have a vertical slope without a negative slope when etching to form the contact hole. Form. To this end, there is a method of depositing the first interlayer insulating film 218 sufficiently thick or reducing the etching target of chemical mechanical polishing. As such, when the upper profile of the lower contact hole has a vertical inclination, the upper area of the lower contact (see '225' in FIG. 5) becomes large, resulting in an overlap with the upper contact (see '232' in FIG. 6). You can increase your margins. In addition, since the first interlayer insulating film 218 is sufficiently thick, the first interlayer insulating film 218 between the upper contact and the gate electrode may be cleaned before the lower barrier film is deposited even if the upper contact and the lower contact are slightly misaligned. , A tungsten plug etch back process, an etching process for forming an upper contact hole, a cleaning process before deposition of an upper barrier metal, and the like can be sufficiently endured.

하부 콘택홀의 상부 프로파일이 음의 기울기를 가질 경우, 하부 콘택의 상부 면적은 줄어들게 되고, 따라서 상부 콘택과 하부 콘택과의 오버랩 마진(Overlap Margin)도 줄어들게 된다. 더구나, 텅스텐을 하부 콘택홀 내에 매립한 후, 에치백하는 공정에서 텅스텐의 리세스가 있게 되고, 텅스텐의 리세스가 심하면 심할수록 하부 콘택의 상부 면적은 작아지므로 결과적으로 상부 콘택과 하부 콘택과의 오버랩 마진(Overlap Margin)도 줄어들게 된다.When the upper profile of the lower contact hole has a negative slope, the upper area of the lower contact is reduced, and thus, the overlap margin between the upper contact and the lower contact is also reduced. Furthermore, after tungsten is buried in the lower contact hole, there is a recess of tungsten in the process of etching back. As the recess of tungsten becomes more severe, the upper area of the lower contact becomes smaller. Overlap Margin will also be reduced.

도 4를 참조하면, 제1 층간절연막(218) 내에 소오스/드레인 영역을 개방하는 하부 콘택홀(220)을 형성한다. 이어서, 반도체 기판(200) 상에 형성된 자연산화막을 제거하기 위하여 세정 공정을 실시한다. 이때, 사용되는 세정액으로는 SC-1 용액(Standard Cleaning-1 용액; NH4OH, H2O2및 H2O가 소정의 비율로 혼합된 용액)을 사용할 수 있다.Referring to FIG. 4, a lower contact hole 220 is formed in the first interlayer insulating layer 218 to open the source / drain regions. Subsequently, a cleaning process is performed to remove the native oxide film formed on the semiconductor substrate 200. In this case, SC-1 solution (Standard Cleaning-1 solution; a solution in which NH 4 OH, H 2 O 2 and H 2 O are mixed in a predetermined ratio) may be used as the cleaning solution.

도 5를 참조하면, 하부 콘택홀(220)이 형성된 반도체 기판(200) 상에 배리어막(222)을 증착하고, 텅스텐(W)막(224)으로 하부 콘택홀(220)을 매립한다. 다음에, 제1 층간절연막(218)이 노출될 때까지 텅스텐막(224) 및 배리어막(222)을 에치백(Etchback)하여 하부 콘택(225)을 형성한다. 이때, 에치백 공정은 하부 콘택(220)의 상부 면적을 최대한 넓게 확보하기 위하여 하부 콘택홀(220)이 수직한 상부 프로파일을 갖는 부분까지만 텅스텐막(224)이 리세스되도록 실시한다. 배리어막(222)으로는 Ti막, TiN막, Ta막, TaN막 또는 이들의 조합막을 사용할 수 있다.Referring to FIG. 5, the barrier layer 222 is deposited on the semiconductor substrate 200 on which the lower contact hole 220 is formed, and the lower contact hole 220 is buried in the tungsten (W) layer 224. Next, the tungsten film 224 and the barrier film 222 are etched back until the first interlayer insulating film 218 is exposed to form a lower contact 225. At this time, the etchback process is performed such that the tungsten film 224 is recessed only to a portion where the lower contact hole 220 has a vertical upper profile in order to secure the upper area of the lower contact 220 as wide as possible. As the barrier film 222, a Ti film, a TiN film, a Ta film, a TaN film, or a combination thereof can be used.

도 6을 참조하면, 하부 콘택(225)이 형성된 반도체 기판(200) 상부에 제2 층간절연막(226)을 형성한다. 제2 층간절연막(226)은 SOG(Spin-On Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boro Phosphorus Silicate Glass)막, HDP(High Density Plasma)막과 같은 산화막으로 형성한다. 이어서, 제2 층간절연막(226) 내에 하부 콘택(225)을 개방하는 상부 콘택홀(227)을 형성한다. 다음에, 하부 콘택(225) 상에 형성된 자연산화막을 제거하기 위하여 고주파 플라즈마 식각을 실시한다. 이어서, 상부 콘택홀(227)이 형성된 반도체 기판(200) 상에 배리어막(228)을 증착하고, 텅스텐막(230)으로 상부 콘택홀(227)을 매립한 후 에치백하여 상부 콘택(232)을 형성한다. 상기 배리어막(228)으로는 Ti막, TiN막, Ta막,TaN막 또는 이들의 조합막을 사용할 수 있다.Referring to FIG. 6, a second interlayer insulating layer 226 is formed on the semiconductor substrate 200 on which the lower contact 225 is formed. The second interlayer insulating film 226 is formed of an oxide film such as a spin-on glass (SOG) film, a tetra ethyl ortho silicate (TEOS) film, a boro phosphorus silicate glass (BPSG) film, and a high density plasma (HDP) film. Next, an upper contact hole 227 is formed in the second interlayer insulating film 226 to open the lower contact 225. Next, high frequency plasma etching is performed to remove the native oxide film formed on the lower contact 225. Subsequently, the barrier layer 228 is deposited on the semiconductor substrate 200 on which the upper contact hole 227 is formed, the upper contact hole 227 is buried in the tungsten film 230, and then etched back to form the upper contact 232. To form. As the barrier film 228, a Ti film, a TiN film, a Ta film, a TaN film, or a combination thereof can be used.

본 발명에 의한 스택형 콘택 형성방법에 의하면, 제1 층간절연막은 하부 콘택홀 형성을 위한 식각시 하부 콘택홀의 상부 프로파일이 음의 기울기를 갖지 않고 수직한(Vertical) 기울기를 가질 수 있는 충분한 두께로 형성하고, 하부 콘택홀은 상부 프로파일이 수직한 기울기를 갖도록 형성하며, 하부 콘택은 상부 면적을 최대한 넓게 확보하기 위하여 하부 콘택홀이 수직한 상부 프로파일을 갖는 부분까지 매립함으로써, 상부 콘택과 하부 콘택이 다소 미스어라인이 발생하더라도 하부 배리어 메탈 증착 전의 세정 공정, 텅스텐 플러그 에치백 공정, 상부 콘택홀 형성을 위한 식각 공정, 상부 배리어 메탈 증착 전의 세정 공정 등에 대하여 상부 콘택과 게이트 전극 사이의 제1 층간절연막은 충분히 견딜 수 있고, 하부 콘택의 상부 면적을 최대한 넓게 형성할 수 있으므로 상부 콘택과 하부 콘택 간의 오버랩 마진을 충분히 확보할 수 있다.According to the stack-type contact forming method according to the present invention, the first interlayer insulating layer may have a thickness sufficient to allow the upper profile of the lower contact hole to have a vertical inclination without negative inclination during etching for forming the lower contact hole. And the lower contact hole is formed so that the upper profile has a vertical slope, and the lower contact is filled up to a portion having the vertical upper profile so that the upper contact and the lower contact are filled in order to secure the upper area as wide as possible. Although a slight misalignment occurs, the first interlayer insulating film between the upper contact and the gate electrode is used for the cleaning process before the lower barrier metal deposition, the tungsten plug etchback process, the etching process for forming the upper contact hole, and the cleaning process before the upper barrier metal deposition. Can withstand and form the upper area of the lower contact as wide as possible. Since it is possible to sufficiently secure the overlapping margin between the upper contact and the lower contact.

이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.As mentioned above, although preferred embodiment of this invention was described in detail, this invention is not limited to the said embodiment, A various deformation | transformation by a person of ordinary skill in the art within the scope of the technical idea of this invention is carried out. This is possible.

Claims (3)

반도체 기판에 소오스 영역, 드레인 영역, 게이트 전극 및 게이트 전극 스페이서를 포함하는 트랜지스터를 형성하는 단계;Forming a transistor including a source region, a drain region, a gate electrode, and a gate electrode spacer in the semiconductor substrate; 상기 트랜지스터가 형성된 반도체 기판 상에 하부 콘택홀 형성을 위한 식각시 상기 하부 콘택홀의 상부 프로파일이 음의 기울기를 갖지 않고 수직한 기울기를 가질 수 있는 충분한 두께로 제1 층간절연막을 형성하는 단계;Forming a first interlayer dielectric layer on a semiconductor substrate on which the transistor is formed to a sufficient thickness such that an upper profile of the lower contact hole may have a vertical slope without a negative slope when etching to form a lower contact hole; 상기 소오스 또는 드레인 영역을 개방하기 위하여 상기 제1 층간절연막 내에 상부 프로파일이 수직한 기울기를 갖는 하부 콘택홀을 형성하는 단계;Forming a lower contact hole in the first interlayer dielectric layer having a vertical slope in the first interlayer insulating layer to open the source or drain region; 상기 하부 콘택홀이 수직한 상부 프로파일을 갖는 부분까지 상기 하부 콘택홀 내를 도전 물질로 매립하여 하부 콘택을 형성하는 단계;Filling a lower contact hole with a conductive material to a portion of the lower contact hole having a vertical upper profile to form a lower contact; 상기 하부 콘택이 형성된 반도체 기판 상에 제2 층간절연막을 형성하는 단계;Forming a second interlayer insulating film on the semiconductor substrate on which the lower contact is formed; 상기 제2 층간절연막 내에 상기 하부 콘택을 개방하는 상부 콘택홀을 형성하는 단계; 및Forming an upper contact hole in the second interlayer insulating film to open the lower contact; And 상기 상부 콘택홀 내를 도전 물질로 매립하여 상부 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 스택형 콘택 형성방법.And filling the inside of the upper contact hole with a conductive material to form the upper contact. 제1항에 있어서, 상기 하부 콘택을 형성하는 단계는,The method of claim 1, wherein forming the lower contact comprises: 상기 하부 콘택홀 내에 형성된 자연산화막을 제거하기 위하여 세정 공정을실시하는 단계;Performing a cleaning process to remove the native oxide film formed in the lower contact hole; 상기 하부 콘택홀이 형성된 반도체 기판 상에 배리어막을 증착하는 단계;Depositing a barrier layer on the semiconductor substrate on which the lower contact hole is formed; 상기 배리어막이 증착된 상기 하부 콘택홀 내를 매립하는 텅스텐막을 형성하는 단계;Forming a tungsten film to fill the lower contact hole in which the barrier film is deposited; 상기 제1 층간절연막 상부의 상기 배리어막 및 상기 텅스텐막을 에치백하여 상기 하부 콘택홀이 수직한 상부 프로파일을 갖는 부분까지 매립되는 하부 콘택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 스택형 콘택 형성방법.And etching back the barrier layer and the tungsten layer on the first interlayer insulating layer to form a lower contact filling the lower contact hole to a portion having a vertical upper profile. Way. 제2항에 있어서, 상기 배리어막은 Ti막, TiN막, Ta막, TaN막 또는 이들의 조합막으로 형성하는 것을 특징으로 하는 스택형 콘택 형성방법.The method of claim 2, wherein the barrier film is formed of a Ti film, a TiN film, a Ta film, a TaN film, or a combination thereof.
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