KR100504949B1 - Method of forming a storage node of capacitor - Google Patents

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Abstract

본 발명은 커패시터의 저장 전극 형성 방법에 관한 것으로, 콘택 플러그를 형성한 후 저장 전극용 금속 물질을 증착하는 과정에서 저장 전극과 콘택 플러그와의 접착 특성을 향상시키기 위하여, 콘택 플러그 상에 1차 저장 전극을 형성한 후 에치 백(Ethc back) 공정으로 콘택 플러그까지 과도 식각하여 콘택 플러그 상부에 경사진 식각면을 형성해 표면적을 증가시킨 상태에서 2차 저장 전극을 형성함으로써 콘택 플러그와 저장 전극을 접착 특성을 향상시켜 불량 유발을 방지하고 소자의 전기적 특성을 향상시킬 수 있는 커패시터의 저장 전극 형성 방법이 개시된다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a storage electrode of a capacitor, wherein the primary storage is performed on a contact plug in order to improve adhesion characteristics of the storage electrode and the contact plug in the process of depositing a metal material for the storage electrode after forming the contact plug. After forming the electrode, the contact plug and the storage electrode are bonded by overetching the contact plug by an etch back process to form an inclined etching surface on the contact plug to form a secondary storage electrode with an increased surface area. Disclosed is a method of forming a storage electrode of a capacitor capable of improving the resistance to prevent the occurrence of defects and improving the electrical characteristics of the device.

Description

커패시터의 저장 전극 형성 방법{Method of forming a storage node of capacitor} Method of forming a storage node of capacitor

본 발명은 커패시터의 저장 전극 형성 방법에 관한 것으로, 특히 저장 전극과 콘택 플러그와의 접착 특성을 향상시키는 커패시터의 저장 전극 형성 방법에 관한 것이다. The present invention relates to a method of forming a storage electrode of a capacitor, and more particularly, to a method of forming a storage electrode of a capacitor which improves an adhesive property between the storage electrode and a contact plug.

종래에 사용되어온 방식은 저장 전극을 형성하기 위한 폴리실리콘층과 콘택 플러그가 자체 정렬 콘택(Self align contact)방식으로 접합되는 것으로, 이 방법을 사용할 경우 장차 저장 전극인 하부 전극과 콘택 플러그와의 접착력이 약해지는 취약 지역이 발생하고, 더러는 하부 전극 식각시 과도 식각(Over etch)이 충분히 되지 않아 하부 전극이 들뜨는 현상이 발생하게 된다. 이로 인하여 하부 전극이 콘택 플러그와 접착되지 않아 떨어져 나가게 되어, 결함이나 불량을 유발하는 원인(Defect source)으로 작용하게 된다. 또한, 웨이퍼의 가장자리(Wafer edge) 지역에서는 단차가 심해지는 경향에 따라, 하부 전극이 들뜨는 현상(Cap lifting)이 더욱 심하여 웨이퍼의 가장 자리 지역에 다이(Die)를 제거하여 공정을 진행해야 하는 제약이 있다. The conventionally used method is that the polysilicon layer and the contact plug for forming the storage electrode are bonded by a self align contact method. When using this method, the adhesion between the lower electrode, which is the storage electrode, and the contact plug is used. The weakened area is weakened, and in some cases, the bottom electrode is not lifted due to insufficient over etching during the lower electrode etching. As a result, the lower electrode does not adhere to the contact plug and falls off, thereby acting as a defect source that causes defects or defects. In addition, in the wafer edge region, as the step height increases, cap lifting occurs more severely, so that the die must be removed at the edge of the wafer to proceed the process. There is this.

따라서, 본 발명은 상기의 문제점을 해결하기 위하여 콘택 플러그 상에 1차 저장 전극을 형성한 후 에치 백(Ethc back) 공정으로 콘택 플러그까지 과도 식각하여 콘택 플러그 상부에 경사진 식각면을 형성해 표면적을 증가시킨 상태에서 2차 저장 전극을 형성함으로써 콘택 플러그와 저장 전극을 접착 특성을 향상시켜 불량 유발을 방지하고 소자의 전기적 특성을 향상시킬 수 있는 커패시터의 저장 전극 형성 방법을 제공하는데 그 목적이 있다. Therefore, in order to solve the above problems, the present invention forms a primary storage electrode on the contact plug and then excessively etches the contact plug by an etch back process to form an inclined etching surface on the contact plug, thereby reducing the surface area. It is an object of the present invention to provide a method of forming a storage electrode of a capacitor capable of preventing a failure and improving an electrical property of a device by improving the adhesive property between the contact plug and the storage electrode by forming a secondary storage electrode in an increased state.

본 발명에 따른 커패시터의 저장 전극 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 상기 반도체 기판의 접합부가 노출되도록 콘택홀을 형성하는 제 1 단계, 반도체 기판 상에 전도성 물질을 증착한 후 화학적 기계적 연마를 실시하여 콘택홀 내부에만 전도성 물질을 잔류시켜 콘택 플러그를 형성하는 제 2 단계, 전체 상부에 질화막, 제 1 산화막 및 제 2 산화막을 순차적으로 증착한 후 소정 영역의 제 2 산화막, 제 1 산화막 및 질화막을 식각하여 상기 콘택 플러그를 노출시키는 트렌치를 형성하는 제 3 단계, 전체 상에 전도성 물질을 증착한 후 에치 백을 실시하여 상기 트렌치 측벽에만 남도록 상의 전도성 물질을 제거하여 1차 저장 전극을 형성함과 동시에 콘택 플러그상부의 설정된 깊이 만큼 과도 식각되도록 하여 콘택 플러그 내에 식각 경사면을 형성하는 제 4 단계, 전체 상에 전도성 물질을 증착한 후 화학적 기계적 연마로 제 2 산화막 상의 전도성 물질을 제거하여 2차 저장 전극을 형성함으로써, 1차 저장 전극과 상기 2차 저장 전극을 포함하는 저장 전극을 형성하는 제 5 단계 및 제 2 산화막을 전부 제거하는 제 6 단계로 이루어진다. In the method of forming a storage electrode of a capacitor according to the present invention, after forming an interlayer insulating film on a semiconductor substrate having various elements for forming a semiconductor device, a first step of forming a contact hole to expose a junction of the semiconductor substrate, the semiconductor substrate After depositing a conductive material on the surface and performing chemical mechanical polishing, the second step of forming a contact plug by leaving the conductive material inside the contact hole only, and sequentially depositing a nitride film, a first oxide film and a second oxide film on the whole A third step of forming a trench to expose the contact plug by etching the second oxide film, the first oxide film, and the nitride film in a predetermined region; depositing a conductive material over the entire surface, and then performing an etch back to remain only on the trench sidewalls Remove the material to form the primary storage electrode and at the same time only the set depth on the contact plug A fourth step of forming an etched slope in the contact plug by over-etching, depositing a conductive material over the whole, and then removing the conductive material on the second oxide layer by chemical mechanical polishing to form a secondary storage electrode, thereby forming a primary storage electrode. And a fifth step of forming a storage electrode including the secondary storage electrode and a sixth step of removing all of the second oxide film.

제 2 단계에서 전도성 물질은 폴리실리콘을 사용하여 900 내지 1100Å의 두께 또는 1000Å의 두께 중 어느 하나로 증착한다. In the second step, the conductive material is deposited using either polysilicon to a thickness of 900 to 1100 mm 3 or 1000 mm 3.

제 3 단계에서 상기 질화막은 130 내지 170Å의 두께 또는 150Å의 두께 중 어느 하나로 증착하고, 제 1 산화막은 900 내지 1100Å의 두께 또는 1000Å의 두께 중 어느 하나로 증착하고, 제 2 산화막은 8000 내지 15000Å의 두께로 증착한다. 에치 백 공정은 콘택 플러그에 100 내지 1500Å 의 두께로 과도 식각하여 상기 콘택 플러그내에 상기 식각 경사면을 형성하도록 실시한다. In the third step, the nitride film is deposited in any one of 130 to 170 mm thick or 150 mm thick, the first oxide film is deposited in any one of 900 to 1100 mm thick or 1000 mm thick, and the second oxide film is 8000 to 15000 mm thick. To be deposited. The etch back process is over-etched to a contact plug with a thickness of 100-1500 kPa to form the etch inclined surface in the contact plug.

제 4 단계에서 상기 금속 물질은 100 내지 1000Å의 두께로 증착하며, 제 5 단계에서 상기 금속 물질은 100 내지 500Å의 두께로 증착한다. 이때, 금속 물질은 폴리실리콘을 사용한다. In the fourth step, the metal material is deposited to a thickness of 100 to 1000 kPa, and in the fifth step, the metal material is deposited to a thickness of 100 to 500 kPa. In this case, the metal material uses polysilicon.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.

도 1a 내지 도 1g는 본 발명에 따른 커패시터의 저장 전극 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다. 1A to 1G are cross-sectional views of devices sequentially illustrated to explain a method of forming a storage electrode of a capacitor according to the present invention.

도 1a를 참조하면, 소정의 구조로 이루어진 트랜지스터(2)가 제조된 반도체 기판(1) 상에 층간 절연막(3)을 형성하여 평탄화한다. Referring to FIG. 1A, an interlayer insulating film 3 is formed and planarized on a semiconductor substrate 1 on which a transistor 2 having a predetermined structure is manufactured.

트랜지스터(2)는 일반적인 구조로써 게이트 산화막(2a), 도프트 폴리실리콘(2b), 텅스텐 실리사이드층(2c), 반사 방지막(2d), 하드 마스크(2e) 및 게이트 스페이서(2f)로 이루어진다. The transistor 2 has a general structure and includes a gate oxide film 2a, a doped polysilicon 2b, a tungsten silicide layer 2c, an antireflection film 2d, a hard mask 2e and a gate spacer 2f.

층간 절연막(3)은 막의 흐름율이 좋은 BPSG를 먼저 증착하여 트랜지스터(2) 사이의 공정을 완전히 매립하면서, 트랜지스터(2)에 의해 발생하는 단차를 제거한 다음 상부에 TEOS와 같은 물질을 증착하여 형성한다.The interlayer insulating film 3 is formed by first depositing a BPSG having a good flow rate of a film to completely fill the process between the transistors 2, removing a step generated by the transistor 2, and then depositing a material such as TEOS on top thereof. do.

도 1b를 참조하면, 식각 공정으로 층간 절연막(3)의 소정 영역을 식각하여 반도체 기판(1)의 접합부를 노출시키는 콘택홀(3a)을 형성한다. Referring to FIG. 1B, a predetermined region of the interlayer insulating layer 3 is etched by an etching process to form a contact hole 3a exposing a junction of the semiconductor substrate 1.

도 1c를 참조하면, 콘택홀(3a)이 충분히 매립되도록 전체 상부에 전도성 물질을 증착한 후 층간 절연막(3)의 상부 표면이 노출될 때까지 화학적 기계적 연마를 실시하여 층간 절연막(3) 상의 전도성 물질을 제거하고 콘택홀(3a) 내부에만 전도성 물질을 잔류 시켜 콘택 플러그(4)를 형성한다. Referring to FIG. 1C, the conductive material is deposited on the entire upper portion so that the contact hole 3a is sufficiently buried, and then the chemical mechanical polishing is performed until the upper surface of the interlayer insulating film 3 is exposed. The contact plug 4 is formed by removing the material and leaving the conductive material only inside the contact hole 3a.

이때, 전도성 물질은 폴리실리콘을 사용하여 900 내지 1100Å의 두께로 증착하며 이상적으로는 1000Å의 두께로 증착한다.At this time, the conductive material is deposited using a thickness of 900 to 1100 하여 and ideally 1000 Å using polysilicon.

도 1d를 참조하면, 전체 상부에 질화막(5), 제 1 산화막(6) 및 제 2 산화막(7)을 순차적으로 형성한 후에 식각 공정으로 소정 영역의 제 2 산화막(7), 제 1 산화막(6) 및 질화막(5)을 식각하여 콘택 플러그(4)의 상부 표면이 전부 노출되도록 트렌치(T)를 형성한다. Referring to FIG. 1D, the nitride film 5, the first oxide film 6, and the second oxide film 7 are sequentially formed on the entire upper part, and then the second oxide film 7 and the first oxide film ( 6) and the nitride film 5 are etched to form the trench T so that the upper surface of the contact plug 4 is completely exposed.

이때, 질화막(5)은 130 내지 170Å의 두께로 증착하며, 이상적으로는 150Å의 두께로 증착한다. 제 1 산화막(6)은 제 2 산화막(7)을 식각하는 과정에서 식각 차단막(Etch stop layer)으로 이용하기 위하여 900 내지 1100Å의 두께로 증착하며, 이상적으로는 1000Å의 두께로 증착한다. 제 2 산화막(7)은 후속 공정에서 형성될 저장 전극의 형태를 정하기 위한 희생 산화막으로써 8000 내지 15000Å의 두께로 증착한다. At this time, the nitride film 5 is deposited to a thickness of 130 to 170Å, ideally deposited to a thickness of 150Å. In the process of etching the second oxide film 7, the first oxide film 6 is deposited to have a thickness of 900 to 1100 μs, and ideally, to have a thickness of 1000 μs. The second oxide film 7 is a sacrificial oxide film for determining the shape of the storage electrode to be formed in a subsequent process, and is deposited to a thickness of 8000 to 15000 kPa.

도 1e를 참조하면, 콘택 플러그(4)를 포함한 전체 상에 저장 전극을 형성하기 위하여 제 1 폴리실리콘층(8a)을 증착한다. Referring to FIG. 1E, a first polysilicon layer 8a is deposited to form a storage electrode over the entirety including the contact plug 4.

이때, 제 1 폴리실리콘층(8a)은 100 내지 1000Å의 두께로 증착한다. At this time, the first polysilicon layer 8a is deposited to a thickness of 100 to 1000 mW.

도 1f를 참조하면, 에치백 공정으로 트렌치(T) 측벽에만 남도록 제1 폴리실리콘층(8a)을 제거함과 동시에 콘택 플러그(4) 상부의 설정된 깊이(D)만큼 과도 식각하여 콘택 플러그(4)내에 경사진 식각면을 형성해 표면적을 증가시킨다. 이후 콘택 플러그(4) 상부의 경사진 식각면을 포함한 전체 상에 제 2 폴리실리콘층(8b)을 증착한 후 제 2 산화막(7)의 표면이 노출될 때까지 화학적 기계적 연마를 실시하여 제 2 산화막(7) 상의 제 2 폴리실리콘층(8b)을 제거한다. 이로써, 제 1 및 제 2 폴리실리콘층(8a 및 8b)으로 이루어진 저장 전극(8)이 형성된다. Referring to FIG. 1F, the contact plug 4 is excessively etched by a set depth D on the contact plug 4 while removing the first polysilicon layer 8a so that only the sidewalls of the trench T remain in the etch back process. An inclined etching surface is formed in the surface to increase the surface area. Thereafter, after depositing the second polysilicon layer 8b on the entire surface including the inclined etching surface on the contact plug 4, the chemical mechanical polishing is performed until the surface of the second oxide film 7 is exposed. The second polysilicon layer 8b on the oxide film 7 is removed. Thereby, the storage electrode 8 which consists of the 1st and 2nd polysilicon layers 8a and 8b is formed.

이때, 에치 백 공정은 콘택 플러그(4)에 100 내지 1500Å 정도의 과도 식각이 발생하도록 실시한다. 이로 인해, 콘택 플러그(4) 상부의 결함 요소들(Defect source)도 제거된다. 제 2 폴리실리콘층은 100 내지 500Å의 두께로 증착한다.At this time, the etch back process is performed such that excessive etching of about 100 to 1500 kPa occurs in the contact plug 4. This also eliminates the defect sources on the contact plug 4. The second polysilicon layer is deposited to a thickness of 100 to 500 GPa.

도 1g를 참조하면, 제 2 산화막(7)을 제거하여 저장 전극(8)을 실린더형으로 형성한다. Referring to FIG. 1G, the second oxide film 7 is removed to form the storage electrode 8 in a cylindrical shape.

상기의 공정에서, 에치백 공정의 과도 식각에 의해 콘택 플러그(4) 상부에 경사진 식각면이 형성되어 저장 전극(8)과 콘택 플러그(4)의 접촉 면적이 증가한다. 이로써, 저장 전극(8)과 콘택 플러그(4) 간의 접착력을 향상시켜 저장 전극(8)이 들뜨는 현상(Lifting)을 감소시킨다. In the above process, an inclined etching surface is formed on the contact plug 4 due to the excessive etching of the etch back process, thereby increasing the contact area between the storage electrode 8 and the contact plug 4. As a result, the adhesion between the storage electrode 8 and the contact plug 4 is improved to reduce the lifting of the storage electrode 8.

이후 도면에 도시하지는 않았지만 공지된 기술을 이용해 전체 상부에 유전체막 및 상부 전극을 형성함으로써 커패시터가 제조된다. Although not shown in the drawings, a capacitor is manufactured by forming a dielectric film and an upper electrode over the whole using known techniques.

상술한 바와 같이, 본 발명은 저장 전극과 콘택 플러그와의 접착력을 증가시켜 소자의 불량을 줄이고 공정의 신뢰성 및 소자의 전기적 특성을 향상시키는 효과가 있다. As described above, the present invention increases the adhesion between the storage electrode and the contact plug, thereby reducing the defect of the device and improving the reliability of the process and the electrical characteristics of the device.

도 1a 내지 도 1g는 본 발명에 따른 커패시터의 저장 전극 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도. 1A to 1G are cross-sectional views of devices sequentially shown to explain a method of forming a storage electrode of a capacitor according to the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

1 : 반도체 기판 2a : 게이트 산화막1 semiconductor substrate 2a gate oxide film

2b : 도프트 폴리실리콘 2c : 텅스텐 실리사이드층2b: doped polysilicon 2c: tungsten silicide layer

2d : 반사 방지막 2e : 하드 마스크2d: antireflection film 2e: hard mask

2f : 게이트 스페이서 2 : 트랜지스터2f: gate spacer 2: transistor

3a : 콘택홀 3 : 층간 절연막3a: contact hole 3: interlayer insulating film

4 : 콘택 플러그 5 : 질화막4: contact plug 5: nitride film

6 : 제 1 산화막 7 : 제 2 산화막6: first oxide film 7: second oxide film

8a : 제 1 폴리시릴콘층 8b : 제 2 폴리시릴콘층8a: first polysilylcone layer 8b: second polysilylcone layer

8 : 저장 전극8: storage electrode

Claims (9)

반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막을 형성한 후 상기 반도체 기판의 접합부가 노출되도록 콘택홀을 형성하는 제 1 단계;A first step of forming an interlayer insulating film on a semiconductor substrate having various elements for forming a semiconductor device, and then forming contact holes to expose a junction of the semiconductor substrate; 상기 반도체 기판 상에 전도성 물질을 증착한 후 화학적 기계적 연마를 실시하여 상기 콘택홀 내부에만 상기 전도성 물질을 잔류시켜 콘택 플러그를 형성하는 제 2 단계;Depositing a conductive material on the semiconductor substrate and performing chemical mechanical polishing to form the contact plug by leaving the conductive material only inside the contact hole; 전체 상부에 질화막, 제 1 산화막 및 제 2 산화막을 순차적으로 증착한 후 소정 영역의 상기 제 2 산화막, 상기 제 1 산화막 및 상기 질화막을 식각하여 상기 콘택 플러그를 노출시키는 트렌치를 형성하는 제 3 단계;A third step of sequentially depositing a nitride film, a first oxide film, and a second oxide film over the entire surface, and then etching the second oxide film, the first oxide film, and the nitride film in a predetermined region to form a trench for exposing the contact plug; 전체 상에 전도성 물질을 증착한 후 에치 백을 실시하여 상기 트렌치 측벽에만 남도록 상기 전도성 물질을 제거하여 1차 저장 전극을 형성함과 동시에 상기 콘택 플러그 상부의 설정된 깊이 만큼 과도 식각되도록 하여 상기 콘택 플러그 내에 식각 경사면을 형성하는 제 4 단계;After the conductive material is deposited on the entire surface, the material is etched back to remove the conductive material so that it remains only on the trench sidewalls to form a primary storage electrode, and at the same time, the substrate is over-etched by a predetermined depth above the contact plug. A fourth step of forming an etching slope; 전체 상에 전도성 물질을 증착한 후 화학적 기계적 연마로 상기 제 2 산화막 상의 상기 전도성 물질을 제거하여 2차 저장 전극을 형성함으로써, 상기 1차 저장 전극과 상기 2차 저장 전극을 포함하는 저장 전극을 형성하는 제 5 단계 및After depositing a conductive material on the whole, the conductive material on the second oxide film is removed by chemical mechanical polishing to form a secondary storage electrode, thereby forming a storage electrode including the primary storage electrode and the secondary storage electrode. The fifth step and 상기 제 2 산화막을 전부 제거하는 제 6 단계로 이루어지는 것을 특징으로 하는 커패시터의 저장 전극 형성 방법.And a sixth step of removing all of the second oxide film. 제 1 항에 있어서,The method of claim 1, 상기 제 2 단계에서 전도성 물질은 폴리실리콘을 사용하여 900 내지 1100Å의 두께 또는 1000Å의 두께 중 어느 하나로 증착하는 것을 특징으로 하는 커패시터의 저장 전극 형성 방법.In the second step, the conductive material is deposited using any one of a thickness of 900 to 1100 또는 or 1000 Å using polysilicon. 제 1 항에 있어서,The method of claim 1, 상기 3 단계에서 상기 질화막은 130 내지 170Å의 두께 또는 150Å의 두께 중 어느 하나로 증착하는 것을 특징으로 하는 커패시터의 저장 전극 형성 방법.In the step 3, the nitride film is deposited by any one of the thickness of 130 to 170 kHz or 150 Å thick. 제 1 항에 있어서,The method of claim 1, 상기 제 3 단계에서 상기 제 1 산화막은 900 내지 1100Å의 두께 또는 1000Å의 두께 중 어느 하나로 증착하여 형성하는 것을 특징으로 하는 커패시터의 저장 전극 형성 방법.In the third step, the first oxide film is formed by depositing any one of a thickness of 900 to 1100 Å or a thickness of 1000 Å. 제 1 항에 있어서,The method of claim 1, 상기 제 3 단계에서 상기 제 2 산화막은 8000 내지 15000Å의 두께로 증착하는 것을 특징으로 하는 커패시터의 저장 전극 형성 방법.And in the third step, depositing the second oxide layer to a thickness of 8000 to 15000 Å. 제 1 항에 있어서,The method of claim 1, 상기 에치 백 공정은 상기 콘택 플러그에 100 내지 1500Å 의 두께로 과도 식각하여 상기 콘택 플러그내에 상기 식각 경사면을 형성하는 것을 특징으로 하는 커패시터의 저장 전극 형성 방법.The etch back process is a method of forming a storage electrode of a capacitor, characterized in that the etch inclined surface is over-etched in the contact plug with a thickness of 100 to 1500Å over the contact plug. 제 1 항에 있어서,The method of claim 1, 상기 제 4 단계에서 상기 금속 물질은 100 내지 1000Å의 두께로 증착하는 것을 특징으로 하는 커패시터의 저장 전극 형성 방법.The method of claim 4, wherein the metal material is deposited to a thickness of 100 to 1000 Å. 제 1 항에 있어서,The method of claim 1, 상기 제 5 단계에서 상기 금속 물질은 100 내지 500Å의 두께로 증착하는 것을 특징으로 하는 커패시터의 저장 전극 형성 방법.In the fifth step, the metal material is deposited to a thickness of 100 to 500Å, the method of forming a storage electrode of a capacitor. 제 7 항 또는 제 8 항에 있어서,The method according to claim 7 or 8, 상기 금속 물질은 폴리실리콘을 사용하는 것을 특징으로 하는 커패시터의 저장 전극 형성 방법.And the metal material uses polysilicon.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5518948A (en) * 1995-09-27 1996-05-21 Micron Technology, Inc. Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip
US5759892A (en) * 1996-09-24 1998-06-02 Taiwan Semiconductor Manufacturing Company Ltd Formation of self-aligned capacitor contact module in stacked cyclindrical dram cell
KR19980071428A (en) * 1997-02-19 1998-10-26 가네코 히사시 Semiconductor device having through-hole of two-layer structure
KR19990003904A (en) * 1997-06-26 1999-01-15 김영환 Charge storage electrode of semiconductor device and forming method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5518948A (en) * 1995-09-27 1996-05-21 Micron Technology, Inc. Method of making cup-shaped DRAM capacitor having an inwardly overhanging lip
US5759892A (en) * 1996-09-24 1998-06-02 Taiwan Semiconductor Manufacturing Company Ltd Formation of self-aligned capacitor contact module in stacked cyclindrical dram cell
KR19980071428A (en) * 1997-02-19 1998-10-26 가네코 히사시 Semiconductor device having through-hole of two-layer structure
KR19990003904A (en) * 1997-06-26 1999-01-15 김영환 Charge storage electrode of semiconductor device and forming method thereof

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