KR100407224B1 - 디스플레이용칼럼구동기 - Google Patents

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Abstract

액정 디스플레이(LCD)와 같은 매트릭스 어드레싱된 디스플레이용 칼럼 구동기(110)가 개시된다. 상기 칼럼 구동기(110)는 10 비트 입력을 수용하고, 1024 별개의 출력 레벨을 제공하며, 예를 들어 EPROM 룩업 테이블에 의해 디지털 감마 교정과 호환가능하다. 완전한 칼럼 구동기(110)는 직렬로 상호 접속되고 병렬로 제공된 모든 외부 신호를 수신하는 칩(칩1- 칩5)의 그룹을 포함한다. 하나의 칩(210)은 전력을 절약하기 위해 어떤 시간의 순간에 활성화된다. 각각의 IC(210)에서 10비트 데이터의 선택적 극성 반전은 그것이 높거나 낮은 전압 범위에서 동작하는 스위칭된 캐패시터 디지털 대 아날로그 변환기(CAPDAC)(224)에 공급되기 전에 수행된다. 모든 CAPDAC(224)는 동시에 로딩되고 각각의 라인 시간의 대략 95% 동안 정규 출력을 제공한다. 각각의 CAPDAC(224) 출력은 CAPDAC(224)가 동시에 여전히 평이하게 범위를 변경하고 연산증폭기(228)가 구동을 계속하도록 하는 2개 CMOS 스위치를 통해 버퍼 연산증폭기(228)에 접속된다.

Description

디스플레이용 칼럼 구동기{COLUMN DRIVER FOR A DISPLAY}
매트릭스 어드레스되는 디스플레이는 디스플레이 엘리먼트로 데이터를 어드레스하고 공급하기 위해 다수의 로우와 칼럼을 갖도록 구성된다. 예를 들면, 액정 디스플레이(LCD)는 통상적으로 많은 로우(예를 들면 600개 이상)를 포함하고 보통 훨씬 더 많은 액정 광 밸브의 칼럼(예를 들면 900개 이상)을 포함한다. 컬러 디스플레이를 위하여, 각각의 클러스터가 3 또는 4개의 부픽셀(1 또는 2 적색, 1 청색 및 1 녹색)를 포함할 수 있는 "컬러 픽셀 클러스터"가 사용된다.
LCD에서 각 픽셀의 밝기는 각각의 개별 상부 픽셀 플레이트와 공통 후면 전극에 공급된 공통 전압의 함수로서 전기적으로 제어가능하다. 이런 칼럼 전압은 통상적으로 많은(예를 들어 8-24개) 칼럼 구동기 집적 회로(IC)에 의해 병렬로 발생된다. 칼럼 전압의 인가와 함께, 디스플레이의 한쪽 또는 양쪽 단부에 배치된 시프트 레지스터에 의해 로우 스캐닝이 수행된다. 비트는 레지스터를 통해 시프트되어각각의 로우를 활성화시킨다. 그리고 나서, 로우에 대한 칼럼 픽셀은 칼럼 구동기에 의해 활성화된다.
현재, 이용 가능한 디스플레이용 칼럼 구동기는 각각 8과 64 그레이 밝기 레벨을 제공하는 3비트 내지 6비트 용량을 갖는다. 밝기 레벨은 이용가능한 전압 범위내의 개별 높이를 가지는 단계들로 지정된다. 전압 단계 높이는 일반적으로 균일한 밝기 단계(사람 눈에 의해 판된될 때)를 얻기 위해 비균일하게 배치되어야 한다. 예상되는 바와 같이, 그레이 레벨의 수가 적으면 이미지의 품질이 나빠지게 된다. 이런 비선형성은 감마 보정이라 알려진 프로세스를 통해 달성된다.
128 내지 192개의 칼럼을 처리할 수 있는 현재의 상용화된 칼럼 구동기 IC는 많은 단점을 가진다. 우선, 이들은 집적 회로(IC) 상에서 25mV 내지 100mV 까지 칼럼 매칭 부정확성을 갖도록 구성되는데, 연구 결과에 의하면 인간의 눈은 LCD에서 8mV까지의 칼럼 밝기 줄(striation)을 검출할 수 있는 것으로 밝혀졌다.
동작시에, 칼럼 구동기는 라인 시간동안 디스플레이의 개별 라인을 충전시키는 전압값을 제공한다. 디스플레이내의 각 라인은 전체 그림이 형성될때까지 칼럼 구동기로부터 픽셀 데이터 값을 수신하도록 연속적으로 선택된다. 개별 라인은 예를 들어 디스플레이(도시 안됨)의 로우 선택 회로(도시 안됨)에 연결된 하나의 워킹-원(walking-one) 시프트 레지스터를 사용하여 선택된다.
일 디스플레이 시스템이 미국 특허 번호 제5,162,786호에 개시되어 있다. 상기 특허에 개시된 칼럼 구동기 회로는 각각의 칼럼 상에 2단계 DAC에 의해 발생된 아날로그 신호를 사용하여 픽셀 캐패시턴스를 충전시키는 디지털 대 아날로그 변환기를 포함한다. 제 1 단계는 16개의 기준 전압 세트로부터 한쌍의 인접한 기준 전압을 선택한다. 상기 한쌍의 기준 전압은 펄스 폭 변조를 사용하는 제 2 단계에 인가되어 집적되었을 때 8비트 값을 나타내는 신호를 생성한다. 픽셀 캐패시터가 충분히 충전되도록 하기 위하여, 상기 회로는 라인 간격 동안 D/A 변환 동작을 10번 수행한다. 이러한 10사이클들은 1.6㎲에서 수행된다. 16㎲의 라인 시간을 가정하면, 상기 캐패시턴스는 라인 시간의 10% 동안에만 구동된다.
이런 낮은 비율의 구동 시간은 디스플레이 소자가 상당한 RF 잡음 레벨을 포함하는 환경에 사용되는 경우에는 바람직하지 않다. 이런 잡음은 어레이상의 전하를 재분배하여 이미지의 화소를 흐릿하게 하는 경향이 있다.
전력 문제는 이런 회로에 대한 구동 시간을 낮게 하는 하나의 이유가 될 수 있다. 상기 회로가 라인 시간 중 보다 많은 시간 동안 픽셀을 구동하게 된다면, 너무 많은 전력을 소비하여, 디스플레이 장치에 열문제를 유발할 수 있다. 또한, 짧은 구동 시간이 펄스 폭 변조에 기인하여, 특정 10 사이클을 넘는 시간에 대해 이러한 타입의 신호를 집적하는 것은 디지털 대 아날로그 변환의 정확성을 저하시킬 수 있다.
종래의 LCD 디스플레이의 또다른 단점은 이미지가 바뀔 때마다 LCD 엘리먼트상에 전하가 유지(retention)된다는 것이다. 기존의 일부 소자들은 LCD 후면에 인가되는 기준 전위 이상인 범위에서 기준 전위 미만이 되는 범위로 액정을 스위칭하는 전압 범위 스위칭 작용을 통해 이런 전하 유지에서 비롯되는 문제점들을 보상한다. 전압 범위의 이런 스위칭이 서로 다른 그레이 스케일을 형성하기 때문에, 상기이미지가 프레임 단위로 스위칭된다면 이는 효과적이지 못하다.
본 발명은 미국 공군성에 의해 인정된 약정 제F33615-92-C-3801호하에 정부 지원으로 이루어졌다. 정부는 본 발명에서 특정 권리를 가진다.
본 발명은 일반적으로는 매트릭스 어드레스되는 디스플레이에 관한 것이고, 구체적으로는 디스플레이용 칼럼 구동기에 관한 것이다.
도 1은 본 발명의 칼럼 구동기의 상위 기능적 블록도의 바람직한 실시예를 도시하는 도면.
도 2는 도 1의 칼럼 구동기의 다른 기능적 블록도를 도시하는 도면.
도 3은 도 2의 구동기에 대해 외부에서 제공된 신호의 타이밍도를 도시하는 도면.
도 4는 LCD의 600+ 칼럼의 구동 목적을 위해 직렬로 상호 접속된 도 2에 도시된 구동기를 각각 포함하는 집적 회로의 그룹을 도시하는 도면.
도 5는 도 2의 구동기의 부분으로서 도시된 10 비트 래칭의 부가적 상세도.
도 6은 도 2의 구동기의 부분으로서 CAPDAC의 부가적 상세도.
도 7은 도 2의 구동기의 부분으로서 도시된 연산 증폭기의 부가적 상세도.
도 8은 도 2의 구동기의 부분으로서 도시된 자동 평형 회로의 부가적 상세도.
도 9는 도 2에 도시된 구동기를 위한 바람직한 설계도.
도 10은 연령과 온도의 함수로서 디지털적으로 감마 보정된 칼럼 구동기 입력을 가진 디스플레이의 바람직한 기능도.
본 발명은 각 라인 간격 동안 화상 엘리먼트들의 라인들을 디스플레이 하기 위해 디스플레이의 다수의 칼럼에 대한 구동 신호를 생성하는 칼럼 구동기 회로로 구현된다. 상기 칼럼 구동기 회로는 디스플레이에서 다수의 엘리먼트(라인의 일부) 각각에 대응하는 디지털 값을 홀딩하는 레지스터를 포함한다. 또한 칼럼 구동기 회로는 다수의 저장 셀의 개별 셀에 연결되어 디지털 값을 나타내는 아날로그 신호 레벨을 각각 발생하는 스위치드 캐패시터 디지털 대 아날로그 변환기(CAPDAC;Capacitor DAC)를 포함한다. 또한 칼럼 구동기 회로는 아날로그 신호 레벨에 응답하여 라인 시간의 절반 이상의 간격 동안 디스플레이의 다수의 칼럼 각각을 구동하는 신호를 생성하는 연산 증폭기를 포함한다.
본 발명의 다른 특징에 따르면, 어레이내의 전압 범위의 스위칭은 칼럼 단위로 수행될 수 있으며, 이에 의해 디스플레이상의 축적된 전하가, 디스플레이의 전체 콘트라스트를 일정하게 유지하면서, 소비될 수 있다.
본 발명은 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 통해 더 상세히 설명될 것이다.
도 1은 상기 칼럼 구동기(110)의 예시적인 상위레벨 기능 블록도를 도시한다. 데이터 및 CLK, WAKE 및 MODE와 같은 제어 신호 뿐만 아니라 기준 신호(예를 들면, 극성 제어 로직(126)에 입력된 1.5V, 6V, 9V 및 13.5V(미도시))는 외부 소스로부터 제공된다. 외부에서 제공되고 내부에서 발생된 제어 신호를 사용하여, 외부에서 공급된 디지털 데이터는 데이터 버퍼/디멀티플렉서(112)에 의해 수신되고 래치(114)의 3개 층에 의해 처리된다. 홀수 및 짝수 시프트 레지스터(115a 및 115b)는 디지털 데이터를 래치내로 래칭하기 위한 시간을 제공한다. 상기 내부에서 발생된 제어 신호가 클록 버퍼(122), 워크 펄스 로직 회로(124), 극성 제어 회로(126) 및 시간 제어 회로(128)와 같은 제어 기능에 의해 초기화되고 제공된다.
처리후, 상기 데이터는 여전히 디지털 형태로 CAPDAC(116)에 전달된다. 일단 상기 디지털 데이터가 대응하는 아날로그 전압으로 변환되면, 그것은 상기 디스플레이(도 10에 도시된)의 칼럼을 구동하기 위해, 자동 측정 회로(120)와 함께 동작하는 연산 증폭기(118)에 제공된다. 상기 CAPDAC(116), 연산 증폭기(118) 및 자동 측정 회로(120)는 일반적 칼럼 구동기에서 사용할 수 없는 고유한 특징을 제공하도록 특별히 설계된다.
상기 칼럼 구동기(110)의 독특한 구조는 현재 광범위하게 사용되는 "아날로그 입력" 또는 그와 유사한 것으로는 달성할 수 없는 많은 장점을 제공한다. 일반적으로, 디지털 구조는 더 좋은 해상도(예를 들어 10비트와 1024 선명한 그레이 레벨), 더 높은 대역 폭, 디지털 감마 보정과의 호환성, 감소된 외부 입력 수 및 더 높은 화상 품질을 제공한다.
특히, 디지털 구조를 사용하면 가공되지 않은(raw) 디지털 데이터가 높은 정확성을 가지고 쉽게 캡쳐될 수 있기 때문에 상기 대역폭이 훨씬 더 높아진다. 이것은 안정성이 요구되고, 고속이면서 동시에 정확하게 캡쳐될 수 없는 아날로그 데이터와는 구분된다. 게다가, 이런 구조의 제한된 대역폭이 고속 및 정확성 모두를 달성하기 위해 많은 병렬 입력 흐름을 요구하기 때문에 보다 느린 아날로그 디자인에서 훨씬 더 많은 외부적 회로가 더욱 요구된다. 최종적으로, 수백 개의 칼럼들의 구동을 시도하는 아날로그 입력 신호는 디지털 구조와 달리 패턴에 민감하고 정확성이 떨어진다.
더욱이, 상기 바람직한 실시예는 또한 종래의 칼럼 구동기에 대한 본 발명의 우수성에 추가로 기여하는 대략 4mv의 양자화 해상도(일반적 구동기에서 이미 언급된 일반적 25-100mv와 비교되는) 및 자동 측정 특징을 제공한다.
도 1에 도시된 칼럼 구동기를 기능적으로 설명하였고, 이제 도 2는 210으로 나타낸 칼럼 구동기의 약간 다른 기능적 블록도를 도시한다.
도시된 바와 같이, 상기 구동기(210)의 바람직한 실시예는 2개 "반분(divide-by-2)" 회로(212 및 214), 2개의 64x1 시프트 레지스터((215a)(홀수 비트용)와 (215b)(짝수 비트용)), 제어 회로(220) 및 칩 인에이블 회로(230)를 포함한다. 추가적으로, 구동기(210)는 상기 128 칼럼 각각에 대해 10비트 래치(222)(도 5를 참조하여 상세히 설명됨), 10비트 스위치드 캐패시터 디지털 대 아날로그 변환기(CAPDAC)(224)(도 6를 참조하여 상세히 설명됨), 자동 평형 회로(226)(도 8를 참조하여 상세히 설명됨) 및 연산 증폭기(OPAMP) 구동기(228)(도 7을 참조하여 상세히 설명됨)를 포함한다.
동작에 있어서, 디지털 데이터는, 바람직한 실시예에서 50MHz 에서 10비트가 되는 소정 클록 속도로 구동기(210)에 외부적으로 제공된다. 반분 회로(212)는 상기 10비트 50 MHz 데이터 스트림을 상기 클록 속도의 절반(25MHz)으로 2개 10비트 데이터 스트림(예를 들면, 홀수와 짝수)으로 분할한다. 상기 10비트 입력에 부가적으로, 외부에서 제공된 제어 신호도 제공된다. 이런 제어 신호 중 몇몇은 도 3의 타이밍도를 참조하여 이하에 설명된다.
도 2에서, 50 MHz 1비트 "워킹-원" 펄스는 또한 상기 데이터 워드 흐름과 동조되어 반분 회로(212)에 의해 2개(25MHz)의 워킹-원 시퀀스로 분할된다. 시프트 레지스터(215a와 215b)에 저장된 상기 워킹-원, 시간 순차적 펄스는 연속적으로 각 10비트 홀수 및 짝수 데이터 워드를 개별 래치 회로-바람직한 실시예에서 3개의 10비트 래치(222) 중 첫 번째 것으로 연속적으로 래칭하는데 사용된다. 외부 신호는 워킹-원 시퀀스가 왼쪽 또는 오른쪽으로부터 상기 시프트 레지스터(215a와 215b)내로 시프팅되는지를 제어하기 위해 제공된다는 점을 주목하여야 한다. 이것은 도 2에 도시된 회로가 상기 디스플레이의 상부 또는 하부에서 사용될 수 있도록 한다.
또한 각 칼럼에 대한 3개의 래치는 모두 상기 개별 10비트 래치 기능적 블록(222)내에 포함된다는 점에 유의하여야 한다. 상기 10비트 래치의 부가적 상세는 도 5를 참조하여 이하에 기술된다.
도 2로 이어져서, 상기 래치(222)의 출력 신호는 적절한 아날로그 전압 레벨로의 변환을 위해 각각 10비트 스위치드 캐패시터, 디지털 대 아날로그 변환기(CAPDAC)(224)에 인가된다. 상기 CAPDAC(224)로서 사용하기에 적절한 회로는 도 6를 참조하여 이하에 기술된다.
다음에 상기 CAPDAC(224)의 아날로그 전압 출력은 저절하게 자동 측정 회로(226)를 포함하는 OPAMP 구동기(228)에 의해 디스플레이의 칼럼에 대해 적절하게 구동된다. OPAMP(228)와 자동 측정 회로(226)는 이하 도 7과 도 8을 참조하여 각각 상세히 기술된다.
도 3은 다수의 타이밍에 영향을 주고 시퀀스/신호를 제어하는 구동기(210)에공급된, RST#(본 명세서내에서, 상기 기호 "#"는 특정 신호, 예를 들어 RST의 반전을 나타낸다), CLK, 웨이크, WK_L 및 WK_S를 포함하는 외부적으로 제공된 몇몇 제어 신호에 대한 타이밍도를 도시한다. 이런 타이밍 신호에 응답하여 디스플레이를 위한 칼럼 구동기 회로의 동작은 이하에 기술된다.
칼럼 구동기가 LCD 디스플레이의 상부와 하부 모두에 장착되는 것이 일반적이다. 일반적으로, 상기 상부 구동기 IC는 홀수 칼럼만을 구동하고 상기 하부 구동기는 짝수 칼럼만을 구동한다. 상기 하부 구동기 IC는 상기 구동기 출력도 칼럼과 마주보도록 180°회전된다. 외부에서 제공된 제어 신호, "R/L"은 "왼쪽에서 오른쪽"(상부 IC에 대해) 또는 "오른쪽에서 왼쪽"(하부 IC에 대해) 방향으로의 데이터 시프팅을 허용한다. 이것은 단일 IC 타입이 "상부"와 "하부" 구성 둘다에 사용될 수 있도록 하여준다.
그러나, 도 2의 구동기(210)가 하나의 집적 회로(IC)상에 있게 되도록 설계되어야 한다는 것에 유의하여야 한다. 그러므로, 통상적인 LCD 디스플레이의 수백개의 칼럼들을 구동하기 위해서는 다수의 구동기(210)가 요구된다. 도 3의 타이밍도는 사실 도 4에 설명된 바와 같이 직렬 연결된 구동기(210) 그룹에 대해 제어 신호의 타이밍을 설명한다. 사실, 도 3의 타이밍도는 5개 직렬 접속된 구동기 IC(도 4 참조), 50 MHz CLK, 75 프레임 및 1024 로우를 가정한다.
도 4는 구동되어야 하는 모든 칼럼에 대해 제공되는 개별 구동기(210)의 그룹이 어떻게 직렬 접속되고 어떻게 50 MHz에 의해 활성화되는가를 도시한다. 바람직한 실시예에서, 5개 칩의 그룹은 13.02ls 라인 시간마다 640개의 10비트 워드를수용할 수 있다.
한 실시예에서, 외부 신호는 특정 구동기가 "웨이크업" 상태에 있지 않다면 상기 개별 칩에 의해 처리되지 않는다. 예를 들면, 칩(CHIP) 1은 각각의 라인의 시작에서 외부 웨이크 신호(도 3 참조)에 의해 활성화될 수 있는 제 1 칩이 되는 반면, 칩 2 내지 칩 5는 비활성 상태로 남는다. 데이터 처리 외에, 각각의 칩은 또한 신호(WK_L과 CLK)에 응답하여 처리되는 데이터의 카운트를 트랙킹하거나 유지한다. 따라서, 칩 1에 대해 (128 카운트 중)120의 카운트에서, 칩 1은 내부 회로 활성화를 위해 칩 2의 웨이크 입력 단자에 제공되는 웨이크_넥스트(WAKE_NEXT) 펄스를 발생 및 출력한다. 카운트(129)의 시작에 의해, 적어도 외부 리셋(RST#)이 상기 사이클을 재시작할 때까지 칩 2는 완전히 활성되고 칩 1은 차단된다. 웨이크_넥스트 펄스를 발생 및 차단하는 이러한 카운팅의 처리는 처음 4개의 칩 각각에 대해 반복된다. 주어진 시간에 상기 5개 칩 중 단 하나만이 "반드시 활성화"되기 때문에, 각각의 칩을 낮은 온도로 유지하면서도 상당한 전력이 절약된다.
도 5는 10 비트 래치 기능 블록(222)에서 각각의 칼럼에 대해 사용되는 3층 10 비트 래치로서 사용하기에 적절한 개략적 회로를 도시한다. 도시된 바와 같이, DA(9:0)를 수신하는 첫번째 10비트 래치(510)는 로드(LOAD) 1에 대해 응답하여 상기 수신된 데이터를 저장한다. 제 1의 10 비트 래치(510)의 각 개별 저장 엘리먼트는 스위치를 포함하는데, 이 스위치는 LOAD1 신호에 응답하여 상기 데이터가 교차(cross) 결합된 저장용 인버터에 전달될 수 있도록 스위치의 게이트 전극에 연결된다. 바람직한 실시예에서, 3개의 10 비트 래치(510, 520 및 540)는 모두 유사한 구성을 가진다.
상기 데이터를 캡쳐한 후, 제 1 래치(510)는 모든 128x 10 비트들을 모든 "표준 128 카운트"가 완료된후 즉시 제 2 "반전 가능 래치"(520)로 전송한다. 제 2 래치(520)로 전송은 로드 2 신호에 응답한다.
상기 데이터가 제 2 래치(520)내에 홀딩되어 있는 동안, 회로(530)에 의해 신호(AC_DR과 AC_DR#(AC_DR 신호의 반전)에 응답하여 로직 반전이 데이터에 대해 수행될 수 있다. 래치(530)로부터의 디지털 신호가 반전될 때, 출력값은 입력값의 1의 보수이다. 이런 선택적 로직 반전은 2개의 서로 다른 전압 범위에서 정확한 광 출력(밝음 또는 어두움)을 발생하기 위해 사용된다. 이미 기술된 바와 같이, 이런 전압 범위는 액정 분극 효과를 상쇄하는데 사용된다. 상기 2개 범위는 9v 내지 13.5v가 되는 하이 전압 범위 및 1.5v 내지 6v에서 동작하는 로우 전압 범위이다. 래칭된 데이터에 의해 구동될 디스플레이 엘리먼트는 하이 전압 범위에서 동작할 때, 하나의 로직 극성은 더높은 데이터에 대해서는 어두운 셀을, 더 낮은 데이터에 대해서는 밝은 셀을 형성한다. 낮은 전압 범위에서, 이것은 역전되어 상기 셀은 로우 데이터값에 대해서는 어둡고, 높은 데이터값에 대해 밝다. 따라서, 어느 범위가 사용되는가에 따라, 상기 디지털 값의 극성 반전이 요구될 수 있다.
또한 도 2의 10 비트 래치 기능적 블록(222)의 부분인 제 3 래치(540)도 제 2 래치로부터 적당한 극성 128x 10 비트 디지털 레벨을 수용하고, 로드 3 신호에 응답하여 이들을 저장하며, 10 비트 스위치드 캐패시터, DAC(224)의 입력에 이들을 제공한다. 상기 스위치드 캐패시터, DAC(224)는 도 6를 참조하여 아래에 상세히 설명된다.
도 6은 도 2에 도시된 각각의 DAC(224)(또한 CAPDAC(224)으로서 참조되는)을 위한 바람직한 디자인의 개략적 회로를 도시한다. 일반적으로, 상기 CAPDAC(610)의 회로는 디지털 입력(MSB0-4, LSB0-4)을 수용하고 캐패시터 어레이를 사용하여 전하 재분포의 결과로서 높은 정확도의 아날로그 출력(10BOUT)을 제공한다.
CAPDAC(610)은 우선 5개 최하위 비트(LSB0-LSB4)를 평가하고 다음에 최상위 비트(MSB0-MSB4)를 평가한다. 이것은 상기 10 비트 레벨 각각에 대해 완전한 10 비트 정확성을 담보한다. 그러므로, 상기 10 비트의 각각은 중요하다. 이러한 평가들은 한 사이클 동안 이뤄지며, 여기서 바람직한 전압 레벨이 이러한 시간의 대략 95% 동안 능동적으로 구동된다는 특징을 갖는다.
특히, 도 6은 스위치(예를 들면 트랜지스터(613과 615))의 게이트 전극에 연결된 입력 신호(MSB#와 LSB#)를 기초로 10 비트 워드의 5개의 LSB 또는 5개의 MSB를 전달하는 멀티플렉서 회로(612)를 도시한다. 어느 비트 그룹이 전달되는가에 따라, 디지털 데이터의 5개의 전달된 비트는 높은 기준 전위(VHI) 또는 낮은 기준 전위(VLO)에 각 캐패시터(예를 들어 634)를 연결시키는 한쌍의 트랜지스터(예를 들면, 630과 632) 쌍들의 온/오프 상태에 영향을 미친다. 캐패시터(636)는 작동 회로내의 기생 캐패시턴스를 나타낸다.
캐패시터 어레이의 각 캐패시터, 예컨대 캐패시터(634)가 10 비트 디지털 입력 데이터의 아날로그 표현에 기여하는 전하의 양을 결정하는 것은 상기 스위치드 트랜지스터, 예를 들어 트랜지스터(630과 632)의 온 또는 오프 상태이다. 한쌍의트랜지스터, 이를테면 630과 632에 대해서, 로직 하이(양) 전위가 대응하는 디지털값에 대해 존재할 때 상기 하위 트랜지스터(632)가 턴온되고 상기 상위 트랜지스터(630)는 턴오프된다. 이 상태에서, 기준 전위(VLO)가 상기 캐패시터의 상기 하위 단자에 인가된다. 상기 대응하는 디지털값에 대해 로직 로우(예를 들어 접지) 전위가 존재할 때, 이런 상태는 반전되고 기준 전위(VHI)는 상기 캐패시터의 하위 단자에 인가된다. 상기 트랜지스터, 예를 들어 630과 632가 서로 상보적이기 때문에, 정상 상태 전류 흐름은 없다.
언급된 바와 같이, 상기 5개의 LSB가 우선 처리된다. 명료함을 위해, 캐패시터 어레이(614)가 어떻게 동작하는가에 대한 설명은 상기 엘리먼트 중 하나(스위치(630과 632) 및 캐패시터(634))만을 참조하여 기술된다.
처음에, 상기 CAPDAC(610)이 동작하는 특정 동작 범위(하이 또는 로우)에 대한 상위 및 하위 전압(VHI와 VLO)은 신호 라인에 인가된다. 미리 변환된 데이터 값이 상기 캐패시터 어레이로부터 판독된 후 즉시, 신호(PRE#)가 상기 스위치 트랜지스터(630과 632)의 게이트 전극이 접지 전위로 향하도록 어써트된다. 이것은 캐패시터(634)의 하위 단자를 VHI에 연결시킨다. 신호(PRE#)가 어써트 되어 있는 동안 신호(ZERO)가 나타나게 되고, 그것은 상기 캐패시터(634)의 상위 단자를 VHI에 연결시킨다. 이런 식으로 결합되면, 모든 저장된 전하는 상기 캐패시터(634)로부터 제거되고 상기 전위VHI는 기생 캐패시터(636)에 걸쳐 존재한다.
다음에, 신호(EVAL#)가 어써트 된다. 이 신호는 상기 5개의 LSB를 나타내는 디지털 값을 상기 캐패시터 어레이(614)에 인가하고, 특히 그것은 신호 BIT4 로서상기 신호(LSB4)를 트랜지스터(630과 632)의 게이트 전극에 인가한다. LSB4가 로직 로우인 경우에, 트랜지스터(630)가 도통되고 양 전위(VDD)는 상기 게이트 전극에 인가된다. 만약 그렇지 않으면, 트랜지스터(630)는 도통되지 않고 상기 게이트 전극은 접지 전위로 남아 있게 된다. VDD가 상기 트랜지스터(630과 632)의 게이트 전극에 인가될 때, 트랜지스터(630)는 턴오프되고 트랜지스터(632)는 턴온되어 기준 전위(VLO)를 캐패시터(634)의 하위 단자와 트랜지스터(632)의 상위 단자에 연결한다. 이것이 발생하면, 상기 저장된 전하가 없는 캐패시터(634)는 다른 캐패시터(642, 644, 646 및 648) 뿐만아니라 캐패시터(616)로부터도 전하를 공유한다. 이런 전하의 분배는 상기 캐패시터(634)의 캐패시턴스에 비례하여 상기 전위 10BOUT를 감소시킨다. 상기 캐패시터(634, 642, 644, 646 및 648)의 캐패시턴스는 16:8:4:2:1의 비율이 된다. 캐패시터(616)는 캐패시터(648)보다 약간 큰 캐패시턴스를 갖는다. 상기 캐패시터(616)는 상기 캐패시터(634)상의 전하의 1/16와 실질적으로 동일한 전하의 양을 홀딩한다.
상기 사이클의 상기 LSB 부분의 단부에서, 상기 디지털값의 5 LSB의 디지털 값에 비례하는 전하의 양은 6개 캐패시터상에 축적된다. 이 순간에, 신호 XFER가 어써트되어 트랜지스터(652)를 턴오프하고, 캐패시터(616)의 하위 단자에서 상기 VLO 기준을 제거한다.
다음에, 상기 5 MSB에 대한 디지털 값은 캐패시터(616)가 영향을 받지않는다는 점만 제외하면 상기 LSB와 동일한 방법으로 변환된다. 이것은 상기 캐패시터가"플로팅"하고, 그것의 하위 단자가 VLO에 결합되지 않기 때문에 발생한다. 상기 변환 과정의 상기 MSB 부분의 단부에서, 상기 신호(EVAL#과 PRE#)는 모두 디스에이블되고 상기 캐패시터(616, 634, 642, 644, 646 및 648)는 이들의 기생 캐패시턴스와 상기 캐패시터(616)에 대해 트랜지스터(652)의 채널의 기판 접속을 통해 접지 전위에 연결된다. 이런 구성에서, 캐패시터(616)는 상기 디지털 값의 LSB 부분에 실질적으로 비례하는 전하의 양에 기여하고 다른 캐패시터들은 상기 디지털 값의 MSB 부분에 비례하는 전하의 양에 기여한다. 이런 접지 전위에 연결된 전체 전하는 상기 출력 신호 10BOUT를 형성하는 전압이 된다.
이 실시예에서, 상기 어레이(614)내의 각 캐패시터의 캐패시턴스는 상기 아날로그 전압 표현에 대해 각각의 비트의 기여를 적절하게 가중하기 위해 2진 방식으로 스케일링된다. 예를 들면, 도 6에서 캐패시터(648)는 0.4 피코패러드(㎊)의 캐패시턴스를 가지고; 캐패시터(646)는 0.8㎊의 캐패시턴스를 가지고; 캐패시터(642)는 3.2㎊의 캐패시턴스를 가지며; 캐패시터(634)는 6.4㎊의 캐패시턴스를 가진다. 부가적으로, 적어도 상기 5 LSB 소계의 일부가 저장되는 상기 저장 캐패시터(616)는 상기 어레이(614)의 전체 캐패시턴스의 1/32 보다 약간 더 큰 캐패시턴스를 가진다. 이런 캐패시턴스는 상기 기생 캐패시터(618)를 보상하기 위해 상기 어레이의 전체 캐패시턴스의 1/32보다 약간 더 크다.
CAPDAC(224)에 의해 제공되는 장점은 고정 전위가 LCD 어레이의 후면에 제공될 때 2 × 1024 개의 레벨을 달성하는데 단지 4 기준 전압이 요구된다는 것이다. 예를 들면, 상기 고범위에 대해 요구되는 기준 전압은 9V와 13.5V이며; 저범위에요구되는 기준 전압은 6V와 1.5V이다. 후면이 적절하게 구동되는 응용의 경우에 상기 LCD 어레이의 분극을 방지하기 위하여 하나의 범위는 상기 CAPDAC(610)에 충분할 수 있다.
더욱이, 상기 CAPDAC(610)의 어레이(614)는 일단 상기 캐패시터가 충전되면 정상 상태 전류를 받아들이지 않는다. 기준 전압 레벨이 본질적으로 언로딩되지않고 정확한 레벨로 안정화되기 때문에, 상이한 로드 조건하에서 정확한 기준 전압을 제공하여야할 "안정된" 기준 전압 전력 공급의 필요없이 패턴에 무관하게 정확성이 달성된다.
게다가, 모든 스위치드 캐패시터의 총 캐패시턴스는 상대적으로 완화되어 0.3ls 라인 시간에서 0.1%까지 범위가 스위칭된 후 모든 칼럼을 안정화시킨다. 그러므로 하나의 캐패시터 세트는 고범위와 저범위 둘다에서 효율적으로 사용될 수 있다.
상기 128 칼럼에 대한 모든 CAPDAC은 동시에 로딩되고, 이들은 각 OPAMP 회로와 결합되어 각 라인 시간의 대략 95%동안 상기 LCD 어레이에 정밀한 구동 출력을 제공하고; 그리고 나머지 5% 시간동안 보다 낮은 정밀도의 저장된 전하 출력을 제공한다. 이것은 상기 LCD 디스플레이의 크기( 및 칼럼 캐패시턴스)가 증가할 수록 중요하고, 라인 구동 시간의 거의 100%의 가용성은 상기 픽셀 셀이 이들의 최종의 전하값에 도달하기 위해 충분한 시간을 가지는 것을 보장하는데 있어서 점점 더 중요하게 되기 때문에 매우 중요하다.
도 7은 OPAMP(228)의 개략적 회로를 도시한다. OPAMP(710)는 100% 피드백,1.000X 이득 및 4,000 이상의 개방 루프 이득을 포함한다. OPAMP(228)는 CAPDAC(224)로부터 "높은 임피던스", 낮은 기생, 입력 전압을 받아들이고, 및 150-400㎊ 칼럼 캐패시턴스를 구동하기에 적절한 낮은 임피던스 구동을 출력한다.
또한, 상기 VADJ 전압 레벨이 도 7과 도 8를 참조하여 이하에 기술되는 피드백 루프에 의해 자동적으로 조절될 때, " 레일 대 레일", 클래스 AB, OPAMP(710)는 상기 VADJ 전압 레벨을 통해 전체 범위에 대해 실질적으로 제로 오프셋을 가진 평이한 "배경 자동 측정(background autocalibration)"으로 효율적으로 기능한다.
우선, 도 7에 도시된 바와 같이 2개의 CMOS 스위치가 CAPDAC(224)과 OPAMP(228) 사이에 사용된다. 이런 스위치는 CAPDAC(224)이 범위를 투명하게 변경시키면서(스위치(712)), 상기 OPAMP(228)가 자동 측정동안 상기 LCD 어레이에 제공된 전위를 변경하지 못하도록 한다(스위치(732)).
특히, 상기 CAPDAC(224)으로부터의 출력 전압은 단자(IN)를 통해 상기 OPAMP에 인가된다. CAPDAC(224)가 범위를 변경하기 바로 직전에, 제어 신호(DAC_IN)의 타이밍은 상기 범위가 변경될 때 스위치(712)가 OPAMP(228)로부터 간단히 차단되어 CAPDAC(224)를 분리하고, 그래서 상기 범위는 구동되는 레벨에 영향을 미치지 않는다. 그러나, 자동 측정 동안 스위치(714)는 상기 CAPDAC(224)에 의해 제공된 출력 신호가 상기 연산 증폭기에 제공되는 기준 전압에 영향을 주지 못하도록 전체 자동 측정 간격 동안 신호(DAC_IN2)에 응답하여 차단된다.
도 7에 연속하여, OPAMP(710)는 도 8를 참조하여 이하에 기술되는 개별 "미니" 연산 증폭기를 갖는 상보적 차동 입력 단계 및 독립적으로 포개진(nested) 제2 단계를 포함한다.
상기 OPAMP(710)는 사실상 푸시-풀 방식의 구성으로 배열된 2개의 상보적 연산 증폭기들이다. N-연산 증폭기는 2개 N-채널 FET(756과 758), 전류 미러(762) 및 바이어싱 회로(763)에 의해 형성된다. 상보적 P-연산 증폭기는 P-채널 FET(752과 754), 전류 미러(760) 및 바이어싱 회로(761)에 의해 형성된다. N-연산 증폭기의 출력 신호는 신호(NOUT)인 반면, P-연산 증폭기의 출력은 신호(POUT)이다. 도 7에 도시된 회로가 레일 대 레일로 동작하도록 하는 상보적 연산 증폭기로서 상기 회로가 구성된다.
정상 동작 동안, 입력 신호(IN)는 2개의 연산 증폭기 모두로 동시에 제공된다. 상기 트랜지스터(756과 752)의 게이트 전극은 스위치(712와 714)를 통해 상기 단자(IN)에 연결된다. 각 차동 쌍의 다른 트랜지스터의 게이트 전극(758과 754)은 이하에 기술되는 것과 같이 조합된 차동 증폭기의 출력 신호인 신호(MINI)에 연결된다. 이런 구성에서, 상기 조합된 차동 증폭기는 이득 1을 가진다.
상기 N-연산 증폭기의 출력 신호(NOUT)는 게이트(766과 764)에 의해 상기 P-연산 증폭기의 출력 신호(POUT)와 결합된다. 이런 트랜지스터는 신호(MINI)를 발생하는 제 1 푸시-풀 출력 단계를 형성한다. 트랜지스터(790과 792)에 의해 형성된 제 2 푸시-풀 출력 단계는 증폭기(710)에 부가적 출력 구동을 제공한다. 상기 증폭기의 상기 출력 신호는 스위치 네트워크(732)를 통해 LCD 어레이에 제공된다. 이런 네트워크는 신호(DRIVE#)가 어써트되면, 상기 2개 푸시-풀 단계의 조합된 출력 신호를 제공한다. 상기 LCD 어레이의 칼럼의 전달함수는 저항(794)과 캐패시터(730)에 의해 표현된다.
상기 실시예에서, 상기 OPAMP(710)의 제로 포인트는 각각 트랜지스터(770과 772)를 통해 조절될 수 있다. 트랜지스터(770)는 그것의 입력 레그(leg)로서 트랜지스터(771)를 포함하는 전류 미러의 출력 레그이다. 동일한 방식으로, 트랜지스터(772)는 그것의 입력 레그로서 트랜지스터(773)를 포함하는 전류 미러의 출력 레그이다. 트랜지스터(752)와 비교하여 트랜지스터(754)에 의해 인출될 수 있는 상대적인 전류량 및 트랜지스터(758)와 비교하여 트랜지스터(756)에 의해 인출될 수 있는 상대적인 전류의 양은 트랜지스터(770과 772)에 의해 각각 제공되는 전류에 의해 결정된다. 제어 전위(VADJ)가 양의값으로 점점 증가하면, 상기 트랜지스터(740)의 저항은 트랜지스터(741)에 의해 결정된 최소값으로 감소한다. 저항이 감소될 때, 트랜지스터(770과 772)에 의해 제공되는 전류의 양은 증가하여 상기 OPAMP(710)의 평형 포인트를 변경시킨다. 상기 신호(VADJ)는 도 8를 참조하여 아래에 기술되는 미니 연산 증폭기에 의해 제공된다.
상기 증폭기(710)의 자동 측정 회로는 다음과 같이 동작한다. 각각의 수평 라인 시간의 일부 위치에서, 스위치(714와 732)는 디스에이블되어 상기 LCD 어레이로부터 상기 CAPDAC(610)과 상기 증폭기(710)를 차단시킨다. 그 직후에, 스위치(746과 782)는 신호(V6_온#과 COL_STR)를 어써트하므로써 도통된다. 이런 결합은 캐패시터(781)가 VHI와 실질적으로 동일한 전위로 충전하도록 한다. 자동 측정은 VHI가 6V와 동일하면 항상 발생한다. 다음에, 스위치(746)는 턴오프되고 스위치(780)는 턴온된다. 이것은 캐패시터(781)상에 저장될 때 VHI를 상기 OPAMP(710)의 입력 단자 모두에 인가한다. OPAMP(710)에 임의의 불평형이 존재하는 경우에, 출력 신호(MINI)는 6V보다 크거나 작은 값이 될 것이다. 상기 증폭기가 평형을 이루면, 상기 출력 신호(MINI)는 거의 6V와 동일한 값이 될 것이다. 상기 신호(MINI)는 상기 OPAMP(710)을 위한 상기 제어 신호(VADJ도)를 발생하도록 도8에 도시된 상기 미니-연산 증폭기에 제공된다.
도 8은 상기 자동 측정 회로(226)의 일부를 형성하는 상기 미니-연산 증폭기 자동 측정 회로(810)를 도시한다. 이미 기술된 바와 같이, 상기 미니-opamp(810)는 상기 OPAMP(710)의 출력과 입력 단자 사이에 결합되는 반면, 칼럼 캐패시턴스에 대한 출력 구동 단계는 스위치 오프된다. 상기 회로는 상기 미니 opamp가 상기 출력에서 높은 칼럼 캐패시턴스(160-400㎊)로부터 분리되기 때문에 최소 시간에서의 투명한 자동 측정을 허용하고, 상기 캐패시터 어레이로부터 OPAMP 출력과 OPAMP 입력 사이의 전하 주입을 감소시키며, 세틀링 타임을 개선시킨다.
상기 미니-opamp(810)는 차동 쌍(810), 전류 미러(814) 및 바이어싱 회로(812)로 구성되는 종래의 차동 증폭기(814)를 포함한다. 상기 차동 쌍(810)의 입력 단자들은 모두 신호(CLK)의 각 펄스의 로직-로우 부분 동안 기준 전위(예를 들어 6v)를 수신하고 상기 신호(CLK)의 각각의 펄스의 로직-하이 부분 동안 신호(REF)와 신호(MINI)를 각각 수신하도록 결합된다. 상기 미니-opamp의 출력 신호는 캐패시터(830)를 통해 자동 제로(autozeroed) 비교기(820)에 결합된다.
상기 비교기(820)는 트랜지스터(821 및 823)에 의해 형성되는 인버터와 전송 게이트(822)를 포함한다. 게이팅 신호(X0)에 응답하여, 상기 전송 게이트(822)는차단되어 상기 인버터의 입력 단자와 출력 단자가 동일한 전위에 이르게 된다. X0가 로직-제로가 되자마자(즉, 상기 신호 CLK가 음으로 전이되기 바로 직전), 상기 인버터는 상기 커패시터(830)상에서 증폭된 불평형 전위를 나타내는 상기 신호를 감지하고 그 출력 신호를 스위칭하여 로직-하이 또는 로직-로우가 되게 한다. 상기 출력 신호는 REF가 MINI 보다 크다면 VDD이고 그렇지 않으면 접지된다.
다음에, 게이팅 신호(X1)에 응답하여 트랜지스터(824와 826)의 결합으로 표현되는 기생 캐패시턴스는 트랜지스터(821과 823)에 의해 제공된 전위로 충전된다. X1이 트랜지스터(824)를 스위치 오프 시킨후, 게이팅신호(X2)는 트랜지스터(826)를 스위치 온시켜 상기 기생 캐패시턴스상의 전하를 캐패시터(850)로 전송한다. 상기 캐패시터(850)는 VADJ에 적절한 값에 도달하여 상기 OPAMP(710)로부터 평형된 출력을 생성할 때까지 천천히 전하를 축적한다.
자동 측정은 자동 측정이 없는 경우 128 버퍼의 그룹에서 상기 CMOS opamp 오프셋의 분배가 15mv(사람 눈에 의해 검출될 수 있는 대략 3 LSB와 동등한) 만큼 높게 될 수 있기 때문에 본 발명의 중요한 특징이다. 상기 바람직한 실시예에서, 중간 크기에 가까운 상기 128 OPAMP들에 대한 각각의 배경 자동평형은 약 1mv 미만까지 상기 분배를 감소시킬 수 있다.
당업자에 의해 이해되는 바와 같이 도 7과 도 8의 회로에 대한 바이어스 신호(N바이어스/P바이어스 및 N바이어스_1/N바이어스_2)는 각각의 도 7a과 도 8a에 도시된 개별 회로에 의해 발생된다.
도 9는 도 2에 도시된 상기 칼럼 구동기를 포함하는 집적 회로(IC)의 예시적인 레이아웃을 도시한다. IC와 LCD(미도시)사이의 배선 접속은 바람직하게 상기 IC의 한쪽에만 배치된다. 또한, 바람직하게는 이미 기술된 바와 같이 상기 IC 출력은 잡음이 존재하는 스위치 환경에서 "플로팅(floating)" 칼럼이 완전히 스위치 오프되지 않은 임의의 픽셀 상에 허용할 수 없을 정도로 큰 임의 잡음 전압 변동을저장할 수 있기 때문에 시간의 95%를 활발히 구동되게 한다.
작은 증분 전압 단계를 발생하는 본 발명의 능력은 간단한 디지털 감마 정정이 예를 들어 EPROM 룩업 테이블을 사용하여 균일한 밝기 단계를 위해 8비트 디지털 입력을 10비트 필드로 재매핑할 수 있도록 하여준다. 언급된 바와 같이, 상기 디지털 설계는 그것을 본질적으로 온도와 연령과 같은 상기 LCD의 품질에 상당히 영향을 미칠 수 있는 인자를 위한 디지털 감마 정정 응용과 호환될 수 있도록 한다.
도 10은 상기 LCD(1012)를 적당히 구동하기 위해 온도와 연령 입력 데이터 모두를 조절하는 감마 보정 회로(1010)와 함께 동작하는 상기 칼럼 구동기의 상위 레벨 기능 블록도를 도시한다. 특히, 온도와 연령은 셀에 대한 적절한 그레이 스케일 레벨을 결정하는데 사용되는 전압 범위에 상당히 영향을 미칠 수 있는 인자이기 때문에 도 10에 도시된 장치는 정확한 온도 판독을 발생하기 위해 LCD 디스플레이에 근접하여 배치된 온도 센서(1014)를 포함한다. 아날로그 온도 판독은 아날로그 대 디지털 변환기(1016)에 의해 디지털 형태로 변환되고 상기 디지털 감마 정정 유니트(1010)에 제공된다. 또한 도 10의 상기 장치는 감마 정정 유니트(1010)가 상기LCD 회로에 기인하는 임의의 바람직하지 않은 범위 시프트를 보정하도록 하는 디지털 연령 입력을 포함한다. 연령 신호는 예를 들어 연속적으로 진행하는 클록의 4개 MSB로부터 얻을 수 있다. 이상적으로, 이런 비트는 달과 년의 순서에 대한 시간의 유니트를 표현한다.
상기 감마 정정 회로(1010)는 상기 8 비트 픽셀값 신호, 4 비트 온도값 및 4 비트 연령값을 상기 8 비트 디지털값과 일치하는 그레이 스케일 조명을 제공하는 아날로그 값을 생성하도록 상기 칼럼 구동 회로(1018)에 의해 처리될 대응하는 디지털값으로 변환시킨다. 상기 그레이 크기 조명은 그것의 온도와 연령에 의해 변형되는 바와 같은 상기 디스플레이에 대한 감마의 함수이다.
상기 회로 설계를 수행하는데 사용되는 상기 CMOS 기술은 폭넓게 이용할 수 있고 반도체 산업에서 공지되어 있다는 것에 유의하여야 한다. 원래 회로 설계가 구현되는 특정 방법은 해리스 반도체사의 BiCMOS2E 방법이다.
이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.

Claims (11)

  1. 각각의 라인 인터벌 동안 픽쳐 엘리먼트들의 라인들을 디스플레이하는 디스플레이 칼럼에 대한 구동 신호들을 발생시키는 칼럼 구동기 회로에 있어서,
    디스플레이내에 다수의 픽쳐 엘리먼트들 중 각각 하나에 상응하는 디지털 값의 각 비트들을 홀딩하는 다수의 저장 셀들을 가지는 레지스터 수단;
    디지털 값을 표현하는 아날로그 신호 레벨을 발생시키기 위해 상기 다수의 저장셀들의 각각에 결합되는 스위치드 커패시터 디지털 대 아날로그 전환기 수단으로서, 상기 스위치드 커패시터 디지털 대 아날로그 전환 수단은 병렬로 연결된 다수의 커패시터를 가지는 커패시터 어레이를 포함하고, 이러한 커패시터 어레이는 디지털 값의 하위비트(LSB) 그룹을 동시에 처리하여 커패시터 어레이상의 다수의 커패시터들 사이의 전하 공유를 통해 제1 부분 아날로그 신호를 발생시키고 이러한 커패시터 어레이의 커패시터들 중 하나에 상기 제1 부분 아날로그 신호를 저장하며, 그리고 나서 상기 하나의 커패시터를 제외한 커패시터 어레이내의 다수의 커패시터들 사이에서 전하 공유를 통해 디지털 값의 상위비트(MSB) 그룹을 동시에 처리하여 제2 부분 아날로그 신호를 발생시키며, 그리고 나서 제1 및 제2 부분 아날로그 값들을 결합하여 아날로그 신호 레벨을 발생시키는 스위치드 커패시터 디지털 대 아날로그 전환기 수단; 및
    상기 아날로그 신호레벨에 응답하여 라인 시간의 절반 이상의 인터벌동안 디스플레이 칼럼을 구동하는 신호를 발생시키는 구동기 증폭기 수단을 포함하는 칼럼구동기 회로.
  2. 제1항에 있어서,
    상기 스위치드 커패시터 디지털 대 아날로그 전환기 수단은 상기 레지스터 수단 및 상기 커패시터 어레이 사이에 결합되고 제어 신호에 응답하여 상기 커패시터 어레이의 각 커패시터에 각각 디지털 값의 하위비트(LSB) 그룹을 제1 시간 인터벌에서 인가하고 상위비트(MSB) 그룹을 제2 시간 인터벌에서 인가하는 멀티플렉서를 추가로 포함하며, 상기 커패시터 어레이는 개별적으로 상기 제1 시간 인터벌 동안 디지털 값의 하위비트 그룹을 처리하고 상기 제2 시간 인터벌 동안 디지털 값의 상위비트 그룹을 처리하는 칼럼 구동기 회로.
  3. 제2항에 있어서,
    상기 커패시터 어레이의 하나의 커패시터는 저장 커패시터이고, 상기 저장 커패시터는 디지털 값의 하위비트 그룹에 대한 아날로그 전압을 발생시키기 위해 제1 부분 아날로그 값을 크기에 있어서 스케일하고, 이러한 스케일된 값을 상위비트들 처리가 완료될 때 까지 저장하는 칼럼 구동기 회로.
  4. 제3항에 있어서,
    상기 스위치드 커패시터 디지털 대 아날로그 전환기 수단은 적어도 2개의 전압 범위에서 동작하며, 상기 회로는 추가로 상기 스위치드 커패시터 디지털 대 아날로그 전환기 수단 및 상기 구동기 증폭기 회로 사이에 결합되어 전압 범위가 스위치되는 동안 구동기 증폭기 수단의 출력에 영향을 끼치지 않고 스위치드 커패시터 디지털 대 아날로그 전환기 수단이 전압 범위를 스위치할 수 있도록 하여주는 스위치 수단을 추가로 포함하는 칼럼 구동기 회로.
  5. 복수의 비트들을 포함하는 디지털 값을 수신하는 수신 수단;
    병렬로 결합된 다수의 커패시터들을 가지며, 제1 시간 인터벌동안 전하 공유에 의해 다수의 비트들로 구성된 제1 비트 그룹을 전환시키고, 제2 시간 인터벌동안 전하 공유에 의해 다수의 비트들로 구성된 제2 비트 그룹을 전환시켜 제1 및 제2 대응 아날로그 신호값들을 발생시키는 수단으로서, 상기 커패시터 어레이는 제2 비트 그룹이 전환되는 동안 전환된 제1 비트 그룹에 대한 제1 아날로그 신호 값을 나타내는 부분 아날로그 값을 저장하기 위해 커패시터 어레이의 커패시터들과 선택적으로 병렬 결합된 저장 커패시터를 포함하는 전환 수단; 및
    모든 비트들에 대한 아날로그 값을 발생시키기 위해 상기 저장된 부분 아날로그 값을 제2 아날로그 신호 값과 결합하는 수단을 포함하는 스위치드 커패시터 디지털 대 아날로그 전환기.
  6. 제5항에 있어서,
    상기 수신 수단 및 전환 수단 사이에 결합되어 제1 시간 인터벌 동안 다수의 비트들로 구성되는 상기 제1 비트 그룹을 제공하고 제2 시간 인터벌 동안 다수의비트들로 구성되는 상기 제2 비트 그룹을 제공하는 멀티플렉서를 추가로 포함하며,
    상기 커패시터 어레이는 복수의 커패시터를 포함하며, 그 각각은 상기 멀티플레서에 의해 제공되는 비트 그룹의 각 비트를 수신하도록 결합되는 스위치드 커패시터 디지털 대 아날로그 전환기.
  7. 제6항에 있어서,
    상기 아날로그 값에 응답하는 구동기 증폭기 수단을 추가로 포함하며,
    상기 구동기 증폭기 수단은 상기 라인 시간의 90% 이상의 인터벌동안 LCD의 복수의 칼럼들 각각을 구동하는 신호들을 발생시키는 스위치드 커패시터 디지털 대 아날로그 전환기.
  8. 제5항에 있어서,
    상기 제1 비트 그룹은 디지털 값의 하위비트들이고, 상기 제2 비트 그룹은 디지털 값의 상위비트들이며, 상기 제2 비트 그룹의 처리는 상기 제1 비트그룹의 처리에 뒤이어 개별적으로 이뤄지는 스위치드 커패시터 디지털 대 아날로그 전환기.
  9. 각각의 라인 인터벌 동안 화소들의 라인들을 디스플레이하는 칼럼 디스플레이용 구동 신호를 발생시키는 칼럼 구동기 회로에 있어서,
    디스플레이에서 복수의 화소들 각각에 대응하는 연속적인 디지털 값들을 홀딩하는 복수의 저장 셀들을 갖는 레지스터 수단;
    상기 복수의 저장 셀들 각각에 결합되어 상기 디지털 값을 표현하는 아날로그 신호 레벨들을 각각 발생시키는 스위치드 커패시터 디지털 대 아날로그 전환기 수단;
    상기 아날로그 신호 레벨에 응답하여 라인 시간의 1/2 보다 큰 인터벌 동안 복수의 디스플레이 칼럼들 각각을 구동하기 위한 신호들을 발생시키는 구동기 증폭기 수단; 및
    상기 스위치드 커패시터 디지털 대 아날로그 전환기 수단 및 상기 구동기 증폭기 수단 사이에 결합되어 상기 스위치드 커패시터 디지털 대 아날로그 전환기 수단이 상기 구동기 증폭기 수단으로부터 디커플링되는 경우 상기 구동기 수단에 인가되는 상기 아날로그 신호 레벨들이 상기 구동기 증폭기 수단에 의해 유지되도록 상기 스위치드 커패시터 디지털 대 아날로그 전환기 수단을 상기 구동기 증폭기 수단과 선택적으로 디커플링시키는 스위칭 수단을 포함하며;
    상기 스위치드 커패시터 전환기 수단은 제1 및 제2 전압 범위에서 동작하고, 상기 스위칭 수단은 상기 디지털 대 아날로그 전환기 수단이 상기 제1 및 제2 전압 범위 사이에서 변경되는 동안 상기 디지털 대 아날로그 전환기 수단을 상기 구동기 증폭기 수단으로부터 디커플링시키는 것을 특징으로 하는 칼럼 구동기 회로.
  10. 제9항에 있어서,
    상기 레지스터 수단은 상기 전환기 수단이 제2 전압 범위에서 동작하는 경우저장된 디지털 값들에 대한 극성 반전(polarity inversion)을 수행하는 수단을 추가로 포함하는 것을 특징으로 하는 칼럼 구동기 회로.
  11. 제9항에 있어서,
    상기 스위칭 수단은 상기 디지털 대 아날로그 전환기가 디지털 값들 중 하나를 나타내는 아날로그 신호 레벨들을 발생시키는 동안 상기 디지털 대 아날로그 전환기 수단을 상기 구동기 증폭기 수단으로부터 디커플링시키는 것을 특징으로 하는 칼럼 구동기 회로.
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