JPH10510928A

JPH10510928A - 表示器のためのカラムドライバ

Info

Publication number: JPH10510928A
Application number: JP8518904A
Authority: JP
Inventors: ディングウォール，アンドリュー，ゴードン，フランシス
Original assignee: デイヴィッドサーノフリサーチセンター，インコーポレイテッド
Priority date: 1994-12-15
Filing date: 1995-12-08
Publication date: 1998-10-20
Also published as: US6046719A; KR100407224B1; US5739805A; WO1996018990A1; KR980700631A; EP0834170A1; EP0834170A4

Abstract

(57)【要約】液晶表示器（ＬＣＤ）のようなマトリクスアドレス指定の表示器用のカラムドライバ（１１０）を開示する。カラムドライバ（１１０）は、１０ビットの入力を受け取り、１０２４階調の出力レベルを提供するものであり、例えばＥＰＲＯＭルックアップテーブルによるディジタルガンマ補正に置き換え得る。カラムドライバ（１１０）全体では、相互に直列に相互接続され、外部からの並列に加えられる信号を受信する、一群のチップ（ＣＨＩＰＩ−ＣＨＩＰ５）を含んでいる。省電力のために、１個のチップ（２１０）だけが任意の瞬間に作動するになっている。各ＩＣ（２１０）において、１０ビットデータは、高いあるいは低い、何れかの電圧範囲で動作するスイッチド・キャパシタ・ディジタル・アナログ・変換器（ＣＡＰＤＡＣ）（２２４）に到達する前に、選択的に極性反転がなされる。すべてのＣＡＰＤＡＣ（２２４）は同時にロードされ、各ライン時間のほぼ９５％で正確な出力を提供する。各ＣＡＰＤＡＣ（２２４）の出力は、ＣＡＰＤＡＣ（２２４）の範囲を同時に、更には明確に切り替え、且つ演算増幅器バッファが続いて駆動できるようにする２個のＣＭＯＳスイツチを経由してバッファアンプに接続される。

Description

【発明の詳細な説明】表示器のためのカラムドライバ本発明は、アメリカ空軍省により奨励金を受け、契約書第Ｆ３３６１５−９２ −Ｃ−３８０４の下で政府の支援を受けてなされたものである。米国政府は本発明の権利を有している。本発明は、一般的にはマトリクスアドレス指定の（matrix addressed）表示器に関し、さらに詳細には、このような表示器のためのカラムドライバに関する。マトリクスアドレス指定表示器は、表示素子にデータをアドレス指定して、供給する複数の行（row）と複数のカラム（column）を有する構成となっている。たとえば、液晶表示器（ＬＣＤ）は、一般に多数の行（たとえば６００行以上）と通常は同数以上のカラム（たとえば９００列以上）の液晶の光バルブ（valve ）から構成される。カラー表示器に関して、各クラスタが３または４個のサブピクセル（ＲＥＤが１個か２個、ＢＬＵＥが１個、ＧＲＥＥＮが１個）から構成できるようなところでは「カラーピクセルクラスタ」がしばしば使用されている。ＬＣＤにおいて、各ピクセルの輝度（brightness）は、各個々のトップピクセル面（plate）と共通の背面電極にそれぞれ供給されるカラム電圧の関数として電気的に制御可能である。このようなカラム電圧は、一般に多数の（例えば８個から２４個の）カラムドライバ集積回路（ＩＣ）によって並列的に発生される。カラム電圧の印加に伴って、画面の一端または両端に位置づけられたシフトレジスタにより行走査（row scanning）が実行される。レジスタを介して１個のビットがシフトされ、各行を活性化する。次いで、その行に関するカラムのピクセルが、カラムドライバにより活性化される。現在、入手できる表示器のカラムドライバは、それぞれ８階調および６４階調の中間の（gray）輝度を供給する３ビットから６ビットの容量を有する。輝度の階調は、使用できる電圧範囲内において個々の高さを有するステップによって指定される。電圧ステップの高さは、一般に（視覚的に判断されるような）一様な輝度のステップを得られるよう不均一な間隔でなければならない。中間の階調の数が少ないと、品質の低い画像となる。この非線形性は、ガンマ補正として知られる処理により実現される。１２８列から１９２列を扱える現在市販されているカラムドライバＩＣには、多くの重大な不具合がある。まず、これらの不具合とは、人間の目が８ｍＶという低い電圧でＬＣＤ上のカラムの輝度の縞状のばらつきを検知できるというの研究結果があるのに対し、集積回路（ＩＣ）上では２５ｍｖから１００ｍｖのオーダーのカラム整合の不正確さを有するである。動作において、カラムドライバは、ライン時間（line time）内に表示器中の個々のライン（line）を充電できる電圧値を供給する。表示器の各ラインは、全画面の絵が形成されるまで連続的に選択され、カラムドライバからピクセルデータ値を受け取る。各ラインは、たとえば、表示器（図示せず）の行選択回路（ci rcuitry）（図示せず）に結合されたウォーキング・ワン（walking-one）シフトレジスタを用いて選択される。ある表示器システムが、米国特許第５，１６２，７８６号に示されている。この特許に記載されているカラムドライバ回路は、２段のＤＡＣが発生するアナログ信号を用いてピクセルのキャパシタンスを充電する各カラム上にあるディジタル・アナログ変換器を含んでいる。第１段は、１６個の基準電圧の組の中から隣接する一組の基準電圧を選択する。この基準電圧の組は、集積回路の場合、パルス幅変調を採用する第２段に印加され、８ビット値を表わす信号を生成する。ピクセルキャパシタが適切に充電されることを確実にするために、この回路では、ラインインターバルの間に１０回のＤ／Ａ変換動作を実行する。この１０回は、１．６マイクロ秒の間に実行される。ライン時間を１６マイクロ秒とすると、キャパシタンスはライン時間のわずか１０％で駆動されることになる。表示装置が、かなりのレベルのＲＦノイズを含む環境で使用されることになっている場合、この低割合のライン時間は望ましくない。このノイズは、アレイ上の電荷を再分配する傾向があり、画像ピクセルがにじみを引き起こす原因となる。電源を考察した場合、それがこの回路の駆動時間を非常に遅くするひとつの理由であるかもしれない。仮に回路がライン時間の大部分をかけてピクセルを駆動するものであるならば、相当な量の電力を消費する可能性があり、表示装置に熱問題を引き起こすであろう。あるいは、小さい駆動時間はパルス幅変調によるものであり、指定された１０回を超えるこのタイプの信号の集積は、ディジタル・アナログ変換の精度を劣化させる場合もある。従来のＬＣＤ表示装置の他の不具合は、画像から画像へ変化する際、ＬＣＤ素子上の電荷が残留することである。既存の装置の中には、ＬＣＤ背面に印加される基準電位より大きい範囲から基準電圧よりも小さい範囲へ液晶を切り替えるために使用する電圧範囲を切り替えることで、この残留に対する補償を行っている。電圧範囲のこの切り替えにより異なったグレイスケール（gray scale）が生じるので、フレーム毎を基本にして像が切り替えられると目立たなくなるかもしれない。本発明は、それぞれのラインインターバル中に、画素ラインを表示するために表示器の複数のカラムのための駆動信号を生成するカラムドライバ回路に具体化される。カラムドライバ回路は、表示器の（ラインの一部である）複数の画素（ pictrue element）のそれぞれに対応するディジタル値を保持するレジスタを含む。このレジスタは、スイッチド・キャパシタ・ディジタル・アナログ（switch ed capacitor digital-to-analog）変換器（ＣＡＰＤＡＣ）も含み、また複数の蓄積セルのそれぞれに結合され、各変換器がディジタル値を表わすアナログ信号レベルを発生する。カラムドライバ回路には、アナログ信号レベルに応答し、ライン時間の半分を超えるインターバル中に表示器の複数の各カラムを駆動する信号を発生する演算増幅器が含まれる。本発明の別の局面によれば、アレイ中の電圧範囲の切り替えは、基本的にカラム毎に基づいて実行され、表示器全体のコントラストを一定に保つ間、表示器上に蓄積された電荷を消去できる。本発明は、図面とともに読むことで、以下の詳細な説明から更に容易に理解されるであろう。図１は、本発明のカラムドライバの高レベルの機能ブロック図の実施例である。図２は、図１のカラムドライバの他の機能ブロック図である。図３は、図２のドライバに対する外部から供給される信号のタイミング図である。図４は、ＬＣＤの６００＋列を駆動するために直列に相互接続された、図２に示されるドライバをそれぞれ含む一群の集積回路を示す。図５は、図２のドライバの一部として示す１０ビットラッチの追加詳細図である。図６は、図２のドライバの一部として示すＣＡＰＤＡＣの追加詳細図である。図７および図７ａは、図２のドライバの一部として示す演算増幅器の追加詳細図である。図８および図８ａは、図２のドライバの一部として示す自動バランス回路の追加詳細図である。図９は、図２に示されたドライバに関するレイアウト図の例を示す。図１０は、寿命と温度の関数としてディジタル的にガンマ補正されるカラムドライバ入力を有する表示器の機能図の例である。図１は、カラムドライバ１１０の高レベルの機能ブロック図の例を示す。基準信号（例えば極性制御ロジック１２６への入力１．５Ｖ、６Ｖ、９Ｖ、１３．５Ｖ（図示せず））はもちろん、ＣＬＫ、ＷＡＫＥ、モード（ＭＯＤＥ）などのデータおよび制御信号は、外部信号源から供給される。外部から供給されるディジタルデータは、外部供給制御信号および内部発生制御信号を使用し、データバッファ／デマルチプレクサ１１２により受信され、三段ラッチ１１４によって処理される。奇（odd）および偶（even）シフトレジスタ１１５ａおよび１１５ｂは、ラッチ回路にディジタルデータをラッチするためのタイミング信号を供給する。内部発生制御信号は、クロックバッファ１２２、ウォーク（walk）パルス論理回路１２４、極性制御回路１２６、タイミング制御回路１２８などの制御機能により初期化されて供給される。処理後、ディジタル形式のままであるデータは、ＣＡＰＤＡＣ１１６に送られる。一旦、ディジタルデータが対応するアナログ電圧に変換されると、それは自動キャリブレーション回路１２０に連動して作動する演算増幅器１１８に供給され、表示器（図１０に図示）のカラムを駆動する。ＣＡＰＤＡＣ１１６、演算増幅器１１８および自動キャリブレーション回路１２０は、従来のカラムドライバでは得られない特有な特徴を有するよう特別に設計されている。カラムドライバ１１０の特有な設計により、現在広く使用されている「アナログ入力」素子では得られない多くの利点がある。一般に、このディジタル設計は、より高い解像度（たとえば１０ビット、区別された中間の(gray)１０２４階調）、より広帯域、ディジタルによるガンマ補正の適合性、外部から入力数の削減、より高画質をもたらす。特に、ディジタル設計を採用するということは、行ディジタルデータをすばやく高精度に取り込めるので、帯域幅が極めて高くなることを意味する。このことは、定常状態になることを認めなくてはならず、高速高精度に取り込むことができないアナログデータと比較した点である。さらに、これらの設計では制限された帯域幅は多くの並列の入力系統が速度、精度の両方を達成することを要求するため、より重要な外部回路は低速アナログ設計を要求される。最後に、アナログ入力信号は数百のカラムを駆動するよう意図されており、ディジタル設計と違ってパターンに敏感であり、精度が低下した。更に、実施例は（先に説明した従来のドライバの、従来の２５〜１００ｍＶの解像度に比べて）４ｍＶ程度の量子化解像度、および従来のカラムドライバを上回って本発明の優位性をもたらす自動キャリブレーションを提供する。図１に示される同じカラムドライバが機能的に図示されているが、図２は、２１０と付されたカラムドライバの機能がわずかに異なったブロック図を示している。図示の通り、ドライバ２１０の実施例では２個の「２分周」回路２１２および２１４、２個の６４×１シフトレジスタ２１５ａ（奇数ビット用）、２１５ｂ（偶数ビット用）、制御回路２２０、チップイネーブル回路２３０を含んでいる。更に、ドライバ２１０は、１２８列の各カラムに対し、１０ビットのラッチ２２２（図５を参照して詳細に説明）、１０ビットのスイッチド・キャパシタ・ディジタル・アナログ変換器（ＣＡＰＤＡＣ）２２４（図６を参照して詳細に説明）、自動バランス回路２２６（図８を参照して詳細に説明）、演算増幅器（ＯＰＡＭＰ）ドライバ２２８（図７を参照して詳細に説明）を含んでいる。動作において、ディジタルデータは、実施例においては５０ＭＨｚで１０ビットに予め設定されたクロック率（rate）でドライバ２１０に外部供給される。２分周回路２１２は、１０ビットで５０ＭＨｚの信号を１／２クロック率（２５ＭＨｚ）１０ビットデータの２つの流れ（すなわち奇と偶）に分割する。また、１０ビットデータ入力に加えて、更に外部供給される制御信号も供給される。これらの内いくつかの制御信号を図３のタイミング図を参照して以下に説明する。図２において、５０ＭＨｚで１ビットの「ウォーキング・ワン」パルスも、データワードの流れに同期して、２分周回路２１２により２個（２５ＭＨｚ）のウォーキング・ワンシーケンスに分割される。ウォーキング・ワン、すなわちシフトレジスタ２１５ａおよび２１５ｂに保存される時間的に連続したパルスは、１０ビットの奇・偶データワードをそれぞれのラッチ回路、典型的な具体的では３段の１０ビットラッチ２２２の第１段目に、連続的にラッチするために使用される。ウォーキング・ワンシーケンスが、左または右のどちらからシフトレジスタ２１５ａおよび２１５ｂにシフトされるかを制御するために外部信号が供給されるということに注意しなければならない。これにより、表示器の上側（top）または底側（bottom）において図２の回路を使用できる。各カラムの全３個のラッチ回路が、各１０ビットラッチの機能ブロック２２２に含まれることにも注意する必要がある。１０ビットラッチの詳細を図５を参照して以下に説明する。図２の続きで、ラッチ２２２の出力信号は、適切なアナログ電圧レベルに変換するため、各１０ビットのスイッチド・キャパシタ・アナログ・ディジタル変換器（ＣＡＰＤＡＣ）に加えられる。ＣＡＰＤＡＣ２２４として使用するのに適切で典型的な回路例が、図６を参照して以下に説明される。ＣＡＰＤＡＣ２２４のアナログ電圧出力信号は、その後、自動キャリブレーション回路２２６を含むＯＰＡＭＰドライバ２２４により表示器のカラムに対して適切に駆動される。ＯＰＡＭＰ２２８と自動バランス回路２２６は、図７と図８でそれぞれ以下に詳細に説明されている。図３は、ＲＳＴ＃（本明細書の範囲では、記号「＃」は特定の信号、たとえばＲＳＴの反転を示すことに注意）、ＣＬＫ、ＷＡＫＥ、ＷＫ＿Ｌ、ＷＫ＿Ｓを含み、多くのタイミングおよび制御シーケンス／信号に作用するドライバ２１０に供給される外部供給される制御信号のいくつかについてのタイミング図である。これらのタイミング信号に対応する表示器用カラムドライバ回路の動作について以下に述べる。カラムドライバは、ＬＣＤ表示器の上側と底側に搭載されることが慣行である。一般に、上側ドライバＩＣは奇数番目のカラムのみを駆動し、底側ドライバＩＣは偶数番目のカラムのみを駆動する。底面ドライバＩＣは、ドライバの出力がカラムに面するように１８０°回転される。外部供給制御信号「Ｒ／Ｌ」により、「左から右」（ＩＣ上側に対して）または「右から左」（ＩＣ底側に対して）からのデータシフトが可能である。従って、単体のＩＣを「上側」および「底側」のどちらの構成でも使用できる。しかし、図２のドライバ２１０は、１個の集積回路（ＩＣ）上にあるように設計されているということに注意しなければならない。そのため、一般的なＬＣＤ表示器の何百ものカラムを駆動するには、複数のドライバ２１０が必要とされる。図３のタイミング図は実際には、図４に図示すような縦続接続された（cascad eーconnected）一群のドライバ２１０のための制御信号のタイミングを示す。事実、図３のタイミング図は、５個の縦続接続されたドライバＩＣ（図４参照）、５０ＭＨｚのＣＬＫ、毎秒７５フレーム、１０２４行を想定したものである。図４は、一群の個々のドライバ２１０（例えば、別々の５個のチップ）が、どのように縦続接続され、そして駆動されるすべてのカラムに供給する５０ＭＨｚのクロックによってどのように活性化されるのかを示している。典型的な実施例において、５個のチップのグループは１３．０２ｌｓのライン時間毎に６４０の１０ビットワードを受け取ることができる。実施例において、外部信号は、特定のドライバが「ＷＡＫＥＵＰ」状態にないならば、個々のチップによって処理されることはない。たとえば、ＣＨＩＰ１は、ＣＨＩＰ２からＣＨＩＰ５が非アクティブ状態である間は、各ラインの開始において外部ＷＡＫＥ信号（図３参照）によって活性化される最初のチップである。処理データに加え、各チップは、ＷＫ＿ＬおよびＣＬＫ信号に応じて処理されるデータの数に追跡したり数を保持したりする。従って、ＣＨＩＰ１が（１２８カウントを外れた）１２０のカウントのとき、ＣＨＩＰ１は、内部回路を活性化するためにＣＨＩＰ２のＷＡＫＥ入力端子に加えられるＷＡＫＥ＿ＮＥＸＴパルスを発生し、これを出力する。１２９カウント目の開始までには、ＣＨＩＰ２は十分にアクティブ状態となり、少なくとも外部リセット（ＲＳＴ＃）がサイクルを再開するまでＣＨＩＰ１は停止している。カウントし、ＷＡＫＥ＿ＮＥＸＴパルスを発生させ、停止させる、このプロセスは、最初の４個の各チップに対して繰り返される。５個のチップのうちの1個だけが、常に「本質的にアクティブ状態」であるので、大きな省電力となると同時に各チップの温度を低く保つ。図５は、１０ビットラッチの機能ブロック２２２にある各カラムで使用される３段の１０ビットラッチとして、使用するのに適切な回路図を示す。図示の通り、最初の１０ビットラッチ５１０はＤＡＴ（９：０）を受け、ＬＯＡＤ１信号に応答して受信したデータを蓄積する。最初の１０ビットラッチ５１０にある別個の蓄積素子のそれぞれは、入出力が相互結合された（closs-coupled）蓄積のためのインバータをデータが通れるようにするスイッチを含み、スイッチのゲート電極に結合されるＬＯＡＤ１信号に応答する。典型的な実施例において、全３個の１０ビットラッチ５１０、５２０、５４０は、類似構造を有する。データを取り込んだ後、最初のラッチ５１０は、すべての「標準１２８カウント」が終了すると直ちに、全１２８ｘ１０ビットを第２の「反転ラッチ」５２０に転送する。第２のラッチ５２０へのこの転送は、ＬＯＡＤ２信号に応じて行われる。第２のラッチ５２０にデータが保持されている間、回路（circuitry）５３０によって、信号ＡＣ＿ＤＲおよびＡＣ＿ＤＲ＃（ＡＣ＿ＤＲ信号の反転）に応答してデータ上で論理反転が実行される。ラッチ５３０からのディジタル信号が反転されると、出力値は入力値の１の補数となる。この選択的な論理反転は、２つの異なる電圧範囲における正しい光出力（明もしくは暗）を発生するのに使用される。以上述べた通り、これらの電圧範囲は液晶極性効果を打ち消すのに使用される。２つの範囲は、ＬＯＷ電圧範囲が１．５Ｖから６Ｖで動作するのに対し、ＨＩＧＨ電圧範囲は９Ｖから１３．５Ｖである。ラッチされたデータにより駆動される表示素子がＨＩＧＨ電圧範囲で動作している場合、一つの論理極性は、より高いデータ値に対して暗いセルを生成し、より低いデータ値に対して明るいセルを生成する。低い電圧範囲では、これとは反対に、より低いデータ値に対してセルは暗く、より高いデータ値に対して明るくなる。従って、どちらの範囲を使用するかによって、ディジタル値の極性反転が必要となることがある。また、第３のラッチ５４０は、図２の１０ビットラッチの機能ブロック２２２の一部であり、２番目のラッチから適切な極性の１２８×１０ビットのディジタルレベルを受け、ＬＯＡＤ３信号に応答してそれらを蓄積し、それらを１０ビットのスイッチド・キャパシタ・ＤＡＣ２２４の入力に供給する。スイッチド・キャパシタＤＡＣ２２４は、図６を参照して以下詳細に説明する。図６は、図２（ＣＡＰＤＡＣ２２４としても説明されている）で示された各ＤＡＣ２２４に対する典型的な設計例の回路構成を示す。一般に、ＣＡＰＤＡＣ６１０の回路（circuitry）はディジタル入力（ＭＳＢ０−４、ＬＳＢ０−４）を受け、キャパシタアレイを用いる電荷の再分配の結果として、高精度アナログ出力（１０ＢＯＵＴ）を提供する。ＣＡＰＤＡＣ６１０は、まず下位側（least significant bits）の５ビット（ＬＳＢ０−ＬＳＢ４）を評価してから上位側（most significant bits）の５ビット（ＭＳＢ０−ＭＳＢ５）を評価する。その結果が、各１０ビットレベルに対する全１０ビットの精度ということになる。こうして、１０ビットのそれぞれが意味を持つ。所望の電圧レベルがライン時間のほぼ９５％の時間でアクティブ状態に駆動されているサイクル中に、これらの評価が行われるという点に注意する必要がある。特に図６は、スイッチ（たとえばトランジスタ６１３および６１５）のゲート電極に結合された入力信号であるＭＳＢ＃およびＬＳＢ＃に基づく、１０ビットワードの下位側５ビットか上位側５ビットの何れかを通過させるマルチプレクサ回路６１２を示す。どのビット・グループを通過させるかにより通過した５ビットのディジタルデータは、それぞれのキャパシタ（たとえば６３４）を高基準電位ＶＨＩもしくは低基準電位ＶＬＯのどちらかに結合するトランジスタ（たとえば６３０と６３２）の組のオン／オフ状態に影響を及ぼす。キャパシタ６３６は、実際の回路での寄生キャパシタンスを表わす。キャパシタアレイ内の各キャパシタ、たとえばキャパシタ６３４が１０ビットディジタル入力データのアナログ表現に寄与するのは、電荷量を決定する切り替えトランジスタ、例えば、トランジスタ６３０と６３２のオン状態もしくはオフ状態なのである。６３０と６３２等のトランジスタの組に関し、論理ハイ（logi c-high）（正）の電位がディジタル値に対して存在する場合、下側のトランジスタ６３２はオンとなり、上側のトランジスタ６３０はオフとなる。この状態において、基準電位ＶＬＯがキャパシタの下側の端子に加えられる。論理ロウ（logi c-low）（たとえばグランド）の電位がディジタル値に一致する場合、これらの状態は逆になり、基準電位ＶＨＩはキャパシタの下側の端子に加えられる。６３０と６３２等のトランジスタが互いに補完し合うので、定常的な電流が流れる状態はない。述べたように、下位側５ビットが最初に処理される。明確にするため、キャパシタアレイ６１４の動作方法について、ひとつの素子（スイッチ６３０および６３２およびキャパシタ６３４）だけを参照して説明する。最初に、ＣＡＰＤＡＣ６１０が動作している特定の動作範囲（ＨＩＧＨもしくはＬＯＷ）に対する上側と下側の電圧は、信号ラインＶＨＩおよびＶＬＯに印加される。予め変換されたデータ値がキャパシタアレイから読み取られた直後、１個の信号ＰＲＥ＃がスイッチトランジスタ６３０および６３２のゲート電極をグランド電位に引き込むよう確定される（asserted）。これによりキャパシタ６３４の下側端子がＶＨＩに結合される。信号ＰＲＥ＃が確定している間に、信号ＺＥＲＯが確定され、これはキャパシタ６３４の上側端子をＶＨＩに結合する。このように結合している時、蓄積されたすべての電荷はキャパシタ６３４から除去され、寄生キャパシタ６３６の両端は電位ＶＨＩとなる。次に、信号ＥＶＡＬ＃が確定する。この信号により、下位側５ビットを表わすディジタル値がキャパシタアレイ６１４に加えられ、特にビット４（ＢＩＴ４）信号としての信号ＬＳＢ４がトランジスタ６３０と６３２のゲート電極に加えられる。ＬＳＢ４が論理ロウである場合、トランジスタ６３０は導通し、正の電位（ＶＤＤ）がゲート電極に印加される。他の場合は、トランジスタ６３０は導通せず、ゲート電極はグランド電位のままである。ＶＤＤがトランジスタ６３０と６３２のゲート電極に印加されると、トランジスタ６３０はオフとなり、トランジスタ６３２はオンとなり、基準電位ＶＬＯをキャパシタ６３４の下側端子とトランジスタ６３２の上側端子とに結合する。これが起こると、キャパシタ６３４は充電されておらず、キャパシタ６１６だけでなく他のキャパシタ６４２、６４４、６４６からの電荷を分配することになる。この電荷の分配はキャパシタ６３４のキャパシタンスに比例して、１０ＢＯＵＴの電位を減少させる。キャパシタ６３４、６４２、６４４、６４６、６４８のキャパシタンスは、３２：１６：８：４：２：１の比である。キャパシタ１６１はキャパシタ６４８よりもわずかに大きなキャパシタンスを有する。このキャパシタは、実質的にはキャパシタ６３４の１／３２に等しい電荷量を保持している。サイクルの下位側部分の最後において、ディジタル値下位側５ビットのディジタル値に比例する蓄積チャージ量は６個のキャパシタ上に蓄積されている。この時同時に、信号ＸＦＥＲが確定され、トランジスタ６５２をオフにし、キャパシタ６１６の下側端子からＶＬＯ基準を除去する。続いて、上位側５ビットに対するディジタル値は、キャパシタ６１６が影響されないことを除いて、下位側と同じ様に変換される。このことは、キャパシタが「浮遊状態（floating）」であるために発生し、それの下側端子はＶＬＯには結合されない。変換プロセスの上位側部分の終りにおいて、信号ＥＶＡＬ＃、ＰＲＥ＃は共にディスエーブル化され（disable）、キャパシタ６１６、６３４、６４２、６４４、６４６、６４８は（キャパシタ６３４、６４２、６４４、６４６、６４８に対しては）寄生キャパシタンスを介し、且つキャパシタ６１６に対してはトランジスタ６５２のチャネルの基板接続を介して、グランド電位に参照を付けられる。この構成において、キャパシタ６１６はディジタル値の下位側部分に実質的に比例する電荷量を与え、他のキャパシタはディジタル値の上位側部分に比例する電荷量を与える。グランド電位に参照付けられたこの全電荷は電圧となり、この電圧は出力信号１０ＢＯＵＴを形成する。この実施例において、アレイ６１４のキャパシタの各キャパシタンスは、バイナリ方式（binary manner）で評価され（scaled）、各ビットのアナログ電圧表現に対する貢献度合いを重み付けされる。例えば、図６において、キャパシタ６４８の容量は０．４ピコファラッド（ｐＦ）であり、キャパシタ６４６のキャパシタンスは０．８ｐＦであり、キャパシタ６４４のキャパシタンスは１．６ｐＦであり、キャパシタ６４２の容量は３．２ｐＦであり、キャパシタ６３４のキャパシタンスは６．４ｐＦである。更に、少なくとも下位側５ビットの小計部分が蓄積されている蓄積キャパシタ６１６は、アレイ６１４の総キャパシタンスの１／３２よりもわずかに大きいキャパシタンスを有する。このキャパシタンスは、寄生キャパシタンス６１８を補うためにアレイの総キャパシタンスの１／３２よりもわずかに大きい。ＣＡＰＤＡＣ２２４により提供される利点は、固定された電位がＬＣＤアレイの背面に印加されるとき、４個の基準電圧のみが２×１０２４レベルを達成するために必要とされるということである。例えば、高い範囲に対して要求される基準電圧は、９Ｖと１３．５Ｖであり、低い範囲に対して要求される基準電圧は６Ｖと１．５Ｖである。背面が適切に駆動されているアプリケーションに対してＬＣＤアレイの分極を阻止するためには、ＣＡＰＤＡＣ６１０に対しては１つの範囲であるということに注意しなければならない。更に、一旦、キャパシタが充電されると、ＣＡＰＤＡＣ６１０のアレイ６１４は定常電流を引き込まない。基準電圧レベルが本質的に無負荷であって正確なレベルに落ち着いているので、異なる負荷条件のもとで正確な基準電圧を提供するために必要とされるかもしれない、例外的に「安定性のある（stiff）」の基準電圧電源を使用しないで、パターンに敏感でない精密さが達成される。その上、全スイッチド・キャパシタの総キャパシタンスは、比較的に程良い値（１０．５ｐＦ／カラム）であり、レンジ切り替え後、０．３１ｓのライン時間で０．１％へ全カラムを落ち着かせることを可能にする。このように、１セットのキャパシタは高、低両範囲で十分に使用することができる。１２８列に対する全ＣＡＰＤＡＣは同時にロードされ、それぞれのＯＰＡＭＰ回路との組み合わせにおいて、各ライン時間のほぼ９５％でＬＣＤアレイに正確な駆動出力を提供し、残りの５％の時間で精度の劣る蓄積された電荷の出力を提供する。このことは重要である。なぜなら、ＬＣＤ表示器（及びカラムキャパシタンス）のサイズが大きくなるほど、ピクセル・セルが最大電荷量に到達するのに十分な時間を有するということを確保する上で、ライン駆動時間の１００％に近い使用がいよいよ重要となるからである。図７は、ＯＰＡＭＰ２２８の回路構成を示す。ＯＰＡＭＰ７１０は１００％フィードバック、１．０００×ケイン、開放利得＞４０００を含む。ＯＰＡＭＰ２２８は「高インピーダンス」、低寄生のＣＡＰＤＡＣ２２４からの入力電圧を受け入れ、１５０〜４００ｐＦのカラムキャパシタンスを持つカラムを駆動するのに十分低いインピーダンスを出力する。更に、ＶＡＤＪ電圧レベルが図７、図８を参照して以下に述べるフィードバックループにより自動的に調整されるので、「レールからレール（rail-to-rail）」のＡＢ級ＰＡＭＰ７１０は、ＶＡＤＪ電圧レベルを介して全範囲わたって実質的にゼロオフセットを持つわかりやすい（transparent）「バックグラウンド（b ackground）での自動キャリブレーション」と一緒になって効果的に機能する。まず、図７に示すように、２個のＣＭＯＳスイッチが、ＣＡＰＤＡＣ２２４とＯＰＡＭＰ２２８の間で使用される。これらのスイッチは、自動キャリブレーション中に、ＯＰＡＭＰ２２８によるＬＣＤアレイ（スイッチ７３２）に印加される電位の変更を阻止する間、ＣＡＰＤＡＣ２２４が明確に範囲（スイッチ７１２）を切り替えることを許容する。特に、ＣＡＰＤＡＣ２２４からの出力電圧は、入力（ＩＮ）端子を介してＯＰＡＭＰへ印加される。ＣＡＰＤＡＣ２２４が範囲を切り替える直前に、制御信号ＤＡＣ＿ＩＮのタイミングは、レンジ切り替え時にスイッチ７１２が一時的に閉じられ、ＣＡＰＤＡＣ２２４をＯＰＡＭＰ２２８から絶縁するようなものであり、故に、レンジ切り替えにより被駆動状態のレベルが影響されない。しかし、自動キャリブレーション中、ＣＡＰＤＡＣ２２４によって印加される出力信号が演算増幅器に印加される基準電圧へ影響を与えないように、全自動キャリブレーション期間中、信号ＤＡＣ＿ＩＮ２に応答してスイッチ７１４が閉じられる。図７の続きで、ＯＰＡＭＰ７１０は、図８を参照して以下に記述されるが、相補的な差動入力段と、別個の「小型」演算増幅器とを有する独立して納められた第２段とを含んでいる。ＯＰＡＭＰ７１０は、実質的にはプッシュプル構成の中に配置された２個の相補的な演算増幅器である。Ｎ演算増幅器は、２個のＮチャネルＦＥＴ７５６、７５８、カレントミラー７６２、バイアス回路（circuitry）７６３によって形成される。相補的なＰ演算増幅器は、ＰチャネルＦＥＴ７５２、７５４、カレントミラー７６０、バイアス回路（circuitry）７６１によって形成される。Ｎ演算増幅器の出力信号は信号ＮＯＵＴであるが、Ｐ演算増幅器の出力信号が信号ＰＯＵＴである。これが、図７に示される回路がレールからレール動作を行えるようにする相補的な演算増幅器としての回路構成である。通常の動作中、入力信号である入力（ＩＮ）は両方の演算増幅器に同時に供給される。トランジスタ７５６、７５２のゲート電極は、スイッチ７１２と７１４を介して入力（ＩＮ）端子に結合される。各差動対７５８と７５４である別のトランジスタのケート電極は、以下に記載する通り、組み合わせ差動増幅器の出力信号である信号ＭＩＮＩに結合される。この構成において、組み合わせ差動増幅器は合同した（unity）ゲインを有している。Ｎ演算増幅器の出力信号ＮＯＵＴは、ゲート７６６、７６４によりＰ演算増幅器の出力信号ＰＯＵＴと組み合わされる。これらのトランジスタは、信号ＭＩＮＩを発生する第１のプッシュプル出力段を形成する。トランジスタ７９０、７９２により形成される第２のプッシュプル出力段は増幅器７１０に対して追加の出力ドライブを提供する。増幅器の出力信号は、切り替えネットワーク７３２を介してＬＣＤアレイに印加される。このネットワークは、信号ＤＲＩＶＥ＃が確定するとき２個のプッシュプル段の組み合わされた出力信号を提供する。ＬＣＤアレイのカラムの転送機能は、レジスタ７９４とキャパシタ７３０によって表現される。本実施例において、ＯＰＡＭＰ７１０の零点を、それぞれトランジスタ７７０、７７２を介して個々に調節してもよい。トランジスタ７７０は、入力支脈（in put leg）としてのトランジスタ７７１を含むカレントミラーの出力支脈（outpu t leg）である。同様に、トランジスタ７７２は、その入力支脈としてのトランジスタ７７３を含むカレントミラーの出力支脈である。トランジスタ７５４により引き込まれる可能性のあるトランジスタ７５４に対する相対的な電流量、そしてトランジスタ７５６により引き込まれるトランジスタ７５８に対する相対的な電流量は、それぞれにトランジスタ７７０、７７２により個々に供給される電流により決められる。この電流は、順次トランジスタ７４０と７４１の組み合わせにより決定される。制御電位ＶＡＤＪがより正になるにつれ、トランジスタ７４０の抵抗はトランジスタ７４１で決められた最小値まで減少する。この抵抗が減少するにつれ、トランジスタ７７０と７７２により供給される電流量は増加し、ＯＰＡＭＰ７１０のバランス点を変化させる。信号ＶＡＤＪは、図８を参照して以下に述べるように、小型演算増幅器によって供給される。増幅器７１０の自動キャリブレーション回路（circuitry）は、次のように動作する。各水平ライン時間の何箇所かにおいて、スイッチ７１４と７３２がディスエーブル化され、ＣＡＰＤＡＣ６１０とＬＣＤアレイからアンプ７１０を分離する。その後間もなく、スイッチ７４６と７８２は、信号Ｖ６＿ＯＮ＃とＣＯＬ＿ＳＴＲを確定することによって導通状態にする。この組み合わせにより、キャパシタ７８１が実質的にＶＨＩに等しい電位までチャージできる。自動キャリブレーションは、ＶＨＩが６Ｖである時は常に起こる。次に、スイッチ７４６はオフとなり、スイッチ７８０はオンとなる。これにより、キャパシタ７８１に蓄積されているＶＨＩをＯＰＡＭＰ７１０の両入力端子に加える。もしＯＰＡＭＰ７１０に何らかの非バランス状態があれば、出力信号ＭＩＮＩは６Ｖよりも大きいかまたは小さいであろう。もし増幅器がバランス状態であれば、出力信号は実質的に６Ｖに等しくなるであろう。信号ＭＩＮＩは小型演算増幅器に加えられ、図８に示す通りＯＰＡＭＰ７１０に対して制御信号ＶＡＤＪを生成する。図８は、自動キャリブレーション回路２２６の一部を形成する小型演算増幅器自動キャリブレーション回路８１０を示す。上記の通り、カラムキャパシタンスに対する出力駆動段がスイッチオフとなっている間、小型演算増幅器８１０はＯＰＡＭＰ７１０の入出力端子間に結合される。この回路（circuitry）は、小型演算増幅器が出力において高いカラムキャパシタンス（１６０〜４００ｐＦ）から分離されているので、最小時間で明確な自動キャリブレーションが可能であり、キャパシタアレイからＯＰＡＭＰ出力とＯＰＡＭＰ入力の間への電荷注入を減少し、よってセトリング（settling）タイムを改良する。小型演算増幅器８１０は、差動対８１０と、カレントミラー８１４と、バイアス回路８１２とで構成された従来型の差動アンプ８１４を含んでいる。差動対８１０の入力端子は、何れも信号ＣＬＫの各パルスの論理ロウ部分中に基準電圧（例えば６Ｖ）を受け入れるよう、また信号ＣＬＫの各パルスの論理ハイ部分中に信号ＲＥＦと信号ＭＩＮＩをそれぞれ受け入れるよう結合されている。小型演算増幅器の出力信号は、キャパシタ８３０を介して、自動ゼロ化（autozerod）比較器８２０に結合されている。コンパレータ８２０は、トランジスタ８２１と８２３、およびトランスミッションゲート８２２により形成されたインバータを含んでいる。ゲート信号Ｘ０に応答して、トランスミッションゲート８２２が閉じ、インバータの入力電圧と出力電圧を同電位にする。Ｘ０が論理ゼロ（zero）に移行すると直ちに、（すなわち信号ＣＬＫの負への過渡の直前）、インバータはキャパシタ８３０上の増幅された不平衡電位を表わす信号を検知して、その出力信号を論理ロウか論理ハイの何れかに切り替える。ＲＥＦがＭＩＮＩよりも大きくければこの出力信号はＶ_DD であり、他の場合はグランドレベルである。次に、ゲート信号Ｘ１に応答して、トランジスタ８２４と８２６の接合により表わされる寄生キャパシタンスは、トランジスタ８２１と８２３により供給される電位まで充電する。Ｘ１がトランジスタ８２４をオフに切り替えた後、ゲート信号Ｘ２はトランジスタ８２６をオンに切り替え、寄生キャパシタンスの電荷をキャパシタ８５０に転送する。ＶＡＤＪに対する適切な値がＯＰＡＭＰ７１０からの生成され、バランスされた出力に到達するまで、このキャパシタはゆっくりと電荷を蓄積する。自動キャリブレーションのない１２８のバッフアのグループの中で、ＣＭＯＳ演算増幅機のオフセットの分布が１５ｍＶ（人間の目で識別できるほぼ３ＬＳＢに等しい）程に高くなり得るので、自動キャリブレーションは本発明の重要な一面である。典型的な本実施例において、中間尺度に近い１２８個の各ＯＰＡＭＰのバックグラウンドでの自動バランス化は、１ｍＶ以下に分布を減らすことが可能である。当該技術に精通する者には当然なことであるが、図７と図８（ＮＢＬＡＳ／ＰＮＬＡＳとＮＢＬＡＳ＿１／ＮＢＬＡＳ＿２）における回路のためのバイアス信号は、図７ａ、８ａのそれぞれに示す個々の回路から出力されることに注意する必要がある。図９は、図２に示されるカラムドライバを含む集積回路（ＩＣ）のレイアウト例を示す。ＩＣとＬＣＤ（図示せず）との間の配線接続は、ＩＣの片側だけに全１２８カラムドライバの出力が配置されるようになっている。また、上記の通り、ノイズの多いスイッチング環境における「浮遊状態」カラムは、十分オフになっていないあらゆるピクセル上では受け入れられないほど大きく且つランダムなノイズ電圧の変動を蓄積しうるので、ＩＣ出力は９５％の時間で所望するように能動的に駆動される。段階的な小さい電圧ステップを発生させる本発明の能力により、例えば、ＥＰＲＯＭルックアップ表を用い均一な輝度の段階を認めるために１０ビットフィールドへ８ビットディジタル入力を再マップ化して、直接的なディジタルガンマ補正が可能となる。前述の通り、ディジタル設計によって、温度と寿命等、ＬＣＤの品質に重大な影響を及ぼし得る要因に対して、特にディジタルガンマ補正を適用することに適合する。図１０は、ＬＣＤ１０１２を適切に駆動するガンマ補正回路１０１０に結合して動作する、カラムドライバ２１０の高レベルの機能ブロック図であり、回路１０１０は温度と寿命入力データを操作する。特に、温度と寿命がセルの適切なグレイスケール階調レベルを決定するために使用される電圧範囲に重大な影響を及ぼし得る要因であるので、図１０に示す配置は正確な温度データを発生するためにＬＣＤ表示器のすぐ近くに配置された温度センサ１０１４を含む。アナログ温度データは、アナログ・ディジタル・変換器１０１６によってディジタル形式に変換され、ディジタルガンマ補正ユニット１０１０に供給される。図１０の配置はまた、ＬＣＤ回路の寿命による好ましくない範囲シフトをガンマ補正ユニット１０１０が補償できるようにするディジタル寿命入力も含んでいる。寿命信号は、例えば連続的な発振クロックの上位４ビットから得るようにしてもよい。理想的には、これらのビットは月と年の順序で時間の単位を表わす。ガンマ補正回路１０１０は、８ビット・ピクセル値信号、４ビット温度値、４ビット寿命値を、カラムドライブ回路１０１８によって処理される８ビットディジタル値に対応するグレイスケールの光を発するためのアナログ値を生成する対応ディジタル値に変換する。このグレイスケール光は、その温度と寿命とによって修正されるような表示器のガンマの関数である。回路設計手段として使用されてきたＣＭＯＳ技術は、半導体産業において広く利用され、よく知られているということに注意する必要がある。原型の回路設計で使用する特定のプロセスは、ハリスセミコンダクタコーポレーション（Harris Semiconductor Corp.）のＢｉＣＭＯＳ２Ｅプロセスである。ある特定の例に関連してここに図示し説明したが、本発明は、ここで示した詳細に決して限定されるものではない。むしろ、請求範囲と同等の範囲内で、発明の精神から逸脱しない細部において様々な変更がなされてもよい。特に、本発明は、液晶表示器の実施例に関して記載した表示器性能を高めることを利点とする、エレクトロルミネセント表示器のようなカラムドライバを必要とする他のタイプの表示器に使用することも、もちろん可能である。

───────────────────────────────────────────────────── 【要約の続き】できるようにする２個のＣＭＯＳスイツチを経由してバッファアンプに接続される。

Claims

【特許請求の範囲】１．画素（picture element）のラインを表示する表示器の複数のカラムに対する駆動信号を個々のラインインターバル中に発生するカラムドライバ回路であって、前記表示器にある複数の画素のそれぞれに対応するディジタル値を保持する複数の蓄積セルを有するレジスタ手段と、複数の前記蓄積セルの各個（respective ones）に結合し、それぞれ前記ディジタル値を表わすアナログ信号レベルを発生するスイッチド・キャパシタ・ディジタル・アナログ変換器手段と、前記アナログ信号レベルに応答し、ライン時間（line time）の１／２を超えるインターバル中に、前記表示器の前記複数のカラムのそれぞれを駆動する信号を生成するドライバ増幅器手段と、を備える、カラムドライバ回路。２．前記表示器は液晶表示器であり、前記スイッチド・キャパシタ・ディジタル・アナログ変換器手段は、前記ディジタル値の下位側ビット（least significan t bits）のグループと、前記ディジタル値の上位側ビット（most significant b its）のグループとを分離して処理するキャパシタアレイ手段を更に含む、請求項１に記載の回路。３．前記スイッチド・キャパシタ・ディジタル・アナログ変換器手段は、前記上側ビットの処理が完了するまで前記ディジタル値の前記下位側ビットのグループを表わすアナログ電圧を保持する蓄積キャパシタ手段を更に含む、請求項２に記載の回路。４．前記スイッチド・キャパシタ・ディジタル・アナログ変換器手段は、少なくとも２つの電圧範囲で動作し、前記スイッチド・キャパシタ・ディジタル・アナログ変換器手段と前記ドライバ増幅器手段の間に動作可能に（operatively）配置され、前記スイッチド・キャパシタ・ディジタル・アナログ変換器手段が前記ドライバ増幅器手段の出力に影響を与えることなく電圧範囲の切り替えを可能とするスイッチ手段を更に含む、請求項３に記載の回路。５．前記スイッチド・キャパシタ・ディジタル・アナログ変換器手段は、少なくとも２つの電圧範囲で動作し、前記スイッチド・キャパシタ・ディジタル・アナログ変換器手段と前記ドライバ増幅器手段の間に動作可能に配置され、前記スイッチド・キャパシタ・ディジタル・アナログ変換器手段が前記ドライバ増幅器手段の出力に影響を与えることなく電圧範囲の切り替えを可能とするスイッチ手段を更に含む、請求項２に記載の回路。６．前記ドライバ増幅器手段は、このドライバ増幅器手段を自動キャリブレーションする手段を更に含む、請求項１に記載の回路。７．前記表示器の温度を検知し、その温度に対応するディジタル値を生成する温度検出手段と、前記表示器の寿命をディジタル形式で示す寿命表示手段と、前記温度検出手段と前記寿命表示手段とに応答し、ガンマ補正されたディジタル入力を当該カラムドライバ回路に供給するガンマ補正手段と、を更に備えた、請求項２に記載の回路。８．所定数のディジタル値を受ける手段と、前記所定数のディジタル値の一方のグループと前記所定数のディジタル値の他方のグループとの両方を対応するアナログ信号値へ別々に変換する手段と、前記一方のグループが変換されている間、ディジタル値の変換された前記他方のグループに関する前記アナログ信号値を蓄積する手段と、前記一方のグループと前記他方のグループに対する前記アナログ信号値を組み合わせ、前記所定数のディジタル値の全体を表わすアナログ信号値を生成する手段と、を備えたスイッチド・キャパシタ・ディジタル・アナログ変換器。