KR100401516B1 - 런너 메탈을 갖는 패키지의 제조방법 - Google Patents

런너 메탈을 갖는 패키지의 제조방법 Download PDF

Info

Publication number
KR100401516B1
KR100401516B1 KR10-2001-0052869A KR20010052869A KR100401516B1 KR 100401516 B1 KR100401516 B1 KR 100401516B1 KR 20010052869 A KR20010052869 A KR 20010052869A KR 100401516 B1 KR100401516 B1 KR 100401516B1
Authority
KR
South Korea
Prior art keywords
runner
metal
photoresist
forming
section
Prior art date
Application number
KR10-2001-0052869A
Other languages
English (en)
Other versions
KR20030018641A (ko
Inventor
전인수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0052869A priority Critical patent/KR100401516B1/ko
Priority to US10/017,320 priority patent/US6682956B2/en
Priority to TW090131291A priority patent/TW563236B/zh
Priority to JP2001391548A priority patent/JP4106521B2/ja
Publication of KR20030018641A publication Critical patent/KR20030018641A/ko
Application granted granted Critical
Publication of KR100401516B1 publication Critical patent/KR100401516B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 BCB와 같은 폴리머로 이루어진 솔더 마스크에서 응력에 의해 균열이 발생되는 것을 억제시킬 수 있는 런너 메탈을 갖는 패키지의 제조방법을 개시하며, 개시된 본 발명의 방법은, 수 개의 본딩 패드를 갖는 반도체 칩 상에 상기 본딩 패드가 노출되게 스트레스 버퍼층을 형성하는 단계; 상기 스트레스 버퍼층 상에 네가티브형의 포토레지스트를 도포하는 단계; 상기 포토레지스트를 노광 및 현상하여 볼록 단면을 갖으면서 런너 메탈 형성 영역을 한정하는 포토레지스트 패턴을 형성하는 단계; 상기 런너 메탈 형성 영역 상에 상기 포토레지스트 패턴과 유사한 높이로 소정의 금속막을 형성하는 단계; 상기 포토레지스트 패턴을 제거하여 상기 반도체 칩의 각 본딩 패드와 콘택하면서 오목 단면을 갖는 런너 메탈들을 형성하는 단계; 상기 런너 메탈들을 포함한 상기 스트레스 버퍼층 상에 상기 런너 메탈의 볼 랜드가 노출되게 솔더 마스크를 형성하는 단계; 및 상기 노출된 볼 랜드 상에 솔더 볼을 부착하는 단계를 포함한다.

Description

런너 메탈을 갖는 패키지의 제조방법{METHOD OF FABRICATING PACKAGE HAVING RUNNER METAL}
본 발명은 런너 메탈을 갖는 패키지의 제조방법에 관한 것으로, 보다 상세하게는, 런너 메탈과 솔더 마스크간의 열 변형 차이에 기인하여 상기 솔더 마스크에서 균열이 발생되는 것을 억제시키기 위한 런너 메탈 형성방법에 관한 것이다.
패키지의 전체 크기에 대해 반도체 칩의 크기가 80% 이상이 되는 칩 사이즈 패키지(Chip size Package)는 경박단소의 잇점 때문에, 다양한 형태로 개발되어 왔다. 이러한 칩 사이즈 패키지는 전형적인 반도체 패키지와 비교해서 한정된 크기의 인쇄회로기판에 보다 많은 수를 실장할 수 있으며, 그래서, 소형이면서도 고용량의 전기·전자 제품을 구현할 수 있다.
상기 칩 사이즈 패키지를 제조함에 있어서, 통상 패드 재배열 공정이 요구된다. 상기 패드 재배열 공정은 반도체 칩의 본딩 패드를 소망하는 위치로 옮기는 것을 말하며, 상기 패드 재배열을 위해 종래에는 런너 메탈(Runner metal)을 형성하고 있다. 여기서, 런너 메탈의 재료로는 구리가 주로 이용되며, 그 이외에 알루미늄 등도 이용 가능하다.
이와 같은 패드 재배열 공정은 칩 사이즈 패키지의 제조는 물론, 볼 그리드 어레이(Ball Grid Array) 패키지 및 웨이퍼 레벨(Wafer Level) 패키지 등의 제조에도 대부분 수행된다.
도 1은 런너 메탈을 갖는 종래의 칩 사이즈 패키지를 도시한 사시도이다. 도시된 바와 같이, 반도체 칩(1) 상에 그의 본딩 패드들(도시안됨)을 노출시키도록 스트레스 버퍼층(stress bufer layer : 3)이 형성되어 있고, 스트레스 버퍼층(3) 상에는 반도체 칩(1)의 각 본딩 패드(도시안됨)와 연결되게 구리로 이루어진 런너 메탈(5a)이 형성되어 있다. 그리고, 스트레스 버퍼층(3) 및 런너 메탈(5a) 상에는 런너 메탈(5a)의 볼 랜드(5b)를 노출시키도록 BCB(Benzo Cyclo Butyne)와 같은 폴리머로 이루어진 솔더 마스크(6)가 형성되어 있으며, 솔더 볼(7)이 상기 노출된 런너 메탈(5a)의 볼 랜드(5b) 상에 부착되어 있다.
도 2a 내지 도 2e는 전술한 칩 사이즈 패키지의 제조방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ′선을 따라 절단하여 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
먼저, 도 2a에 도시된 바와 같이, 반도체 칩(1) 상에 그의 본딩 패드(도시안됨)를 노출시키도록 스트레스 버퍼층(3)을 형성한다. 그런다음, 상기 스트레스 버퍼층(3) 상에 네가티브형의 포토레지스트(4)를 도포하고, 노광 마스크(10)를 이용해서 상기 포토레지스트(4)를 노광한다. 이어서, 노광된 포토레지스트를 현상하여, 도 2b에 도시된 바와 같이, 직사각의 단면(rectangular cross section)을 갖으면서 런너 메탈이 형성될 영역을 한정하는 포토레지스트 패턴(4a)을 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 포토레지스트 패턴(4a)에 의해 한정된 런너 메탈 형성 영역 상에 플레이팅 공정을 통해 상기 포토레지스트 패턴(4a)과 유사한 높이로 구리막(5)을 형성한다. 그런다음, 포토레지스트 패턴(4a)을 제거하여, 도 2d에 도시된 바와 같이, 스트레스 버퍼층(3) 상에 상기 반도체 칩(1)의 본딩 패드들과 각각 콘택되고, 그리고, 직사각의 단면을 갖는 런너 메탈들(5a)을 형성한다.
그 다음, 도 2e에 도시된 바와 같이, 스트레스 버퍼층(3) 및 런너 메탈(5a) 상에 상기 런너 메탈(5a)의 볼 랜드(도시안됨)을 노출시키도록 BCB와 같은 폴리머로 이루어진 솔더 마스크(6)를 형성한다.
이후, 도시하지는 않았으나, 노출된 런너 메탈(5a)의 볼 랜드 상에 솔더 볼을 부착시켜, 칩 사이즈 패키지를 완성한다.
그러나, 런너 메탈을 갖는 종래의 칩 사이즈 패키지는 열 사이클링 테스트 (Temperature Cycle test) 동안, 외부로부터 패키지 내부로 열 하중이 인가될 때, 런너 메탈과 BCB와 같은 폴리머로 이루어진 솔더 마스크간의 열 변형 차이로 인해, 상기 런너 메탈의 각 모서리 부분에 응력이 집중되어 상기 솔더 마스크의 균열이 발생된다.
한편, 상기 응력 집중에 의한 솔더 마스크의 균열은 상기 솔더 마스크의 두께가 런너 메탈의 두께 보다 매우 클 경우에는 유발되지 않는다. 그런데, 상기 솔더 마스크의 두께는 현재 대부분의 패키지에서 공정 상의 이유, 즉, 상기 솔더 마스크를 통상 스핀 코팅으로 형성하는 바, 두껍게 코팅하기 어려우며, 두껍게 형성할 경우에는 솔더 마스크 상에 주름이 발생할 수 있고, 특히, 노광 후의 패터닝이 어렵다는 이유로 런너 메탈의 두께에 비해 그다지 크지 않도록 설정하고 있기 때문에, 응력 집중에 의한 솔더 마스크의 균열 발생은 방지되지 못하며, 그래서, 솔더 마스크의 균열 발생에 기인하는 패키지의 신뢰성 저하는 해결되지 못하고 있다. 예컨데, 종래에는 솔더 마스크 및 런너 메탈을 각각 10∼15㎛ 정도, 그리고, 10㎛ 정도로 형성하고 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 응력 집중에 의한 솔더 마스크의 균열 발생을 억제시킬 수 있는 런너 메탈을 갖는 패키지의 제조방법을 제공함에 그 목적이 있다.
도 1은 런너 메탈을 갖는 종래의 칩 사이즈 패키지를 도시한 사시도.
도 2a 내지 도 2e는 종래의 칩 사이즈 패키지의 제조방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ′선을 따라 절단하여 도시한 공정별 단면도.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 런너 메탈을 갖는 패키지의 제조방법을 설명하기 위한 공정별 단면도.
도 4a 및 도 4b는 런터 메탈의 단면 형상에 따른 런너 메탈의 포인트 1과 2 지점 근방에서의 최대 등가 응력(Mises Stress)을 도시한 그래프.
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 런너 메탈을 갖는 패키지의 제조방법을 설명하기 위한 공정별 단면도.
도 6a 내지 도 6e는 본 발명의 제3실시예에 따른 런너 메탈 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31,51,61 : 칩 33,53,63 : 스트레스 버퍼층
34 : 포토레지스트 34a,64 : 포토레지스트 패턴
35,65 : 구리막 35a,55,65a : 런너 메탈
36,56,66 : 솔더 마스크 40 : 노광 마스크
54a : 제1포토레지스트 패턴 54b : 제1포토레지스트 패턴
55a : 제1구리막 55b : 제2구리막
64a,64b,64c,64d : 포토레지스트 테이프
상기와 같은 목적을 달성하기 위한 본 발명의 런너 메탈을 갖는 패키지의 제조방법은, 수 개의 본딩 패드를 갖는 반도체 칩 상에 상기 본딩 패드가 노출되게 스트레스 버퍼층을 형성하는 단계; 상기 스트레스 버퍼층 상에 네가티브형의 포토레지스트를 도포하는 단계; 상기 포토레지스트를 노광 및 현상하여 볼록 단면을 갖으면서 런너 메탈 형성 영역을 한정하는 포토레지스트 패턴을 형성하는 단계; 상기 런너 메탈 형성 영역 상에 상기 포토레지스트 패턴과 유사한 높이로 소정의 금속막을 형성하는 단계; 상기 포토레지스트 패턴을 제거하여 상기 반도체 칩의 각 본딩 패드와 콘택하면서 오목 단면을 갖는 런너 메탈들을 형성하는 단계; 상기 런너 메탈들을 포함한 상기 스트레스 버퍼층 상에 상기 런너 메탈의 볼 랜드가 노출되게솔더 마스크를 형성하는 단계; 및 상기 노출된 볼 랜드 상에 솔더 볼을 부착하는 단계를 포함한다.
또한, 본 발명의 런너 메탈을 갖는 패키지의 제조방법은, 수 개의 본딩 패드를 갖는 반도체 칩 상에 상기 본딩 패드가 노출되게 스트레스 버퍼층을 형성하는 단계; 상기 스트레스 버퍼층 상에 네가티브형의 제1포토레지스트를 도포하는 단계; 상기 제1포토레지스트를 노광 및 현상하여 역사다리꼴 단면을 갖는 제1포토레지스트 패턴을 형성하는 단계; 상기 제1포토레지스트 패턴들 사이 영역 상에 제1금속막을 형성하는 단계; 상기 제1포토레지스트 패턴 및 제1금속막 상에 제2포토레지스트를 도포하는 단계; 상기 제2포토레지스트를 노광 및 현상하여 상기 제1금속막을 노출시키면서 사다리꼴 단면을 갖는 제2포토레지스트 패턴을 형성하는 단계; 상기 노출된 제1금속막 상에 제2금속막을 형성하는 단계; 상기 제2 및 제1포토레지스트 패턴을 제거하여 상기 반도체 칩의 각 본딩 패드와 콘택하면서 전체적으로 오목 단면을 갖는 런너 메탈을 형성하는 단계; 상기 런너 메탈들을 포함한 상기 스트레스 버퍼층 상에 상기 런너 메탈의 볼 랜드가 노출되게 솔더 마스크를 형성하는 단계; 및 상기 노출된 볼 랜드 상에 솔더 볼을 부착하는 단계를 포함한다.
게다가, 본 발명의 런너 메탈을 갖는 패키지의 제조방법은, 수 개의 본딩 패드를 갖는 반도체 칩 상에 상기 본딩 패드가 노출되게 스트레스 버퍼층을 형성하는 단계; 상기 스트레스 버퍼층 상에, 하층 및 상층의 식각 속도가 중심층의 그것 보다 빠른, 서로 다른 식각 속도를 갖는 네가티브형의 포토레지스트 테이프들을 적층시키는 단계; 상기 포토레지스트 테이프들을 노광 및 현상하여 전체적으로 볼록 단면을 갖으면서 런너 메탈 형성 영역을 한정하는 포토레지스트 패턴을 형성하는 단계; 상기 런너 메탈 형성 영역 상에 금속막을 형성하는 단계; 상기 포토레지스트 패턴을 제거하여 상기 반도체 칩의 각 본딩 패드와 콘택하면서 오목 단면을 갖는 런너 메탈들을 형성하는 단계; 상기 런너 메탈들을 포함한 상기 스트레스 버퍼층 상에 상기 런너 메탈의 볼 랜드가 노출되게 솔더 마스크를 형성하는 단계; 및 상기 노출된 볼 랜드 상에 솔더 볼을 부착하는 단계를 포함한다.
본 발명에 따르면, 런너 메탈의 오목 단면 구조를 갖도록 형성함으로써, 구조적으로 응력 집중을 감소시킬 수 있으며, 이에 따라, 솔더 마스크의 균열 발생을 억제시킬 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
[실시예 1]
도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 런너 메탈을 갖는 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 반도체 칩(31) 상에 그의 본딩 패드(도시안됨)를 노출시키도록 스트레스 버퍼층(33)을 형성한다. 그런다음, 상기 스트레스 버퍼층(33) 상에 네가티브형의 포토레지스트(34)를 도포하고, 노광 마스크(40)를 이용해서 상기 포토레지스트(34)를 노광한다.
도 3b를 참조하면, 노광된 포토레지스트를 현상하여 런너 메탈이 형성될 영역을 한정하면서 볼록 단면(convex cross section)을 갖는 포토레지스트 패턴(34a)을 형성한다. 이 때, 상기 포토레지스트 패턴(34a)의 볼록 단면은 예비 베이크 온도 및 시간, 감광도(exposure sensitivity), 솔벤트 함유량, 또는, 현상 시간 등의 공정 변수를 조절하여 얻을 수 있다.
도 3c를 참조하면, 포토레지스트 패턴(34a)에 의해 한정된 런너 메탈 형성 영역 상에 플레이팅 공정을 통해 상기 포토레지스트 패턴(34a)과 유사한 높이로 소정의 금속막, 바람직하게, 구리막(35)을 형성한다.
도 3d를 참조하면, 포토레지스트 패턴(34a)을 제거하여 반도체 칩(31)의 본딩 패드들과 각각 콘택되고, 그리고, 오목 단면(concave cross section)을 갖는 런너 메탈들(35a)을 형성한다.
도 3e를 참조하면, 스트레스 버퍼층(33) 및 런너 메탈들(35a) 상에 상기 런너 메탈(35a)의 볼 랜드(도시안됨)을 노출시키도록 BCB와 같은 폴리머로 이루어진 솔더 마스크(36)를 형성한다.
이후, 도시하지는 않았으나, 노출된 런너 메탈(35a)의 볼 랜드 상에 솔더 볼을 부착시켜, 본 발명의 런너 메탈을 갖는 패키지를 완성한다.
전술한 바와 같은 공정에 따라 제조된 본 발명의 패키지는 런너 메탈이 오목 단면을 갖도록 형성되기 때문에 직사각 단면의 런너 메탈을 갖는 종래의 패키지와 비교해서, 응력 집중에 의한 솔더 마스크의 균열 발생이 저하된다. 이것은 런너 메탈의 각 모서리에 집중되는 응력이 구조적으로 직사각 또는 사다리꼴 단면 보다 오목 단면인 경우에 현저하게 감소되기 때문이다.
도 4a 및 도 4b는 직사각 단면, 사다리꼴 단면 및 오목 단면을 갖는 런너 메탈들의 단면 형태에 대한 응력 집중 지점 1 및 2 근방에서의 최대 등가 응력(Mises stress)을 도시한 그래프이다. 여기서, 응력 집중 지점 1은 런너 메탈의 상측 모서리들을 나타내고, 응력 집중 지점 2는 런너 메탈의 하측 모서리들을 각각 나타낸다.(도 1e 및 도 3e 참조)
응력 집중 지점 1 근방에서의 최대 등가 응력을 살펴보면, 도 4a에 도시된 바와 같이, 오목 단면을 갖는 런너 메탈(A)은 직사각 단면 및 사다리꼴 단면을 갖는 런너 메탈들(B, C)에 비해 낮은 최대 등가 응력을 나타낸다.
응력 집중 지점 2 근방에서의 최대 등가 응력을 살펴보면, 도 4b에 도시된 바와 같이, 오목 단면을 갖는 런너 메탈(A)은 직사각 단면을 갖는 런너 메탈(B)에 비해서는 매우 낮은 최대 등가 응력을 나타내고, 그리고, 사다리꼴 단면을 갖는 런너 메탈(C)과 거의 유사한 최대 등가 응력을 나타낸다.
상기 그래프들로부터, 상기 직사각 단면을 갖는 런너 메탈(B)은 오목 단면을 갖는 본 발명의 런너 메탈(A)에 비해 응력 집중 지점 1 및 2 근방에서 모두 상대적으로 높은 최대 등가 응력을 나타냄을 알 수 있으며, 따라서, 직사각 단면은 솔더 마스크의 균열 방지에 좋은 단면 구조가 아님을 알 수 있다.
또한, 상기 사다리꼴 단면을 갖는 런너 메탈(C)은 직사각 단면을 갖는 런너 메탈(B)에 비해 지점 1 근방에서는 높은 최대 등각 응력을, 그리고, 지점 2 근방에서는 낮은 최대 등가 응력이 발생됨을 알 수 있다. 그런데, 지점 2 근방의 최대 등가 응력이 감소됨에도 불구하고 지점 1 근방에서 발생하는 높은 응력으로부터 사다리꼴 단면 구조 역시 솔더 마스크의 균열 방지에 좋은 단면 구조가 아님을 알 수있다.
반면, 오목 단면을 갖는 런너 메탈(A)은 직사각 및 사다리꼴 단면을 갖는 런너 메탈들(B, C)에 비해 지점 1 및 2 근방에서 상대적으로 낮은 최대 등가 응력을 나타내기 때문에 솔더 마스크의 균열 방지에 좋은 단면 구조임을 알 수 있다. 특히, 오목 단면을 갖는 런너 메탈(A)은 직사각 단면을 갖는 런너 메탈(B)에 비해 지점 1 근방에서는 약 12.5%, 그리고, 지점 2 근방에서는 약 27.2%의 응력 감소 효과를 얻을 수 있다.
따라서, 오목 단면의 런너 메탈을 갖는 본 발명의 패키지는 열 사이클링 테스트 동안에 외부로부터 내부로 열 하중이 인가될 때, 런너 메탈의 각 모서리에 집중되는 응력을 감소시킬 수 있으며, 그래서, 솔더 마스크의 균열 발생을 감소시킬 수 있다.
[실시예 2]
도 5a 내지 도 5e는 본 발명의 제2실시예에 따른 런너 메탈을 갖는 패키지의 제조방법을 설명하기 위한 공정별 단면도이다.
이 실시예에 따르면, 오목 단면의 런너 메탈을 얻기 위한 볼록 단면의 포토레지스트 패턴을 형성하기 위해서 2회의 포토 공정을 수행한다.
자세하게, 도 5a에 도시된 바와 같이, 반도체 칩(51) 상에 그의 본딩 패드(도시안됨)를 노출시키도록 스트레스 버퍼층(53)을 형성한다. 그런다음, 상기 스트레스 버퍼층(53) 상에 네가티브형의 제1포토레지스트를 도포하고, 이를 노광 및 현상하여 런너 메탈 형성 영역을 한정하면서 역사다리꼴 단면을 갖는 제1포토레지스트 패턴(54a)를 형성한다. 이때, 상기 제1포토레지스트는 최종적으로 얻고자 하는 런너 메탈 높이의 50%에 해당하는 두께로 형성한다.
다음으로, 도 5b에 도시된 바와 같이, 제1포토레지스트 패턴(54a)에 의해 한정된 영역에 플레이팅 공정을 통해서 상기 제1포토레지스트 패턴(54a)과 유사한 높이로 런너 메탈용 금속막으로 제1구리막(55a)을 형성한다.
이어서, 도 5c에 도시된 바와 같이, 제1구리막(55a) 및 제1포토레지스트 패턴(54a) 상에 네가티브형의 제2포토레지스트를 도포하고, 이를 노광 및 현상하여 제1구리막을 노출시키면서 사다리꼴 단면을 갖는 제2포토레지스트 패턴(54b)을 형성한다. 이때, 상기 제2포토레지스트는 상기 제1포토레지스트의 두께 합이 최종적으로 얻고자 하는 런너 메탈의 높이와 같도록 하는 두께로 도포한다.
그 다음, 도 5d에 도시된 바와 같이, 노출된 제1구리막(55a) 상에 상기 제2포토레지스트 패턴(54b)과 유사한 높이로 제2구리막(55b)을 형성한다.
다음으로, 도 5e에 도시된 바와 같이, 제2 및 제1포토레지스트 패턴을 제거하여 런너 메탈(55)을 형성하고, 그런다음, 상기 런너 메탈(55) 및 스트레스 버퍼층(53) 상에 상기 런너 메탈(55)의 볼 랜드(도시안됨)를 노출시키도록 BCB로 이루어진 솔더 마스크(56)를 형성한다.
이후, 도시되지는 않았으나, 노출된 볼 랜드 상에 솔더 볼을 부착하여 패키지를 완성한다.
이 실시예는 이전 실시예와 마찬가지로 런너 메탈(55)이 오목 단면을 갖기 때문에 상기 런너 메탈(55)의 각 모서리에서 집중되는 응력을 줄일 수 있으며, 그래서, BCB로 이루어진 솔더 마스크(56)의 균열 발생을 감소시킬 수 있다.
[실시예 3]
도 6a 내지 도 6e는 본 발명의 제3실시예에 따른 런너 메탈을 갖는 패키지의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
이 실시예에 따르면, 오목 단면의 런너 메탈을 얻기 위한 볼록 단면의 포토레지스트 패턴을 형성하기 위해서 서로 다른 식각 속도를 갖는 포토레지스트 테이프를 사용한다.
자세하게, 도 6a에 도시된 바와 같이, 반도체 칩(61) 상에 그의 본딩 패드(도시안됨)를 노출시키도록 스트레스 버퍼층(63)을 형성한다. 그런다음, 스트레스 버퍼층(63) 상에 네가티브형의 수 개, 예컨데, 4장의 포토레지스트 테이프들(64a, 64b, 64c, 64d)를 적층시킨다. 이때, 상기 포토레지스트 테이프들(64a, 64b, 64c, 64d)은 서로 상이한 식각 속도를 갖으면서, 제1 및 제4포토레지스트 테이프(64a, 64d)의 식각 속도가 제2 및 제3포토레지스트 테이프(64b, 64c)의 그것 보다 빠르게 되도록 적층시킨다.
다음으로, 도 6b에 도시된 바와 같이, 적층된 포토레지스트 테이프들(64a, 64b, 64c, 64d)를 노광 및 현상하여, 런너 메탈 형성 영역을 한정하면서 볼록 단면을 갖는 포토레지스트 패턴(64)을 형성한다.
이어서, 도 6c에 도시된 바와 같이, 상기 포토레지스트 패턴(64)에 의해 한정된 런너 메탈 형성 영역 상에 상기 포토레지스트 패턴(64)과 유사한 높이로 소정의 금속막, 예컨데, 구리막(65)을 형성한다.
다음으로, 도 6d에 도시된 바와 같이, 포토레지스트 패턴을 제거하여 반도체 칩(61)의 각 본딩 패드와 콘택하면서 오목 단면을 갖는 런너 메탈들(65a)을 형성한다.
그런다음, 도 6e에 도시된 바와 같이, 상기 런너 메탈들(65a)을 포함한 스트레스 버퍼층(63) 상에 상기 런너 메탈(65a)의 볼 랜드가 노출되게 BCB로 이루어진 솔더 마스크(66)를 형성한다.
이후, 도시되지는 않았으나, 노출된 볼 랜드 상에 솔더 볼을 부착하여 패키지를 완성한다.
이 실시예도 이전 실시예들과 마찬가지로 런너 메탈(65a)이 오목 단면을 갖기 때문에, 상기 런너 메탈(65a)의 각 모서리에서 집중되는 응력을 줄일 수 있으며, 그래서, BCB로 이루어진 솔더 마스크(66)에서의 균열 발생을 감소시킬 수 있다.
이상에서와 같이, 본 발명은 런너 메탈을 오목 단면을 갖도록 형성하기 때문에, 구조적으로 직사각 단면 또는 사다리꼴 단면을 갖는 런너 메탈에 비해, 런너 메탈의 각 모서리에 집중되는 응력의 크기를 줄일 수 있다.
따라서, 솔더 마스크의 재질인 BCB의 두께 증가없이도, 상기 솔더 마스크의 균열 발생을 억제시킬 수 있으며, 그래서, 패키지의 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (11)

  1. 수 개의 본딩 패드를 갖는 반도체 칩 상에 상기 본딩 패드가 노출되게 스트레스 버퍼층을 형성하는 단계;
    상기 스트레스 버퍼층 상에 네가티브형의 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 노광 및 현상하여 볼록 단면을 갖으면서 런너 메탈 형성 영역을 한정하는 포토레지스트 패턴을 형성하는 단계;
    상기 런너 메탈 형성 영역 상에 상기 포토레지스트 패턴과 유사한 높이로 소정의 금속막을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하여 상기 반도체 칩의 각 본딩 패드와 콘택하면서 오목 단면을 갖는 런너 메탈들을 형성하는 단계;
    상기 런너 메탈들을 포함한 상기 스트레스 버퍼층 상에 상기 런너 메탈의 볼 랜드가 노출되게 솔더 마스크를 형성하는 단계; 및
    상기 노출된 볼 랜드 상에 솔더 볼을 부착하는 단계를 포함하는 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
  2. 제 1 항에 있어서, 상기 포토레지스트 패턴의 볼록 단면은
    예비 베이크 온도 및 시간, 감광도, 솔벤트 함유량 및 현상 시간으로 이루어진 그룹으로부터 선택되는 어느 하나 이상의 공정 변수를 조절하여 얻는 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
  3. 제 1 항에 있어서, 상기 금속막은 플레이팅으로 형성하는 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
  4. 제 1 항 또는 제 3 항에 있어서, 상기 금속막은 구리막인 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
  5. 수 개의 본딩 패드를 갖는 반도체 칩 상에 상기 본딩 패드가 노출되게 스트레스 버퍼층을 형성하는 단계;
    상기 스트레스 버퍼층 상에 네가티브형의 제1포토레지스트를 도포하는 단계;
    상기 제1포토레지스트를 노광 및 현상하여 역사다리꼴 단면을 갖는 제1포토레지스트 패턴을 형성하는 단계;
    상기 제1포토레지스트 패턴들 사이 영역 상에 제1금속막을 형성하는 단계;
    상기 제1포토레지스트 패턴 및 제1금속막 상에 네가티브형의 제2포토레지스트를 도포하는 단계;
    상기 제2포토레지스트를 노광 및 현상하여 상기 제1금속막을 노출시키면서 사다리꼴 단면을 갖는 제2포토레지스트 패턴을 형성하는 단계;
    상기 노출된 제1금속막 상에 제2금속막을 형성하는 단계;
    상기 제2 및 제1포토레지스트 패턴을 제거하여 상기 반도체 칩의 각 본딩 패드와 콘택하면서 전체적으로 오목 단면을 갖는 런너 메탈을 형성하는 단계;
    상기 런너 메탈들을 포함한 상기 스트레스 버퍼층 상에 상기 런너 메탈의 볼 랜드가 노출되게 솔더 마스크를 형성하는 단계; 및
    상기 노출된 볼 랜드 상에 솔더 볼을 부착하는 단계를 포함하는 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
  6. 제 6 항에 있어서, 상기 제1 및 제2포토레지스트의 두께 합은 최종적으로 얻고자하는 런너 메탈의 높이에 해당하는 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
  7. 제 5 항에 있어서, 상기 포토레지스트 패턴의 볼록 단면은
    예비 베이크 온도 및 시간, 감광도, 솔벤트 함유량 및 현상 시간으로 이루어진 그룹으로부터 선택되는 어느 하나 이상의 공정 변수를 조절하여 얻는 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
  8. 제 6 항에 있어서, 상기 제1 및 제2금속막은 구리막인 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
  9. 수 개의 본딩 패드를 갖는 반도체 칩 상에 상기 본딩 패드가 노출되게 스트레스 버퍼층을 형성하는 단계;
    상기 스트레스 버퍼층 상에, 하층 및 상층의 식각 속도가 중심층의 그것 보다 빠른, 서로 다른 식각 속도를 갖는 네가티브형의 포토레지스트 테이프들을 적층하는 단계;
    상기 포토레지스트 테이프들을 노광 및 현상하여 전체적으로 볼록 단면을 갖으면서 런너 메탈 형성 영역을 한정하는 포토레지스트 패턴을 형성하는 단계;
    상기 런너 메탈 형성 영역 상에 금속막을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하여 상기 반도체 칩의 각 본딩 패드와 콘택하면서 오목 단면을 갖는 런너 메탈들을 형성하는 단계;
    상기 런너 메탈들을 포함한 상기 스트레스 버퍼층 상에 상기 런너 메탈의 볼 랜드가 노출되게 솔더 마스크를 형성하는 단계; 및
    상기 노출된 볼 랜드 상에 솔더 볼을 부착하는 단계를 포함하는 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
  10. 제 9 항에 있어서, 상기 포토레지스트 테이프는 4장을 적층하는 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
  11. 제 9 항에 있어서, 상기 금속막은 구리막인 것을 특징으로 하는 런너 메탈을 갖는 패키지의 제조방법.
KR10-2001-0052869A 2001-08-30 2001-08-30 런너 메탈을 갖는 패키지의 제조방법 KR100401516B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2001-0052869A KR100401516B1 (ko) 2001-08-30 2001-08-30 런너 메탈을 갖는 패키지의 제조방법
US10/017,320 US6682956B2 (en) 2001-08-30 2001-12-18 Method of fabricating package having metal runner
TW090131291A TW563236B (en) 2001-08-30 2001-12-18 Method of fabricating package having metal runner
JP2001391548A JP4106521B2 (ja) 2001-08-30 2001-12-25 メタルランナーを有するパッケージの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0052869A KR100401516B1 (ko) 2001-08-30 2001-08-30 런너 메탈을 갖는 패키지의 제조방법

Publications (2)

Publication Number Publication Date
KR20030018641A KR20030018641A (ko) 2003-03-06
KR100401516B1 true KR100401516B1 (ko) 2003-10-17

Family

ID=19713749

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0052869A KR100401516B1 (ko) 2001-08-30 2001-08-30 런너 메탈을 갖는 패키지의 제조방법

Country Status (4)

Country Link
US (1) US6682956B2 (ko)
JP (1) JP4106521B2 (ko)
KR (1) KR100401516B1 (ko)
TW (1) TW563236B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4120324B2 (ja) * 2002-09-12 2008-07-16 沖電気工業株式会社 ボール電極形成方法
US20050209672A1 (en) * 2004-03-02 2005-09-22 Cardiomind, Inc. Sliding restraint stent delivery systems
US8860222B2 (en) * 2011-12-27 2014-10-14 Maxim Integrated Products, Inc. Techniques for wafer-level processing of QFN packages

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150701A (ja) 1998-11-05 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置並びにこれに用いる接続用基板及びその製造方法
KR100306842B1 (ko) * 1999-09-30 2001-11-02 윤종용 범프 패드에 오목 패턴이 형성된 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법

Also Published As

Publication number Publication date
US20030045023A1 (en) 2003-03-06
TW563236B (en) 2003-11-21
US6682956B2 (en) 2004-01-27
JP4106521B2 (ja) 2008-06-25
KR20030018641A (ko) 2003-03-06
JP2003078070A (ja) 2003-03-14

Similar Documents

Publication Publication Date Title
US7285867B2 (en) Wiring structure on semiconductor substrate and method of fabricating the same
US7390688B2 (en) Semiconductor device and manufacturing method thereof
TWI413461B (zh) 佈線板之製造方法
US8211789B2 (en) Manufacturing method of a bump structure having a reinforcement member
US8269354B2 (en) Semiconductor package substrate structure and manufacturing method thereof
TWI310296B (en) Printed circuit board with dual type inner structure and method for forming same
US10957638B2 (en) Device with pillar-shaped components
KR100401516B1 (ko) 런너 메탈을 갖는 패키지의 제조방법
JP2000286283A (ja) 半導体装置の製造方法
TW201307184A (zh) 在晶圓層級封裝中用於高密度電感與重分配的薄膜結構
US20060189039A1 (en) Fabrication of parascan tunable dielectric chips
US7931973B2 (en) Manufacturing method of metal structure in multi-layer substrate and structure thereof
CN110161809B (zh) 一种改进光刻胶粘结性的结构及其方法
JP2003330161A (ja) 電子部品の製造方法およびその製造方法を用いた電子部品
JP2943283B2 (ja) 固体撮像素子の製造方法
JP2644847B2 (ja) 多層配線基板及びその製造方法
KR970003730B1 (ko) 반도체 장치 및 그의 제조방법
JPH03142466A (ja) 半導体装置の製造方法及びそれに用いられるマスク
KR100609647B1 (ko) 이중 이미지 공정에 의한 무도금 패턴을 갖는 비오씨기판의 제조방법
JPH0372653A (ja) 半導体装置
JPS5921045A (ja) 接続用バンプの形成方法
JP2000031612A (ja) 配線基板
JPH05102160A (ja) 半導体装置およびその製造方法
JPH03156910A (ja) 半導体装置の製造方法
JPS6046049A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110825

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee