TW201307184A - 在晶圓層級封裝中用於高密度電感與重分配的薄膜結構 - Google Patents

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Abstract

本發明揭露包括晶圓基板以及金屬堆疊種晶層的封裝。金屬堆疊種晶層包括鈦薄膜外層。提供光阻層接觸金屬堆疊種晶層的鈦薄膜外層，此光阻層形成電路系統。進一步揭露用於製造封裝的方法。形成具有鈦薄膜外層的金屬堆疊種晶層。形成光阻層以與金屬堆疊種晶層的鈦薄膜外層接觸，且從光阻層形成電路系統。

Description

在晶圓層級封裝中用於高密度電感與重分配的薄膜結構
本申請案係申請美國專利61/522,628之優先權，其申請日為2011年8月11日，本優先權之全部內容於本文併入參考。
本申請案包含受版權保護的材料。著作擁有人不反對任何人對於專利公開的複製，因為其出現在專利和商標局的文件或記錄，但在其他方面保留所有著作權權利。
本發明之揭露大體上與用於半導體元件之結構與方法有關，且更精確地與用於晶圓層級晶片尺寸封裝以及覆晶技術(flip-chip)封裝和組件之結構與方法有關。
在晶圓層級封裝中。電路系統係經由使用各種金屬沉積、光微影和金屬蝕刻製程附加於晶圓上形成。電路系統能對個別電路功能提供電連通，且能提供被動元件結構，例如電感和天線。
重分佈技術(RDL)係為一種用於晶圓層級封裝的電路系統，其在凸塊(bump)互連的位置上定位用於提供可撓性，而非在元件上的起始焊墊(original pad)。舉例來說，典型的RDL應用電路系統圖型闡明於第1圖中，具有起始焊墊位置120及最終焊墊位置100，與金屬導體RDL 線路140連接。介於線路之間的空間係為空間160，其沿著RDL線路140及電感電路180。藉由重新定位焊墊，蕊片能於較低成本的印刷電路板上組裝，且能用更常見的大規模生產組裝設備組裝。更小的幾何尺寸以在最後組裝中達到微型化且較小的機械封套對重分佈與其他總類的電路系統而言為理想的。
當晶片/元件使用電鍍製程或物理氣相沉積製程(PVD或濺鍍)製造而仍於晶圓形式時，電路系統放置於晶片/元件之上。在後續沉積、光微影和蝕刻製程的過程中形成的電路線路寬度通常係為10至20微米，而介於線路之間空間的寬度通常係為10至20微米。
藉由電鍍施加電路系統係為緩慢且昂貴的製程，且需要數個步驟，包括施加大約0.1至1微米厚的種晶層之起始PVD步驟，最後電鍍上較厚的金屬，其厚度視產生電路線路和電路空間兩者的應用而定，通常為5至10微米。第2圖闡明用於使用電鍍途徑而形成電路系統RDL結構210的範例製程。結構201說明進入晶圓的製程步驟。從第一介電沉積和圖型化步驟所產生的結構說明於結構202。接下來，沉積濺鍍種晶層。從濺鍍種晶層沉積所產生的結構說明於結構203。電鍍光阻沉積與圖型化步驟說明於結構204。RDL銅電鍍步驟產生的結構說明於結構205。然後，光阻剝離且蝕刻種晶層所產生的結構說明於結構206。接著執行第二介電沉積和圖型化步驟，產生的結構說明於結構207。然後執行下方 凸塊金屬製程步驟，產生的結構說明於結構208。其後，附加金屬球，產生的結構說明於結構209。達到小於10微米的高解析電路空間為有可能的，因為電鍍形成於光阻通道中然後起始種晶層以最小的側壁非均勻性蝕刻。然而，達成小於10微米的高解析電路線路因光阻解析度的限制而更具挑戰性。
藉由濺鍍或PVD施加電路系統係為較低成本且較快速的製程，因為不需要第二電鍍步驟且線路與空間形成於起始種晶層，其厚度通常為1至2微米。第3圖闡明用於使用PVD途徑而形成RDL電路系統線路310與典型金屬堆疊結構320的範例製程。參閱說明於結構301的結構，塗佈第一介電層(聚合物1)，且暴露、顯影和固化晶圓。在如結構302說明的結構所闡明之後續步驟中，金屬重分佈種晶層以鋁、鎳釩以及銅圖型濺鍍且蝕刻以形成重分佈與電感流道。在結構303闡明的後續步驟中，塗佈第二介電層(聚合物2)，且暴露、顯影和固化晶圓。其後，附加金屬球，如同結構304所闡明。藉由PVD形成的電路系統因為光阻對種晶層的適當附著，該附著在蝕刻過程中對高產量而言為必要的，而限制10至20微米的線路與空間。
本發明揭露的一個或多個實施例係使用於電感、天 線、旋轉器、線圈結構、微機電(MEMs)結構以及重分佈(RDL)之更高密度電路的形成成為可能，其使用於晶圓層級以及覆晶技術封裝中而增加產量。
在一實施例中，本發明提供一種封裝，包含晶圓基板以及金屬堆疊種晶層。金屬堆疊種晶層包含鈦薄膜外層。提供光阻層與金屬堆疊種晶層的鈦薄膜外層接觸，該光阻層形成電路系統。
在一實施例中，本發明提供一種用於製造封裝的方法。形成具有鈦薄膜外層的金屬堆疊種晶層。形成光阻層，以便與金屬堆疊種晶層的鈦薄膜外層接觸。以及從該光阻層形成電路系統。
本發明的一個實施例提供形成高密度電路系統的金屬堆疊結構，其使用鈦金屬作為金屬堆疊的頂層以在後續光阻和聚合物塗佈操作過程中增進附著力，且增進用於電感、天線、旋轉器、線圈結構、MEMs結構與重分佈應用的晶圓層級封裝長期之可靠性。本文敘述的方法用來建立各種形狀複雜的互相連接結構，包括圓形、矩形、八邊形等，但不限於上述。本文敘述的方法當在相同封裝內形成內插器以及用於堆疊多個蕊片或離散蕊片的3D結構時能提供高產量。本文敘述的方法當形成用於扇出且其他多蕊片、多離散3D封裝的嵌入式蕊片結構時能提供高產量，其中晶圓層級封裝嵌入於印刷電路、模組、封裝基板或可撓電路中。
本發明揭露的一個或多個實施例係為達到用於晶圓層級封裝使用更快與更薄的PVD製程於附加電路系統之高產量的改良的可靠製造方法。在一個或多個實施例中，改良的方法藉由在包含種晶層的金屬堆疊上之鈦薄膜附著層，提供顯著地簡化製造流程與降低製造成本的手段。此鈦薄膜留在最終產品的電路系統中，且通常具有大約250埃的厚度，而但該厚度可視實際應用改變。
參閱第4圖，在一實施例中，根據本發明揭露的一個或多個實施例，揭露用於使用鈦賦能金屬堆疊結構420形成RDL電路系統流道410的製程。此製程藉由結構401闡明包括塗佈第一介電層(聚合物1)、暴露、顯影和固化的操作。後續製程藉由結構402所說明的結構闡明包含使用鋁、鎳釩、銅和鈦濺鍍金屬重分佈種晶層的操作，然後圖型化和蝕刻以形成重分佈和電感流道。在一個或多個實施例中，用於種晶層的鈦賦能金屬堆疊結構420包含下列堆疊層：鋁層，大約10,000埃；鎳釩層，大約3,450埃；銅層，大約8,350埃以及鈦層，大約250埃。相對於鈦層，如果提供如本文中討論的附著力增進和可靠性功能，並以此層盡可能地薄為目標，大約100埃至大約1500埃的薄膜為可能的。如第4圖所示之結構403所示製程，包括塗佈第二介電層(聚合物2)、暴露、顯影和固化的操作。結構404所示製程包括附加接觸球 的操作。
第5圖說明一實施例，其中，在一製程中使用與如上討論相似之鈦賦能金屬堆疊結構520，以形成電鍍銅RDL結構510。在這方面，鈦賦能金屬堆疊結構520能於結構505所示RDL銅電鍍步驟的過程中形成。完整結構的例子闡明於結構509中。
第6圖闡明根據本發明揭露的實施例之具有晶圓層級重分佈電路系統的嵌入式蕊片封裝。此晶圓層級重分佈電路系統610具有之金屬堆疊，其根據本發明揭露的一個或多個實施例具有鈦620、在印刷電路基板650中的嵌入式蕊片630以及典型的穿孔連通柱640。
在一實施例中，因為此結構使用鈦作為立即相鄰於光阻的附著增進劑，且因為鈦在後續的蝕刻製程與聚合物塗佈製程的過程中具有良好的附著力，本文描述的方法允許PVD製程達到線路與空間的高產量和具有介於1至10微米的線路與空間幾何。也預期本文描述的方法能允許在1微米以下之線路與空間的高產值。
根據一個或多個實施例，提供新的金屬堆疊結構來形成高密度電路系統，其使用鈦金屬作為金屬堆疊的頂層以在後續光阻和聚合物塗佈操作過程中增進附著力，且增進用於電感、天線與重分佈應用的晶圓層級封裝長期之可靠性。
根據一個或多個實施例，本文敘述的方法建立各種形狀複雜的互相連接結構，包括圓形、矩形、八邊形等， 但不限於上述。根據一個或多個實施例，本文敘述的方法當形成天線結構、線圈結構、MEMs結構、電感結構與旋轉器結構時能提供高產量。根據一個或多個實施例，本文敘述的方法當在相同封裝內形成內插器以及用於堆疊多個蕊片或離散蕊片的3D結構時能提供高產量。
根據一個或多個實施例，本文敘述的方法當形成用於扇出且其他多蕊片、多離散3D封裝的嵌入式蕊片結構時能提供高產量，其中晶圓層級封裝嵌入於印刷電路、模組、封裝基板或可撓電路中。
上述為本發明說明性的實施例與喜好設定。本專利不需要或不用概述或定義每一可能的組合或實施例。發明者已揭露足夠訊息以使該領域之習知技藝者能實行本發明的至少一個實施例。上述說明和圖式僅是本發明說明性的描述，組成、結構和程序的改變在不離開本發明的範疇下為可能的，如定義於下述申請專利範圍之中。例如，部件且/或步驟依特定順序描述於上述且/或下述申請專利範圍中，在不背離本發明的情況下可以不同之順序執行。因此，當本發明已參閱其實施例說明與描述，熟知該項技藝者應瞭解在不背離本發明的精神與範疇的情況下，可變化其各個形式與細節。
100‧‧‧最終焊墊位置
120‧‧‧起始焊墊位置
140‧‧‧RDL線路
160‧‧‧空間
180‧‧‧電感電路
201‧‧‧結構
202‧‧‧結構
203‧‧‧結構
204‧‧‧結構
205‧‧‧結構
206‧‧‧結構
207‧‧‧結構
208‧‧‧結構
209‧‧‧結構
210‧‧‧RDL結構
301‧‧‧結構
302‧‧‧結構
303‧‧‧結構
304‧‧‧結構
310‧‧‧RDL電路系統線路
320‧‧‧金屬堆疊結構
401‧‧‧結構
402‧‧‧結構
403‧‧‧結構
404‧‧‧結構
410‧‧‧RDL電路系統流道
420‧‧‧金屬堆疊結構
505‧‧‧結構
509‧‧‧結構
510‧‧‧RDL結構
520‧‧‧金屬堆疊結構
610‧‧‧電路系統
620‧‧‧鈦
630‧‧‧嵌入式蕊片
640‧‧‧穿孔連通柱
650‧‧‧印刷電路基板
本發明之上述與其他目的、特性以及優點是顯而易見 的，其將更精確地從下述較佳的實施例描述，而闡明於附加的圖式中，其中參考符號在各種圖式中都意指相同部份。此圖式不一定是依比例作圖，而是將重點放在闡明本發明的原則。
第1圖闡明典型的RDL應用的電路系統圖型，具有起始焊墊位置120和最終焊墊位置100，連接金屬導體RDL線路。介於線路之間的空間係為空間160，沿著RDL線路140以及電感電路180。
第2圖闡明RDL電路系統結構210，藉由電鍍途徑形成。
第3圖闡明用典型的金屬堆疊結構320以形成RDL電路系統線路的PVD薄膜途徑。
第4圖根據本發明揭露的一個或多個實施例闡明電路系統結構薄膜途徑的實施例，具有電路系統流道410和鈦賦能金屬堆疊結構420。
第5圖根據本發明揭露的一個或多個實施例闡明電路結構薄膜途徑的實施例，具有電鍍銅RDL結構510和鈦賦能金屬堆疊結構520。
第6圖根據本發明揭露的一個或多個實施例闡明具有晶圓層級電路系統610的嵌入式蕊片封裝、具有鈦620的金屬堆疊、在印刷電路基板650內的嵌入式蕊片630以及典型的穿孔連通柱640。
401‧‧‧結構
402‧‧‧結構
403‧‧‧結構
404‧‧‧結構
410‧‧‧RDL電路系統流道
420‧‧‧金屬堆疊結構

Claims (37)

  1. 一種封裝，包含：一晶圓基板；一金屬堆疊種晶層，包含一鈦薄膜外層；以及一光阻層，與該金屬堆疊種晶層的該鈦薄膜外層接觸，該光阻層形成電路系統。
  2. 如申請專利範圍第1項所述之封裝，其中該電路系統包含晶圓層級重分佈。
  3. 如申請專利範圍第1項所述之封裝，其中該電路系統包含一個或多個電感。
  4. 如申請專利範圍第1項所述之封裝，其中該電路系統包含一個或多個天線。
  5. 如申請專利範圍第1項所述之封裝，其中該封裝包含覆晶技術封裝。
  6. 如申請專利範圍第1項所述之封裝，其中該電路系統包含一個或多個互連結構。
  7. 如申請專利範圍第6項所述之封裝，其中該互連結構 具有圓形、矩形或八邊形的形狀。
  8. 如申請專利範圍第1項所述之封裝，其中該電路系統包含一個或多個線圈結構。
  9. 如申請專利範圍第1項所述之封裝，其中該電路系統包含一個或多個微機電(MEMs)結構。
  10. 如申請專利範圍第1項所述之封裝，其中該電路系統包含一個或多個旋轉器結構。
  11. 如申請專利範圍第1項所述之封裝，其中該電路系統在相同封裝內包含一個或多個內插器，用於堆疊多個蕊片或離散蕊片。
  12. 如申請專利範圍第1項所述之封裝，其中該電路系統在相同封裝內包含一個或多個3D結構，用於堆疊多個蕊片或離散蕊片。
  13. 如申請專利範圍第1項所述之封裝，其中該電路系統包含一個或多個嵌入式蕊片結構。
  14. 如申請專利範圍第13項所述之封裝，其中該嵌入式蕊片結構包含多蕊片、多離散3D封裝，其中一晶圓層 級封裝嵌入於一印刷電路、一模組、一封裝基板或一可撓電路中。
  15. 如申請專利範圍第1項所述之封裝，其中該鈦薄膜外層具有介於100至1500埃的厚度。
  16. 如申請專利範圍第1項所述之封裝，其中該鈦薄膜外層具有250埃的厚度。
  17. 如申請專利範圍第1項所述之封裝，其中該金屬堆疊種晶層包含一鋁層、一鎳釩層、一銅層以及該鈦薄膜外層。
  18. 一種用於製造封裝的方法，包含下列步驟：形成一金屬堆疊種晶層，具有一鈦薄膜外層；形成一光阻層，以便與該金屬堆疊種晶層的該鈦薄膜外層接觸；以及從該光阻層形成電路。
  19. 如申請專利範圍第18項所述之製造封裝的方法，其中形成一光阻層的步驟包含藉由物理氣相沉積形成一光阻層。
  20. 如申請專利範圍第18項所述之製造封裝的方法，其 中從該光阻層形成電路系統的步驟包含：圖型化該光阻層；以及蝕刻該光阻層以形成電路系統。
  21. 如申請專利範圍第18項所述之製造封裝的方法，其中該電路系統包含晶圓層級重分佈。
  22. 如申請專利範圍第18項所述之製造封裝的方法，其中該電路系統包含一個或多個電感。
  23. 如申請專利範圍第18項所述之製造封裝的方法，其中該電路系統包含一個或多個天線。
  24. 如申請專利範圍第18項所述之製造封裝的方法，其中該封裝包含覆晶技術封裝。
  25. 如申請專利範圍第18項所述之製造封裝的方法，其中該電路系統包含一個或多個互連結構。
  26. 如申請專利範圍第25項所述之製造封裝的方法，其中該互連結構具有圓形、矩形或八邊形的形狀。
  27. 如申請專利範圍第18項所述之製造封裝的方法，其中該電路系統包含一個或多個線圈結構。
  28. 如申請專利範圍第18項所述之製造封裝的方法，其中該電路系統包含一個或多個微機電(MEMs)結構。
  29. 如申請專利範圍第18項所述之製造封裝的方法，其中該電路系統包含一個或多個旋轉器結構。
  30. 如申請專利範圍第18項所述之製造封裝的方法，其中該電路系統在相同封裝內包含一個或多個內插器，用於堆疊多個蕊片或離散蕊片。
  31. 如申請專利範圍第18項所述之製造封裝的方法，其中該電路系統在相同封裝內包含一個或多個3D結構，用於堆疊多個蕊片或離散蕊片。
  32. 如申請專利範圍第18項所述之製造封裝的方法，其中該電路系統包含一個或多個嵌入式蕊片結構。
  33. 如申請專利範圍第32項所述之製造封裝的方法，其中該嵌入式蕊片結構包含多蕊片、多離散3D封裝，其中一晶圓層級封裝嵌入於一印刷電路、一模組、一封裝基板或一可撓電路中。
  34. 如申請專利範圍第18項所述之製造封裝的方法，其中該鈦薄膜外層具有介於100至1500埃的厚度。
  35. 如申請專利範圍第18項所述之製造封裝的方法，其中該鈦薄膜外層具有250埃的厚度。
  36. 如申請專利範圍第18項所述之製造封裝的方法，其中形成一金屬堆疊種晶層的該步驟包含濺鍍鋁層、鎳釩層、銅層以及該鈦薄膜外層。
  37. 如申請專利範圍第18項所述之製造封裝的方法，進一步包含附加一接觸球的步驟。
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* Cited by examiner, † Cited by third party
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DE102012220022B4 (de) * 2012-11-02 2014-09-25 Festo Ag & Co. Kg Verfahren zur Herstellung einer Spule und elektronisches Gerät
US10211052B1 (en) * 2017-09-22 2019-02-19 Lam Research Corporation Systems and methods for fabrication of a redistribution layer to avoid etching of the layer
CN109130496B (zh) * 2018-08-21 2023-12-01 嘉兴学院 一种制备柔性可延展多级结构互连线的方法及设备
CN115084082B (zh) * 2022-07-19 2022-11-22 甬矽电子(宁波)股份有限公司 扇出型封装结构和扇出型封装方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040040855A1 (en) * 2002-08-28 2004-03-04 Victor Batinovich Method for low-cost redistribution and under-bump metallization for flip-chip and wafer-level BGA silicon device packages
US7576436B2 (en) 2002-12-13 2009-08-18 Advanced Semiconductor Engineering, Inc. Structure of wafer level package with area bump
US7244671B2 (en) * 2003-07-25 2007-07-17 Unitive International Limited Methods of forming conductive structures including titanium-tungsten base layers and related structures
SG119329A1 (en) * 2004-07-29 2006-02-28 Fujikura Ltd Semiconductor device and method for manufacturing the same
JP2006041357A (ja) * 2004-07-29 2006-02-09 Fujikura Ltd 半導体装置およびその製造方法
TWI251284B (en) * 2004-11-12 2006-03-11 Advanced Semiconductor Eng Redistribution layer and circuit structure thereof
US7435619B2 (en) * 2006-02-14 2008-10-14 Stats Chippac Ltd. Method of fabricating a 3-D package stacking system
US7781877B2 (en) * 2007-08-07 2010-08-24 Micron Technology, Inc. Packaged integrated circuit devices with through-body conductive vias, and methods of making same
JP5605222B2 (ja) * 2008-05-09 2014-10-15 国立大学法人九州工業大学 ３次元実装半導体装置及びその製造方法

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