KR100376175B1 - 격자부정합계적층결정구조및그것을사용한반도체장치 - Google Patents

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Abstract

격자부정합계 적층결정구조 및 그것을 사용한 전자소자나 광소자등의 반도체장치에 관한 것으로서, 기판결정상에 두께1㎛이하의 반도체로 이루어지는 버퍼층을 거쳐서 기판결정과는 기판결정면과 평행방향의 격자정수가 다른 반도체박막결정이 적층되어 있고, 또한 실온에 있어서의 전자이동도가 8500㎠/Vs보다 큰 격자부정합계 적층결정구조 및 그것을 사용한 반도체장치를 제공하기 위해서 버퍼층을 적층방향에서 다수의 제1 영역과 다수의 제2 영역을 적청된 구성으로 하고, 제1 영역의 격자정수를 적층방향에서 반도체박막결정을 향해서 증가시켜 제1 영역의 두께를 기판결정과의 격자부정합에 기인하는 격자왜곡이 완화하는 두께로 하고 제2 영역을 제1 영역의 반도체박막결정측의 면상에 이것에 접해 형성하고 제2 영역의 격자 정수를 적층방향에서 일정하게 하고 또한 버퍼의 격자정수를 적층방향에서 연속시키는 구성으로 하였다. 이러한 구성에 의해, 버퍼층의 두께가 1㎛이하로 얇게 해도 실온에 있어서의 전자이동도가 8500㎠/Vs보다 큰 격자부정합계 적층결정구조 및 그것을 사용한 반도체장치를 실현할 수 있다.

Description

격자부정합계 적층결정구조 및 그것을 사용한 반도체장치
본 발명은 격자부정합계 적층결정구조 및 그것을 사용한 전자소자나 광소자 등의 반도체장치에 관한 것이다.
종래부터 격자부정합계 적층결정구조를 반도체장치에 사용할 때의 문제, 즉 기판결정상에 그것과 격자정수가 다른 (엄밀하게는 기판면과 평행방향의 격자정수가 다른) 반도체의 박막결정을 성장할 때의 성장 박막결정의 전기적특성의 문제는 여러가지 논의되고 있다.
예를 들면, Journal of Applied Physics,Vol.67, No7, pp3323-3327 에 있어서 InAlAs캐리어공급층/InGaAs채널형성층구조의 HEMT소자의 채널중의 전자이동도의 개선이 기술되어 있다. 이 논문에서는 GaAs기판결정과 HEMT소자의 능동층을 구성하는 박막결정사이에 계단형상으로 격자정수가 다른 InGaAs결정층을 적층한 구조의 버퍼층을 개재시켜서 격자부정합에 의한 전위결합을 감소시켜 채널중의 전자이동도의 개선을 도모하고 있다. 이 방법에서는 버퍼층전체의 두께가 2.5㎛인 경우, 능동층의 전위결합밀도는 106cm-2정도이고, 실온에 있어서의 전자이동도는 8150cm2/Vs이다.
또, Applied Physics Letters,Vo.61, No8, pp922에 있어서, GaAs기판결정과 HEMT소자의 능동층을 구성하는 InAlAs박막결정사이에 연속적으로 격자정수가 변화하는 InGaAs그레이디드버퍼층을 1층만 또는 InGaAs그레이디드층을 격자정수가 일정한 층으로 끼운 구조의 버퍼층을 개재시켜서 격자부정합에 의한 전위결합을 감소시켜 HEMT소자의 전자이동도를 개선하는 방법이 기술되고 있다. 이 방법에서는 In조성비가 0.3으로 격자부정합도가 작고, 버퍼층의 두께가 1㎛의 경우, 실온에 있어서의 전자이동도는 8500㎠/Vs이다.
상기 종래기술의 실온에 있어서의 전자이동도는 버퍼층의 두께를 1㎛로 한 경우의 8500㎠/Vs에 머무르고 있다. 즉, GaAs기판상에 격자정합한 HEMT결정정도의 것밖에 얻을 수 없이 전자이동도의 개선효과가 불충분하였다.
본 발명의 목적은 기판결정상에 두께1㎛이하의 반도체로 이루어지는 버퍼층을 거쳐서 기판결정과는 기판결정면과 평행방향의 격자정수(이하, 단지 격자정수라 한다) 가 다른 반도체박막결정이 적층되어 있고, 또한 실온에 있어서의 전자이동도가 8500㎠/Vs보다 큰격자부정합계 적층결정구조 및 그것을 사용한 반도체장치를 제공하는 것이다.
상기 목적은 버퍼층을 적층방향에서 다수의 제1 영역과 다수의 제2 영역을 적층시킨 구성으로 하고, 제1 영역의 격자정수를 적층 방향에서 반도체박막결정을 향해서 증가시키고, 제1 영역의 두께를 기판결정과의 격자부정합에 기인하는 격자왜곡이 완화하는 두께로 하고 제2 영역을 제1 영역의 반도체박막결정측의 면상에이것과 접해서 형성하고, 제2 영역의 격자정수를 적층방향에서 일정하게 하고 또한 버퍼층의 격자정수를 적층방향에서 연속시키는 것에 의해 달성할 수 있다.
여기서, 제1 영역 및 제2 영역의 격자정수는 제1 영역 및 제 2 영역에 공통의 구성원소의 조성비에 의해 제어되지만, 이 공통의 구성원소의 조성비를 적어도 1개의 제1 영역과 제2 영역과의 계면근방에서 이 제1 영역에 접한 제2 영역중보다 크게 할 수 있다.
본 발명은 제4도, 제5도에 도시한 바와 같이 버퍼층의 두께가 1㎛이하라도 2단계연속의 버퍼층구조로 했을 때(여기서, 1단계는 1개의 제1 영역과 이것에 접한 1개의 제2 영역의 조로 정의된다), 실온에 있어서의 전자이동도가 8500㎠/Vs보다 큰격자부정합계 적층결정구조가 얻어지는 것을 발견하는 것에 의해 이루어졌다.
본 발명에 의해 실온에 있어서의 전자이동도가 증가하는 이유로서 다음의 것이 추측된다. 우선, 제1 단계에 있어서, 제1 영역은 그 중에 적층되는 격자왜곡이 완화하는 두께까지 성장시키므로, 제1 영역형성중에 그 자체에 전위결합이 발생한다. 다음에, 제1 영역에서 발생한 전위결함은 제2 영역형성중에 제2 영역중으로 연장하지만, 전위결함끼리가 만난 지점에서 소위 전위결합에 의해 소멸한다. 즉, 제1 영역에서 발생한 전위결함은 제2 영역에 흡수된다. 또, 제 2 영역은 제1 영역과 격자정합하고 있으므로, 제2 영역중에서의 새로운 전위결함의 발생은 없다. 그 결과, 제2 영역은 제2 단계의 제1 영역에 대해 거의 무결함의 기판결정으로서 작용한다. 이것은 제2 영역이 제1 단계에 있어서의 기판결정과 동일한 상태에 있는 것을 나타내고 있다. 따라서, 제2 단계이후는 동일한 작용을 반복한다.
이상을 요약하면, 본 발명의 특징은 전위결함이 적은 동안에 이것을 흡수해 버리므로, 전위결함의 흡수효율이 좋아 전자이동도를 증가시킬 수 있다.
이것에 대해서 예를 들면, 1단계의 경우는 1개의 제1 영역중에서 한번에 격자정수를 변화시키므로, 격자정수의 변화량이 크고, 다량의 전위결합이 발생한다. 따라서, 제2 영역에 의해서 충분하게 전위결함을 흡수할 수 없다.
또, 제1 영역 및 제2 영역의 격자정수를 제어하는 제1 영역 및 제2 영역에 공통의 구성원소의 조성비를 적어도 1개의 제1영역의 제2 영역과의 계면근방에서 이 제1 영역에 접한 제2 영역중보다 크게 한 버퍼층은 특히, 반도체레이저나 바이폴라트랜지스터 등의 반도체박막결정이 두껍고(약 200nm이상), 동작의 중심으로 되는 캐리어가 소수캐리어인 소자에 유효하다(다수 캐리어소자에도 물론 유효하다).
본 방법의 작용으로서 다음의 것이 추측된다. 제1 영역에 있어서의 격자정수의 증대에 따른 격자왜곡의 완화는 한번 일어난 후는 새로운 전위결함의 발생에 따라 조금씩 발생하지만, 격자왜곡은 완전하게 완화되지 않고 남는다. 그 때문에, 격자정수를 제어하는 원소의 제1 영역중의 조성비가 제2 영역중의 조성비에 단조롭게 증가해서 가까와지는 경우에는(제2도 참조), 제1 영역의 제2 영역과의 계면에 있어서의 격자정수는 그것이 본래 갖을 격자정수보다 작아져 제2 영역의 격자정수와 일치하지 않는다. 그 결과 제2 영역중에서의 전위의 발생의 가능성이 남는다. 이것에 대해서 본 방법에서는 상기의 본래 갖을 격자정수보다 작게 되는 것을 예상하여 격자정수를 제어하는 원소의 조성비를 제1 영역의 제2 영역과의 계면근방에서 크게 하고 있으므로(제8도 참조), 제1 영역과 제2 영역의 계면에서의 격자정수의 일치가가능하다. 그 결과, 제2 영역중에서의 전위의 발생의 가능성을 작게 할 수 있다. 또, 제1 영역의 조성비는 제2 영역의 조성비보다 크게 된 후, 제 2 영역의 조성비와 맞추기 위해 연속적으로 감소시킨다. 이상에 의해 전위결함의 흡수효율을 보다 양호하게 할 수 있고 전자이동도를 보다 크게 할 수 있으므로, 다수캐리어소자에 있어서 유효하게 된다.
본 발명에 있어서, 버퍼층을 구성하는 각 영역간의 격자정수의 연속성은 0.5%이내의 어긋남을 포함하는 것은 물론이다. 또, 캐리어가 전자의 경우에 대해서 설명하였지만, 캐리어는 전자에 한정되지 않고 정공이라도 좋은 것은 물론이다. 또, 이와 같은 격자 부정합계 적층결정구조를 사용하여 반도체박막결정에 반도체장치의 능동영역을 형성하는 것에 의해 특성이 양호한 반도체장치의 실현을 기대할 수 있다.
실시예 1
이하, 본 발명의 실시예1의 HEMT결정 및 HEMT소자를 제1도∼제6도에 의해 설명한다.
제1도에 도시한 바와 같이 반절연성 GaAs기판(1)상에 순서대로, 분자선에피텍시법에 의해 언도프InAlAs버퍼층(2)를 500nm, 언도프InGaAs채널형성층(3)을 40nm, 언도프InAlAs스페이서층(5)를 2nm, n형 InAlAs캐리어공급층(Si도프량:3×1018cm-3)(5)를 15nm, 언도프InAlAs층(6)을 10nm, n형 InGaAs캡층 (Si도프량:3×1019cm-3)(7)을 30nm의 두께로 형성하고, HEMT결정으로한다.
여기서, InAlAs캐리어공급층 및 InGaAs채널형성층의 In조성비는 0.5로 한다. 또, InAlAs버퍼층(2)의 In조성비를 제2도에 도시한 바와 같이 5단계로 나누어서 변환시켰다. 또, 결정성장에는 일체 중단시간을 마련하는 일 없이 In분자선원의 온도변화에 의해 In의 조성비변화를 실행하고 있다.
또, 본 발명의 요점인 InAlAs버퍼층(2)에 대해서는 In조성비가 연속적으로 증가하는 영역(제1 영역)의 In조성비의 각 단계에 있어서의 두께의 비율, 버퍼층의 두께 및 버퍼층의 In조성비의 단계의 수를 여러가지 설정하고 여러가지 형성하였다. 우선, 제1 영역의 두께의 비율에 대한 2차원 전자가스의 실온에 있어서의 전자이동도의 관계를 제3도에 도시한다. 연속적영역의 비율이 대략 0.1∼0.45의 범위에 있어서 전자이동도가 종래기술의 8500㎠/Vs를 초과하고 있다. 다음에, 제1 영역의 두께의 비율이 0.2인 경우에 있어서의 버퍼층의 두께에 대한 2차원 전자가스의 실온에 있어서의 전자이동도의 관계를 제4도에 도시한다. 종래기술에서는 전자이동도의 저하가 현저하였던 1000nm이하의 두께에 있어서도 높은 전자이동도를 유지하고 있다.
특히, 500∼1000nm의 버퍼층의 두께에서 약10000㎠/Vs의 전자이동도라고 하는 수치는 InP기판의 격자정합계의 HEMT결정과 동등하다. 버퍼층을 얇게 하는 것이 가능하므로, 종래기술에 비해 결정성장시간을 반이하로 단축할 수 있는 효과도 있다. 다음에, 버퍼층을 600nm으로 일정하게 해서 버퍼층의 In조성비의 단계수에 대한 2차원 전자가스의 실온에 있어서의 전자이동도의 관계를 제5도에 도시한다. 2단계이상에서 전자이동도가 종래기술의 8500㎠/Vs를 초과하고 있다. 10단계에서 전자이동도의 값이 감소하기 시작하고, 단계수는 많을수록 양호하지 만은 아닌 것을 나타내고 있다. 이 전자이동도의 감소는 전위결함을 흡수하는 조성비가 일정의 영역(제2 영역)의 두께가 얇아지기 때문이라고 고려되어진다. 또 제1영역, 제2 영역의 두께는 전단계에서 동일하게 하지 않아도 좋다. In조성의 상승개시점은 제2도에 있어서는 0으로 설정되어 있지만, 0으로 설정하는 것이 작업상 곤란한 경우에는 0.15이하이면 관계없다. 또, 버퍼층의 재료로서는 상기의 In조성을 사용하면 InAlGaAs의 4원계재료를 사용할 수 있다. 다음에, 제1도의 HEMT결정을 사용하여 제6도에 도시한 바와 같은 게이트길이150nm의 HEMT소자를 제작하였다. HEMT결정으로서 제1 영역의 두께의 비율은 0.2, 버퍼층두께는 500nm의 것을 사용하였다. 통상의 포토리도그래피 및 전자빔노출법에 의해 제1도의 HEMT결정에서 n형 InGaAs캡층(7)을 가공하고, 소오스, 드레인전극(8),(9), 쇼트키게이트전극(10)을 형성하여 HEMT소자를 완성시킨다.
이 소자의 외부상호컨덕턴스는 1.3 S/mm, 차단주파수는 250GHz이었다. 이들의 값은 종래기술에 비해 모두 약 2배의 값으로서, InP기판상에 격자정합해서 형성한 HEMT소자에 손색없는 값이다.
실시예 2
이하, 본 발명의 실시예2의 반도체레이저를 제7도 및 제8도에 의해 설명한다. 제7도에 도시한 바와 같이 n형 GaAs기판(11)상에 순차, n형 InGaAs버퍼층(12)(두께500nm), In조성비가 0.5이고, Al의 조성비가 0에서 0.5로 변화함과 동시에 Ga의 조성비가 0.5에서 0으로 변화하는 n형 InAlGaAs그레이디드층(13)(두께200nm), In조성비가 0.5의 n형 InAlAs블래드층(14)(두께 1500nm), In조성비가 0.5이고, Ga의 조성비가 0에서 0.5로 변화함과 동시에 Al의 조성비가 0.5에서 0으로 변화하는 언도프InAlGaAs GRIN층(15)(두께 120nm), In조성비가 0.5인 언도프InGaAs활성층(16)(두께 15nm), In조성비가 0.5이고, Al의 조성비가 0에서 0.5로 변화함과 동시에 Ga의 조성비가 0.5에서 0으로 변화하는 언도프InAlGaAs GRIN층(17)(두께 120nm), In조성비가 0.5인 p형 InAlAs클래드층(18)(두께 1500nm), In조성비가 0.5이고 Ga의 조성비가 0에서 0.5로 변화함과 동시에 Al의 조성비가 0.5에서 0으로 변화하는 p형 InAlGaAs 그레이디드층(19)(두께 200nm), 또, In조성비가 0.5인 p형 InGaAs콘택트층(20)(두께 100nm)을 분자선에피택시법으로 형성하였다. n형층의 도전형결정불순물로서는 Si를 사용하여 2×1018cm-3도프하고, p형층의 도전형결정불순물로서 Be를 사용하여 1×1018cm-3도프하였다. n형 InAlGaAs그레이디드층(13)에서 p형 InGaAs컨택트층(20)까지의 두께는 3755nm이다.
다음에, 결정표면 및 기판이면에 옴전극(21)을 형성한 후, 공진기길이300㎛, 폭200㎛로 잘라내어 브러드에리어(broad area)컨택트구조의 반도체레이저를 완성시켰다.
여기서, 본 발명의 요점인 n형 InGaAs버퍼층(12)에 대해서는 제8도에 도시한 바와 같이 버퍼층의 In조성비의 단계의 수를 5로 하고, 또, 각 단계에 있어서의 In조성비가 연속적으로 변화하는 영역(제1 영역)에 그 위에 오는 층(제2 영역)보다도In조성비가 5% 큰 영역을 마련한 구조로 하였다. 또, 제1영역의 두께의 비율을 0.1로 하였다 (제1 영역의 두께 10nm, 제 2 영역의 두께 90nm). 또, In조성비가 5% 큰 영역을 일부의 단계에 마련한 경우에는 그 나름대로의 효과가 얻어진다. 제1 영역, 제2 영역의 두께는 전단계에서 동일하게 하지 않아도 좋다. In조성의 상승개시점은 제8도에 있어서는 0으로 설정되어 있지만, 0으로 설정하는 것이 작업상 곤란한 경우에는 0.15이하이면 관계없다. 또, 버퍼층의 재료로서는 상기의 In조성을 사용하면 InAlGaAs의 4원계재료를 사용할 수 있다.
이 소자의 스레쉬홀드값 전류밀도는 500A/㎠로 InP기판을 사용한 격자정합계의 반도체레이저와 동등한 효과가 얻어졌다. 이와같이 본 실시예에 의하면 InP기판에 비해 저렴한 GaAs기판을 사용하여 InP기판을 사용한 격자정합계 반도체레이저와 동등한 특성을 갖는 반도체레이저가 얻어진다. 또, 본 실시예의 GaAs기판에 또 전자소자를 형성하여 광소자와 전자소자를 집적화(OEIC화)하면, 본 실시예의 장점을 더욱 살릴 수 있다. 본 발명에 의하면 버퍼층의 두께가 1㎛이하로 얇아도 실온에 있어서의 전자이동도가 8500㎠/Vs보다 큰 격자부정합계 적층결정구조 및 그것을 사용한 반도체장치를 실현할 수 있다.
제1도는 본 발명의 실시예1의 HEMT결정의 종단면도.
제2도는 본 발명의 실시예1의 InAlAs버퍼층의 In조성비의 분포도.
제3도는 본 발명의 실시예1의 InAlAs버퍼층의 In조성비의 연속변화영역의 비율과 InGaAs채널층의 전자이동도의 관계를 도시한 도면.
제4도는 본 발명의 실시예1의 버퍼층의 두께와 InGaAs채널층의 전자이동도의 관계를 도시한 도면.
제5도는 본 발명의 실시예1의 버퍼층의 In조성비의 단계의 수와 InGaAs채널층의 전자이동도의 관계를 도시한 도면.
제6도는 본 발명의 실시예1의 HEMT소자의 단면도.
제7도는 본 발명에 의한 반도체레이저의 단면도.
제8도는 본 발명의 실시예2의 InGaAs버퍼층의 In조성비의 분포도.
[부호의 설명]
1 …반절연성GaAs기판, 2 …언도프InAlAs버퍼층, 3 …언도프InGaAs채널형성층, 4 …언도프InAlAs스페이서층, 5 …n형 InAlAs층, 6 …언도프InAlAs층, 7 …n형 InGaAs캡층, 8 …소오스전극 9 …드레인전극 10 …게이트전극 11 …n형 GaAs기판, 12 …n형 InGaAs버퍼층, 13 …n형 InAlGaAs그레이디드층, 14 …n형InAlAs클래드층, 15 …언도프InAlGaAs GRIN층, 16 …언도프InGaAs활성층, 17 …언도프InAlGaAs GRIN층, 18 …p형InAlAs클래드층, 19 …p형 InAlGaAs그레이디드층 20 …p형 InGaAs컨택트층 21 …옴전극.

Claims (29)

  1. 기판결정;
    상기 기판결정상에 두께가 1㎛이하인 반도체버퍼층 및;
    상기 기판결정의 면과 평행한 방향에서 상기 기판결정의 면과 다른 격자 정수를 갖는 반도체박막을 포함하는 격자부정합계 적층결정구조로서,
    상기 버퍼층은 다층으로 형성된 여러개의 제1 영역과 여러개의 제2 영역을 포함하고, 상기 기판결정면과 평행한 방향에서의 상기 제1 영역의 격자정수는 적층방향에서 상기 반도체박막을 향해서 증가하고,
    상기 제1 영역은 상기 기판결정과의 격자부정합에 기인하는 격자왜곡이 완화되는 두께를 갖고 있고,
    상기 제2 영역은 상기 제1 영역의 각각의 하나의 상기 반도체박막측의 면상에 이것과 접해서 형성되어 있고, 상기 기판결정면과 평행한 방향에서의 제2 영역의 격자정수는 상기 적층방향에서 일정하고,
    상기 기판결정면과 평행한 방향에서의 상기 버퍼층의 격자정수는 상기 적층방향에서 연속하고 있는 것을 특징으로 하는 격자부정합계 적층결정구조.
  2. 제1항에 있어서,
    상기 기판결정면과 평행한 방향에서의 제1 영역과 제2 영역의 격자정수는 상기 제1 및 제2 영역에 공통의 구성원소의 조성비에 의해 제어되어 있고, 상기 공통의 구성원소의 조성비는 제1 영역 및 제2 영역 사이의 적어도 하나의 계면근방에서 적어도 하나의 제1 영역에 접한 상기 제2 영역보다 크게 되어 있는 것을 특징으로 하는 격자부정합계 적층결정구조.
  3. 제2항에 있어서,
    상기 기판결정은 GaAs로 형성되고, 상기 버퍼층은 InAlAs로 형성되고, 상기 반도체박막에 가장 가까운 상기 버퍼층측은 InGaAs로 형성되는 것을 특징으로 하는 격자부정합계 적층결정구조.
  4. 제2항에 있어서,
    상기 기판결정은 GaAs로 형성되고, 상기 버퍼층과 상기 반도체박막에 가장 가까운 버퍼층측은 3족 원소성분과 다른 InAlGaAs로 형성된 것을 특징으로 하는 격자부정합계 적층결정구조.
  5. 제1항에 있어서,
    상기 기판결정은 GaAs로 형성되고, 상기 버퍼층은 InAlAs로 형성되고, 상기 반도체박막에 가장 가까운 버퍼층측은 InGaAs로 형성된 것을 특징으로 하는 격자부정합계 적층결정구조.
  6. 제1항에 있어서,
    상기 기판결정은 GaAs로 형성되고, 상기 버퍼층과 상기 반도체박막에 가장 가까운 버퍼층측은 3족 원소성분과 다른 InAlGaAs로 형성된 것을 특징으로 하는 격자부정합계 적층결정구조.
  7. 특허청구의 범위 제1항에 기재된 격자부정합계 적층결정구조에 있어서 반도체박막에 형성된 능동영역을 포함하는 것을 특징으로 하는 반도체장치.
  8. 제7항에 있어서,
    상기 기판결정은 GaAs로 형성되고, 상기 버퍼층은 InAlAs로 형성되고, 상기 반도체박막에 가장 가까운 버퍼층측은 InGaAs로 형성된 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서,
    전계효과 트랜지스터를 더 포함하고,
    상기 기판결정은 반절연성 GaAs로 형성되고,
    상기 버퍼층은 언도프InAlAs로 형성되고,
    상기 반도체박막은 기판결정상에서부터 순차로 적층된 언도프 InGaAs채널층, 언도프 InAlAs스페이서층, n형 InAlAs 캐리어공급층, 언도프 InAlAs층, n형 InGaAs캡층을 포함하고, n형 InGaAs캡층은 n형 InGaAs캡층하의 언도프 InAlAs층이 게이트영역내에서 노출되도록 소오스 및 드레인영역으로 분할되고, 소오스 및 드레인전극은 캡층의 소오스 및 드레인영역에 각각 형성되고, 게이트 전극은 상기 언도프 InAlAs층의 노출부상에 형성되는 것을 특징으로 하는 반도체장치.
  10. 제9항에 있어서,
    상기 InAlAs버퍼층의 총두께에 대한 상기 InAlAs버퍼층의 제1 영역의 두께비율의 범위는 0.1∼0.45인 것을 특징으로 하는 반도체장치.
  11. 특허청구의 범위 제2항에 기재된 격자부정합계 적층결정구조에 있어서 상기 반도체박막에 형성된 능동영역을 포함하는 것을 특징으로 하는 반도체장치.
  12. 제11항에 있어서,
    상기 기판결정은 GaAs로 형성되고, 상기 버퍼층은 InAlAs로 형성되고, 상기 반도체박막에 가장 가까운 버퍼층측은 InGaAs로 형성된 것을 특징으로 하는 반도체장치.
  13. 제 12항에 있어서,
    전계효과 트랜지스터를 더 포함하고,
    상기 기판결정은 반절연성 GaAs로 형성되고,
    상기 버퍼층은 언도프InAlAs로 형성되고,
    상기 반도체박막은 기판결정상에서부터 순차로 적층된 언도프 InGaAs채널층,언도프 InAlAs스페이서층, n형 InAlAs 캐리어공급층, 언도프 InAlAs층, n형 InGaAs캡층을 포함하고, n형 InGaAs캡층은 n형 InGaAs캡층하의 언도프 InAlAs층이 게이트영역에서 노출되도록 소오스 및 드레인영역으로 분할되고, 소오스 및 드레인전극은 캡층의 소오스 및 드레인영역상에 각각 형성되고, 게이트 전극은 상기 언도프 InAlAs층의 노출부상에 형성되는 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서,
    상기 InAlAs버퍼층의 총두께에 대한 상기 InAlAs버퍼층의 제1 영역의 두께비율의 범위는 0.1∼0.45인 것을 특징으로 하는 반도체장치.
  15. 기판결정상의 다층의 반도체층을 포함하는 반도체웨이퍼로서,
    상기 반도체층은 적층방향에서 다층으로 형성된 여러개의 제1 영역과 여러개의 제2 영역을 포함하고, 상기 기판결정의 면과 평행한 방향에서의 상기 제1 영역의 격자정수는 적층방향에서 반도체박막 결정을 향해서 증가하고,
    상기 제1 영역은 상기 기판결정과의 격자부정합에 기인하는 격자왜곡이 완화되는 두께를 갖고 있고,
    상기 제2 영역은 상기 제1 영역의 상기 기판결정측과 반대의 면상에 이것과 접하여 형성되어 있고, 상기 기판결정면과 평행한 방향에서의 제2 영역의 격자정수는 적층방향에서 일정하고,
    상기 기판결정면과 평행한 방향에서의 반도체층의 격자정수는 상기 적층 방향에서 연속하고 있는 것을 특징으로 하는 반도체웨이퍼.
  16. 제15항에 있어서,
    상기 기판결정은 GaAs로 형성되고, 상기 버퍼층과 상기 반도체박막에 가장 가까운 버퍼층측은 3족 원소성분과 다른 InAlGaAs로 형성한 것을 특징으로 하는 반도체웨이퍼.
  17. 제 15항에 있어서,
    상기 기판결정면과 평행한 방향에서의 제1 영역과 제2 영역의 격자정수는 상기 제1 및 제2 영역에 공통의 구성원소의 조성비에 의해 제어되어 있고, 상기 공통의 구성원소의 조성비는 제1 영역 및 제2 영역 사이의 적어도 하나의 계면근방에서 적어도 하나의 제1 영역에 접한 상기 제2 영역보다 크게 되어 있는 것을 특징으로 하는 반도체웨이퍼.
  18. 제17항에 있어서,
    상기 기판결정은 GaAs로 형성되고, 상기 버퍼층과 상기 반도체박막에 가장 가까운 버퍼층측은 3족 원소성분과 다른 InAlGaAs로 형성되는 것을 특징으로 하는 반도체웨이퍼.
  19. 제17항에 있어서,
    상기 기판결정은 GaAs로 형성되고, 상기 반도체층은 InAlAs로 형성된 것을 특징으로 하는 반도체웨이퍼.
  20. 제15항에 있어서,
    상기 기판결정은 GaAs로 형성되고, 상기 반도체층은 InAlAs로 형성된 것을 특징으로 하는 반도체웨이퍼.
  21. 기판;
    교대로 있는 서브층을 포함하며, 하나 걸러의 서브층이 상기 기판의 평면에서 떨어져 수직을 이루는 방향으로 증가하는 각각의 격자정수에 의해 특성화된 격자왜곡 흡수특성을 갖는 상기 기판과 접하는 서브층에서 개시되며, 다른 서브 층이 기판의 평면과 수직방향에서 각각 일정한 격자정수에 의해 특성화된 격자흡수특성을 갖는 다층화된 버퍼층 및
    상기 버퍼층상에 형성되며, 그 각각이 상기 기판면과 평행한 방향에서 기판의 격자정수와 다른 격자정수를 갖는 여러개의 층을 포함하는 것을 특징으로 하는 격자부정합계 적층결정구조.
  22. 제21항에 있어서,
    상기 버퍼층은 일정한 격자정수를 갖는 상기 버퍼층내에서 다음의 서브층의 개시까지 증가하는 격자정수를 갖는 각 서브층에서 선형적으로 증가하는 농축 인듐을 포함하는 것을 특징으로 하는 격자부정합계 적층결정구조.
  23. 제21항에 있어서,
    상기 버퍼층은 일정한 격자정수를 갖는 상기 버퍼층내에서 다음의 서브층 내의 농축인듐보다 높은 레벨까지 증가하는 격자정수를 갖는 각 서브층내에서 증가하는 농축인듐을 포함하는 것을 특징으로 하는 격자부정합계 적층결정구조.
  24. 제21항에 있어서,
    상기 기판은 GaAs결정인 것을 특징으로 하는 격자부정합계 적층결정구조.
  25. 제24항에 있어서,
    상기 버퍼층은 InAlAs를 포함하고, 버퍼층과 접하여 버퍼층상에 형성된 층은 InGaAs로 형성되는 것을 특징으로 하는 격자부정합계 적층결정구조.
  26. 제24항에 있어서,
    상기 버퍼층은 InGaAs를 포함하고, 버퍼층과 접하여 버퍼층상에 형성된 층은 InAlGaAs로 형성되는 것을 특징으로 하는 격자부정합계 적층결정구조.
  27. 제24항에 있어서,
    상기 버퍼층은 InAlGaAs를 포함하고, 버퍼층과 접하여 버퍼층상에 형성된 층은 InGaAs로 형성되는 것을 특징으로 하는 격자부정합계 적층결정구조.
  28. 제24항에 있어서,
    상기 버퍼층은 InAlGaAs를 포함하고, 버퍼층과 접하여 버퍼층상에 형성된 층은 InAlGaAs로 형성되는 것을 특징으로 하는 격자부정합계 적층결정구조.
  29. 특허청구의 범위 제21항 내지 제28항 중의 어느 한항에 기재된 격자부 정합계 적층결정구조를 갖는 것을 특징으로 하는 반도체장치.
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