KR100327951B1 - 반도체집적회로장치에적용가능한파워온리셋회로 - Google Patents

Abstract

파워온리셋회로는 발진회로, 발진이 적절하게 수행되었는지의 여부를 확인하는 발진정지검출회로, 전원전압(VDD)으로 소정의 전압(VDD2)을 발생시키는 전압안정기, 기동회로를 포함한다. 본 파워온리셋회로는 래치회로를 더 포함한다. 전원이 상승하는 동안 래치회로는 초기상태로 되어, 래치회로를 파워온리셋상태가 되도록 하는 신호를 출력한다. VDD의 값이 VDD2의 값보다 크게 되어 VDD2가 안정한 상태로 되면, 래치회로의 초기상태는 해제되고, VDD가 안정화되고 있는 한 발진회로가 발진을 시작하여 래치회로를 세트상태로 설정하여 레치회로로부터 파워온리셋상태를 해제하기 위한 신호가 출력된다.

Description

반도체집적회로장치에 적용가능한 파워온리셋회로

본 발명은 반도체집적회로장치에 적용가능한 파워온리셋(Power-on Reset)회로에 관한 것으로서, 특히, 집적회로의 전원공급시 플립플롭회로(Flip-flop Circuit) 등의 내부회로를 초기화시키는 파워온리셋회로에 관한 것이다.

파워온리셋회로를 구성하는 일반적인 방법으로는, 예를 들어, 저항분할로써 전원전압을 모니터링하면서, 전원전압이 소정의 전압값 이하가 되면 리셋상태를 유지시키는 방법이 있다. 다른 방법은 저항값 및 용량값의 곱에 의존하는 시정수회로(Time Constant Circuit)를 사용하여, 전원상승에 대해 리셋신호를 지연시키는 방법이 있다. 이러한 파워온리셋회로중 어느 하나를 집적회로에 채용하기 위해서는 고저항 및 대용량의 소자가 필요하며, 이에 의해 소비전력의 증가 및 집적회로면적이 증대하게 된다.

따라서, 대부분의 파워온리셋회로들은, 집적회로의 외측에 마련되는 저항 및 콘덴서 등과 같은 별도의 부품들을 필요로 한다. 한편, 발진회로(Oscillation Circuit)를 내장하는 집적회로는 발진이 안정화될 때까지의 시간을 리셋신호로서 사용하며, 이에 의해 상술한 바와 같은 특별한 별개의 부품없이, 파워온리셋회로를 집적회로내에 구성할 수 있다.

도 1은 집적회로내에 발진회로를 가지는 종래의 파워온리셋회로의 구성을 나타내는 블럭도이다. 도면에 보여진 파워온리셋회로는 전원단자(1), 전압안정기 (Voltage Stabilizer, 2), 기동회로(Start-up Circuit, 5), 집적회로의 외부단자들 (6 및 7)에 연결된 수정발진기(Crystal Oscillator, 8), 발진회로(10) 및 발진정지검출회로(Oscillation End Detection Circuit, 11)를 포함한다.

전압안정기(2)는 전원단자(1)에 접속되어, 전원단자로부터 전원전압 VDD를인가하여 소정의 전압 VDD2(VDD2<VDD)를 발생시키고, 소비전력을 감소시키기 위해이 전압 VDD2를 발진회로(10) 및 발진정지검출회로(11)에 공급한다. 기동회로(5)는 전압안정기(2)로부터 출력된 바이어스전압(3)을 모니터하고, 전원 공급후 전압레벨이 안정화될 때까지 전압안정기(2)내의 바이어스회로에 전류(4)를 공급하여 전압안정기(2)의 초기상태를 안정화시킨다. 발진회로(10)는 수정발진기(8)를 통해 클럭신호를 발생시켜 클럭단자(9)로 출력한다. 발진정지검출회로(11)는 클럭신호가 적절하게 생성되었는지 검출하고, 파워온리셋단자로부터 발진정지검출신호를 출력한다.

도 2는 도 1의 전압안정기의 구조를 나타내는 도면이다. 이 전압안정기는, 연산증폭기(Operation Amplifier, 38), 기준전압발생기(Reference Voltage Generator, 41), 및 바이어스회로(44)를 포함한다. 전압폴로워형 연산증폭기(38)는 VDD를 전원으로 하여 출력단자(37)로부터 소정의 전압 VDD2를 출력한다. 기준전압발생기(41)에는, 소스(Source)가 전원단자(1)에 접속되어 있는 P채널 트랜지스터(39)와 애노드측이 접지된 2개의 다이오드들(40)이 마련되어 있다. P채널 트랜 지스터(39) 및 다이오드(40)는 직렬로 연결되어 있다. 기준전압발생기(41)는 PN 접합의 밴드갭(Band Gab)을 사용하여 연산증폭기(38)의 기준전압을 발생시킨다. 자기바이어스형(Self-bias Type) 바이어스회로(44)는 두 개의 P채널 트랜지스터 (42) 및 두개의 N채널 트랜지스터(43)를 사용하는 두 개의 전류거울회로(Current Mirror Circuit)를 상호적으로 결합하여, 안정된 바이어스전압을 기준전압발생기 (41)내의 P채널 트랜지스터(39)의 게이트에 공급한다. 출력단자(45)는, 바이어스전압(3)이 모니터되는 도 1의 기동회로(5)에 바이어스전압(3)을출력한다. 한편, 입력단자(46)에는, 도 1의 기동회로(5)로부터 출력된 전류가 입력된다.

도 3은 도 1의 기동회로(5)의 구성을 나타내는 도면이다. 이 기동회로는 두개의 N채널트랜지스터(47), P채널트랜지스터(48, 50, 51), 및 N채널트랜지스터 (49)를 가지는 전류거울회로를 포함한다. P채널트랜지스터(48)는, 바이어스전압 (3)을 피드백하고 기동회로(5)의 작동을 절환하기 위해, 전압안정기(2)내에 배치된바이어스회로(44)의 출력단자(45)로부터 입력단자(52)에 입력되는 바이어스전압(3)을 모니터한다. N채널트랜지스터(49)는 전류를 바이어스회로(44)에 출력한다. 종 방향으로 배치된 P채널트랜지스터들(50 및 51)은 N채널 트랜지스터(49)의 게이트전압을 설정한다. 출력단자(53)는 기동회로(5)로부터 출력된 전류를 출력한다.

도 4는 도 1의 발진회로(10)의 구성을 나타낸 도면이다. 이 발진회로는 인버터게이트(Inverter Gate, 54), 피드백저항소자(Feed-back Resistive Element, 55), 용량소자(Capacitive Elements, 56, 57), 및 부저항소자(Negative Resistive element, 58)를 포함한다. 인버터게이트(54)는 외부단자(6)에 접속된 입력단자와 외부단자(7)에 접속된 출력단자를 가지고 있다. 그 구동성능(Driving Ability)은 원하는 발진주파수에 따라 결정된다. 피드백저항소자(55)는 인버터게이트(54)에 병렬로 접속되어 있다. 용량소자(56)는 외부단자(6)에 연결되어 있다. 한편, 용량소자(57)는 인버터게이트(54)의 출력단자에 연결되어 있다. 부저항소자(58)는 인버터게이트(54)의 출력단자와 외부출력단자(7) 사이에 연결되어, 발진을 안정화시킨다.

도 5는 도 1의 발진정지검출회로(11)의 구성을 나타내는 도면이다. 이 발진정지검출회로는 3개의 N채널 트랜지스터(59), 용량소자들(60, 64), 저항소자(61), 인버터게이트(63), 및 출력을 위한 버퍼게이트(65)를 포함한다. 저항소자(61)는 용량소자(60)내에 축적되어 있는 전하를 방출한다. 인버터게이트(63) 및 용량소자 (64)는 AC결합을 위해 입력단자(62)로부터의 클럭신호를 입력받는다. 따라서, 전 하펌프회로가 구성되고, 발진회로(10)의 발진이 중단되었을 때, 용량소자(60)내에 저장되어 있는 전하가 저항소자(61)를 통해 방전되어, 출력단자(66)로부터 파워온리셋단자(13)로 저레벨의 발진정지검출신호가 출력되게 한다.

이하에서는, 종래 파워온리셋회로의 동작을 도 1 내지 도 6과 관련하여 설명한다. 도 6은 도 1의 도시된 파워온리셋회로의 작동을 설명하는 도면이다.

도 6에서 볼 수 있는 바와 같이, 발진정지검출회로(11)내의 용량소자(60)는 전원이 집적회로에 공급되기 전, 즉 t1전에, 전하를 축적하지 않는다. 따라서, 발진정지검출회로(11)로부터 파워온리셋단자(13)로 출력되는 발진정지검출신호(리셋신호)는 저레벨로 되어, 집적회로의 내부회로를 초기화(리셋)한다.

시간 t1에서 전원이 집적회로에 공급되면, 집적회로의 전원단자(1)의 전압이 점차적으로 증가하고, 동시에, 전압안정기(2)로부터 출력된 전압(16)도 점차적으로 증가한다. 이 때, 전압안정기(2)로부터 출력된 전압(16)이 안정되는 시간 t2에 발진회로(10)의 발진이 개시되면, 발진정지검출회로(11)의 전하펌프회로가 작동을 개시하여 용량소자(60)에 전하가 저장되기 시작한다.

용량소자(60)의 내부에 충분한 전하가 저장되어 버퍼게이트(65)의 입력논리문턱전압(Input Logical Threshold Voltage)을 초과하면, 발진정지검출회로(11)로부터 출력된 발진정지검출신호(리셋신호)가 시간 t4에서 고레벨로 된다. 이 때, 발진정기검출신호가 리셋해제신호(Reset Cancel Signal)로서 파워온리셋단자(13)로부터 출력되어, 집적회로의 내부회로의 리셋상태(초기화 상태)를 해제시킨다.

이 때, 리셋해제신호가 발생하는 시간 t4는 집적회로의 전원전압이 소정의 전압 VDD가 되는 시간 t3로부터 충분히 지연될 수 있다. 따라서, 다른 특별한 장치없이 파워온리셋을 실현할 수 있다.

종래의 파워온리셋회로에서는, 때때로, 발진회로가 전원전압의 불안정 및 전자기적 노이즈와 같은 외부 환경에 영향을 받기 때문에 발진이 불안정해진다. 이러한 경우, 전하펌프회로내의 용량소자(60)에 축적된 전하들이 줄어들어 버퍼게이트 (65)의 입력논리문턱전압보다 낮아진다. 발진이 정지된 것으로 결정되면, 발진정지검출회로는 저레벨로 되어, 전원전압이 VDD레벨을 유지하더라도 내부회로가 리셋되게 한다. 이것은 중대한 문제점으로 대두된다.

게다가, 최근의 컴퓨터들은 시계회로(Time Circuit)를 가지고 있어서, 시스템관리가 시간과 날짜의 트래킹을 유지할 수 있도록 되어 있다. 이 시계회로는 컴퓨터에 전원이 공급되지 않는 경우에도 정확한 시간을 유지해야 하고, 그래서, 컴퓨터와 별도로 배터리등과 같은 백업가능한 전원을 사용한다. 종래의 파워온리셋회로에서는, 발진회로, 및 발진주파수를 분할해서 날짜와 시간을 생성하는 기억회로 (Memory Circuit)를 포함하는 시간회로를 구성하여, 컴퓨터 전원의 발진이 정지된 것으로 판단되어지는 경우, 시계회로의 날짜와 시간을 기억하는 기억회로가 리셋된다. 이것은 컴퓨터시스템에 중대한 영향을 끼친다.

따라서, 리셋이 예상되지 않는 경우에, 집적회로의 클럭회로와 내부회로의 리셋팅하는 문제를 해결하기 위한 방법이 일본 특개평7-239348호에 개시되어 있다. 이 개시물의 도 1 및 도 2에서 볼 수 있는 바와 같이, 이 기술은 플립플롭에 의해 전원전압검출회로로부터 출력된 신호를 래칭하는 방법이다. 하지만, 전원전압검출회로를 저항분할에 의해서 구성하고, 래치회로(Latched Circuit)의 초기상태를 공핍트랜지스터(Depletion Transistor)로 풀업하여 고정시키면, 집적회로의 소비전력이 증대하게 된다. 예를 들어, 300kΩ의 저항을 전원전압과 접지전압 사이에 구성하면, 전원전압이 3V일 때, 항상 10㎂정도의 전류가 소비된다. 따라서, 종래의 전원전압검출회로는 배터리에 의한 백업에 의존하는 저소비전력회로에 적합하지 않다.

한편, 일본 특개평 3-178215호에는 상술한 문제들을 해결하기 위한 다른 기술이 개시되어 있다. 이 개시물의 도 1에서 볼 수 있는 바와 같이, 이 기술은 전원전압검출회로로부터의 신호를 저항 R과 용량 C로 구성된 RC필터회로를 통해 중간전위(Intermediate Potential)를 발생하여 래칭시키는 방법이다. 하지만, 전원의 상승시간을 위해 충분히 큰 지연신호를 생성하기 위하여, 저항값 R 및 용량값 C를 더 증대시켜야 하며, 이에 의해 집적회로면적이 더 증대하게 된다. 예를 들어, 전원전압의 변화에 대해 1㎳의 지연을 발생시키기 위해서는, 저항 R이 100㏀이 되는 경우 용량 C가 10㎋가 되어야 하고, 초미세가공(Submicron Processing)의 MOS용량소자를 구현하려는 경우 거의 4㎟의 영역이 필요하다. 이것은, 집적회로장치의 면적을 증대시키고 제조단가의 상승을 유발시킨다.

따라서, 본 발명의 목적은, 집적회로의 소비전력을 가능한 한 낮출 수 있고, 집적회로의 면적의 증가를 방지할 수 있는 파워온리셋회로를 제공하는 것이다.

도 1은 종래의 파워온리셋회로의 구성을 나타내는 블럭도,

도 2는 도 1의 전압안정기를 나타낸 도면,

도 3은 도 1의 기동회로의 구성을 나타낸 도면,

도 4는 도 1의 발진회로의 구성을 나타낸 도면,

도 5는 도 1의 발진정지검출회로의 구성을 나타낸 도면,

도 6은 도 1의 파워온리셋회로의 작동을 설명하기 위한 도면,

도 7은 본 발명의 제 1실시예에 따른 파워온리셋회로의 블럭도,

도 8은 도 7의 기동회로의 구성을 나타낸 도면,

도 9는 도 7의 RS래치회로의 구성을 나타낸 도면,

도 10은 도 7의 파워온리셋회로의 작동을 설명하기 위한 도면,

도 11은 본 발명의 제 2실시예에 따른 파워온리셋회로의 블럭도,

도 12는 도 11의 D래치회로의 구성을 나타낸 도면이다.

본 발명의 한 양태에 따르면, 파워온리셋회로에 있어서, 발진회로, 발진이 적절하게 수행되었는지의 여부를 확인하는 발진정지검출회로, 전원전압(VDD)으로 소정의 전압(VDD2)을 발생시켜 상기 소정의 전압(VDD2)을 상기 발진회로에 공급하는 전압안정기, 상기 전압안정기를 초기화시키는 기동회로, 상기 발진정지검출회로로부터의 발진정지검출신호 및 상기 기동회로로부터의 절환신호를 입력해서 집적회로의 내부회로의 초기화상태를 해제하기 위한 리셋해제신호를 출력하는 래치회로를 포함하는 파워온리셋회로가 제공된다. 본 파워온리셋회로는, 전원공급시 및 전원 상승직후에, 상기 발진회로에서 발진이 중단되었음을 표시하는 발진정지검출신호를 출력하고, 상기 기동회로가 작동중임을 표시하는 절환신호를 출력해서 상기 래치회로를 초기상태로 설정하고, 상기 래치회로로부터의 신호를 상기 집적회로에 출력하여 파워온리셋상태를 설정한다. 본 파워온리셋회로는 전원전압값(VDD)이 소정의 전압값(VDD2)을 초과하는 경우, 상기 전압안정기에서 출력되는 소정의 전압(VDD)이 안정되면, 상기 기동회로가 정지하였음을 표시하는 절환신호를 출력해서 상기 래치회로의 초기상태를 해제시킨다. 본 파워온리셋회로는 전원전압(VDD)이 안정되고 상기 발진회로가 발진하면, 상기 발진회로에서 발진이 중단되지 않았음을 표시하는 발진정지검출신호를 출력하여 상기 래치회로를 셋(set)상태로 설정하고, 파워온리셋상태를 해제하기 위한 상기 래치회로로부터의 신호를 집적회로에 출력하는 것을 특징한다.

본 발명의 다른 분야에 따르면, 상기 래치회로는 셋단자에 발진정기감지신호가 입력되고, 리셋단자에 절환신호가 입력되는 RS래치회로인 것을 특징으로 하는 본 발명의 한 양태에 따른 파워온리셋회로가 제공된다.

본 발명의 또 다른 양태에 따르면, 상기 래치회로는, 클럭단자에 발진정지검출신호가 입력되고, 리셋단자에 절환신호가 입력되는 D래치회인 것을 특징으로 하는 본 발명의 한 양태에 따른 파워온리셋회로가 제공된다.

따라서, 상기한 분야들을 구비하는 본 발명에 따르면, 래치회로가 셋(Set)되면, 전압안정기를 재시동하지 않는 한 다시 리셋되지 않는다. 이에 의해, 발진회로의 발진이 중지하더라도 래치회로의 셋상태가 유지되고, 발진정지검출신호를 리셋신호로서 사용하는 회로는, 전원이 인가되는 경우 이외에는, 초기화되지 않는다.

본 발명의 상기 목적 및 신규한 특징은, 다음의 상세한 설명을 첨부된 도면을 참조하여 읽을 때 보다 명확하게 이해될 것이다. 하지만, 구체적인 설명을 위한 도면들은 본 발명을 한정하지 않는다.

이하에서는 도면을 참조하여, 본 발명의 파워온리셋회로의 바람직한 실시예들을 상세하게 설명한다.

도 7은 본 발명의 제 1실시예의 파워온리셋회로의 구성을 나타낸 블럭도이다. 이 실시예는 본 발명의 가장 바람직한 상태를 나타낸다. 도 7의 파워온리셋회로는 전원단자(1), 전압안정기(2), 기동회로(5), 집적회로의 외부단자들(6 및 7)에접속된 수정발진기(8), 발진회로(10), 발진정지검출회로(11), 및 RS래치회로 (12)를 가지고 있다.

전압안정기(2)는 전원전압 VDD를 공급하는 전원단자(1)에 접속되어 전원전압 VDD로부터 소정의 전압 VDD2(VDD2<VDD)를 이끌어내어, 이 전압(VDD2)을 소비전력을 감소시키기 위해 발진회로(10), 발진정지검출회로(11) 및 RS래치회로(12)에 제공한다. 기동회로(5)는 전압안정기(2)로부터 출력된 바이어스전압(3)을 모니터하여, 전원공급후 전압레벨이 안정될 때까지, 전류(4)를 전압안정기(2)내의 바이어스회로에 제공하여, 전압안정기(2)의 초기상태가 안정화되게 한다. 발진회로(10)는 수정발진기(8)로부터 클럭신호를 발생시켜 클럭단자(9)로 출력한다. 발진정지검출회로 (11)는 클럭신호가 적절하게 발생되었는지를 검출한다. 이 때, 발진정지검출회로 (11)로부터 출력되는 발진정지검출신호는 파워온리셋단자(13) 및 RS래치회로(12)에 인가된다. RS래치회로(12)는 발진정지검출회로로부터 출력되는 발진정지검출신호를 세트단자 S로 입력받는다. 동시에, RS래치회로(12)는 전압안정기(2)를 초기화 시키는 기동회로(5)로부터 출력된 절환신호(14)를 리셋단자 R에 입력받는다. RS래치회로(12)는 출력신호를 파워온리셋단자(15)에 출력한다.

도 7에서 볼 수 있는 전압안정기(2), 발진회로(10) 및 발진정지검출회로(11)는 도 2, 4 및 5를 참조하여 설명한 회로들과 동일한 회로구성을 가진다. 따라서, 상술한 구성에 대한 설명은 생략한다.

도 8은 도 7의 기동회로의 구성을 나타낸 도면이다. 이 기동회로는 도 3과 관련하여 종래의 기술로서 설명한 것과 동일하다. 도 8과 도 3에서 볼 수 있는 기동회로들간의 차이점은, 도 8의 기동회로는 전압안정기(2)내의 바이어스회로(44)에 전류를 보내기 위해 N채널트랜지스터(49)를 스위칭하기 위한 절환신호(14)를 출력단자(17)로부터 뽑아낼 수 있다는 것이다.

도 9는 도 7의 RS래치회로(12)의 구성을 나타낸 도면이다. 도면에서 볼 수 있는 래치회로는 2입력NAND게이트들(18, 19) 및 인버터게이트들(20, 22)을 가진다. 셋단자(21)로부터 입력된 발진정지검출신호는 인버터게이트(20)를 통해서 2입력 NAND게이트(18)의 입력단자들 중 어느 하나의 단자로 출력된다. 한편, 리셋단자 (23)로 입력되는 절환신호(14)는 인버터게이트(22)를 통해서 2입력NAND게이트(19)의 입력단자들 중 어느 하나의 단자로 출력된다. 2입력NAND게이트(18)로부터의 출력은 2입력NAND게이트(19)의 타측 단자에 인가된다. 마찬가지로, 2입력NAND게이트 (19)의 출력은 2입력NAND게이트(18)의 타측 단자에 인가된다. 또한, 2입력NAND게이트(18)의 출력은 RS래치회로(12)의 출력단자(24)의 역할을 한다.

한편, 본 발명의 제 1실시예에 따른 파워온리셋회로의 작동을 도 7 내지 도 10을 참조하여 설명한다. 도 10은 도 7에 보인 파워온리셋회로의 작동을 나타낸 도면이다.

도 10에 보인 바와 같이, 전원이 집적회로에 공급되기 전 즉, 시간 t1 전에, 도 6과 관련하여 설명한 종래의 기술과 마찬가지로, 전하들이 발진정기검출회로 (11)내의 용량소자(60)에 축적되지 않는다. 따라서, 발진정지검출회로(11)로부터 파워온리셋단자(13) 및 RS래치회로(12)에 출력되는 발진정지검출신호(리셋신호)가 저레벨로 되어 내부회로를 초기화시킨다.

시간 t1에 전원이 공급되는 경우, 집적회로의 전원단자(1)의 전압이 점차적으로 상승할 것이다. 마찬가지로, 기동회로(5)의 스위치단자(17)로부터 출력된 절환신호(14)와 전압안정기(2)로부터 출력된 전압(16)도 점차적으로 증가할 것이다.

전압이 상승하는 동안인 t1에서 t2 사이의 시간동안, 발진회로(10)에서 아직 발진이 시작되지 않는다. 따라서, 발진정지상태를 나타내는 저레벨 발진정지검출신호가 RS래치회로(12)의 셋단자(21)에 인가되고, 기동회로(5)가 작동함을 나타내는 고레벨 절환신호(14)가 리셋단자(23)에 인가된다. 결과적으로, RS래치회로(12)는 리셋상태로 초기화된다. 이 경우, 저레벨의 리셋신호는 RS래치회로(12)의 출력단자 (24)로부터 파워온리셋단자(15)에 출력되고, 파워온리셋단자로부터 내부회로로 출력된다.

시간 t2에서는, 집적회로의 전원단자(1)로부터의 전압이 전압안정기(2)가 제공되는 전압 VDD2를 초과하면, 전압안정기(2)가 안정화된다. 이 때, 기동회로(5)는 정지하고, 기동회로(5)로부터 출력된 절환신호(14)는 저레벨로 된다. 따라서, 저레벨 절환신호(14)가 리셋단자(23)에서 RS래치회로(12)에 인가되어, 이에 의해 리셋상태가 해제된다. 시간 T2에 발진회로에서 발진이 개시되면, 발진회로에서 발진이 진행되고 있다는 것을 알리는 고레벨 발진정지검출신호가 발진정기검출회로 (11)로부터 출력된다. 이에 의해, RS래치회로가 셋상태로 된다.

t3에서는, 고레벨 리셋해제신호가 RS래치회로(12)의 출력단자(24)로부터 파워온리셋단자(15)에 출력되어, 내부회로로 출력된다.

도 11은 본 발명의 제 2실시예의 파워온리셋회로의 구성을 나타낸 블럭도이다. 도 11에 도시된 특정 파워온리셋회로는, 제 1실시예의 RS래치회로가 D래치회로로 대체되어 있다는 점을 제외하면, 도 7의 제 1실시예와 거의 동일하다. 파워온리셋회로는 전원단자(1), 전압안정기(2), 기동회로(5), 집적회로의 외부단자들(6, 및 7)에 연결되어 있는 수정발진기(8), 발진회로(10), 발진정지검출회로(11), 및 D래치회로(25)를 가진다.

전압안정기(2)는 전원전압 VDD를 공급하는 전원단자(1)에 접속되어 전원전압 VDD로부터 소정의 전압 VDD2(VDD2<VDD)를 발생시켜, 이 전압 VDD2를 소비전력을 감소시키기 위해 발진회로(10), 발진정지검출회로(11) 및 D래치회로(25)에 제공한다. 기동회로(5)는 전압안정기(2)로부터 출력된 바이어스전압(3)을 모니터하여, 전원공급후의 전압레벨이 안정될 때까지, 전류(4)를 전압안정기(2)내의 바이어스회로에 제공하여, 전압안정기의 초기상태를 안정되게 한다. 발진회로(10)는 수정발진기 (8)로부터 클럭신호를 발생시켜 클럭단자(9)로 출력한다. 발진정지검출회로(11)는 클럭신호가 적절하게 발진되었는지를 검출한다. 이 때, 발진정지검출회로(11)로부터 출력되는 발진정지검출신호는 파워온리셋단자(13) 및 D래치회로(25)에 인가된다. D래치회로(25)는 전압안정기(2)로부터 출력되어 그 데이타단자 D에 입력되는 전압 VDD2를 가진다. D래치회로는 발진정지검출회로(11)로부터 출력되어 클럭단자 (C)에 인가되는 발진정지검출신호를 가진다. 이것은 또한 전압안정기(2)를 초기화시키도록 기동회로(5)의 스위치단자(17)로부터 출력되어 스위치신호(14)를 리셋단자 R로 입력받아, 최종적으로 파워온리셋단자(26)로부터 출력신호를 출력한다.

전압안정기(2), 기동회로(5), 발진회로(10) 및 발진정지검출회로(11)는 도2, 4, 5 및 8과 관련하여 설명한 종래의 기술 및 제 1실시예에서의 회로들과 동일한 기능을 수행한다. 따라서, 이들 구성에 대한 설명은 생략한다.

도 12는 도 11의 D래치회로의 구성을 나타낸 도면이다. 도 12의 D래치회로는 2입력NOR게이트(27), 인버터게이트들(28, 30, 32) 및 전송게이트들(33, 34)을 가진다. 데이터단자(29)는 전압안정기로부터 출력되는 전압 VDD를 입력받는다. 클럭단자(31)는 발진정기검출회로(11)로부터 출력되는 발진정지검출신호(14)를 입력받는다. 리셋단자(36)는 기동회로(5)로부터 출력되는 절환신호를 입력받는다. 2입력NOR게이트(27) 및 인버터게이트(28)는 순환회로(Loop Circuit)를 형성하며, NOR게이트 (27)의 입력단자들 중 어느 일측은 인버터게이트(30) 및 전송게이트(33)를 통해서 데이터단자 (29)로부터의 전압 VDD2를 입력받는다. 클럭단자(31)와 인버터게이트 (32)는, 클럭단자(31)에 인가되는 발진정지검출신호가 저 레벨일 때 데이터를 래치하기 위하여, 전송게이트들(33, 34)을 제어한다. 2입력NOR게이트(27)로부터의 출력신호는 출력단자(35)로부터 래치된 데이터로서 출력되고, 리셋단자(36)로부터 입력된 절환신호(14)는 2입력NOR게이트(27)의 타측 입력단자에 인가된다.

본 발명의 제 2실시예의 작동은, 도 10과 관련하여 설명된 것과 거의 동일하다. 따라서, 설명은 생략한다.

본 발명의 바람직한 실시예가 특정 용어를 통해 기술되어 있지만, 이것은 단지 예로서 설명하기 위한 것이며, 다음 청구항들의 범위 및 사상을 벗어나지 않고 다양한 변형 및 변경이 가능하다.

본 발명의 효과중 하나는 집적회로에 전원이 공급되어 상승하는 동안 발진이 불안정하고 일시적으로 중단되는 경우에도, 파워온리셋회로가 내부회로를 리셋팅하지 않으며, 이에 의해, 파워온리셋회로가 안정하게 된다는 것이다. 이것은 처음의 발진이 시작되는 타이밍이 발진정지검출신호에 의해 감지되어 래치회로에서 유지되기 때문이다.

본 발명의 다른 효과는 배치면적의 현저한 증가없이 집적회로의 소비전력을 줄일 수 있고, 이에 의해 안정된 파워온리셋회로를 실현할 수 있다는 것이다. 이 것은 특벽한 회로를 추가시킬 필요없이 단지 일반적인 래치회로 즉, 보통크기의 트랜지스터 12개를 추가하여 구성할 수 있다는 사실에 기인한다. 이에 따라, 래치회로를 새로운 소자의 추가없이 이미 존재하는 기동회로의 절환신호를 사용하여 초기화할 수 있어, 배선 변경만으로 초기화할 수 있게 된다.

이와 같이, 집적회로에 전원이 공급될 때, 전원공급 후 발진이 불안정하게 되더라도 리셋신호가 활성화되지 않기 때문에, 파워온리셋회로는 확실한 파워온리셋을 수행할 수 있다. 따라서, 집적회로의 내부회로가 초기화되는 것을 방지할 수 있고, 집적회로의 소비전력을 낮출수 있어서, 집적회로의 크기를 증대시키지 않고도 고집적이 가능하게 된다.

이상 설명한 바와 같이, 본 발명에 따르면, 집적회로의 소비전력을 최대로 낮출 수 있고, 집적회로의 면적을 줄일 수 있는 파워온리셋회로가 제공된다.

Claims (3)

1. 파워온리셋회로에 있어서,

   발진회로, 발진이 적절하게 수행되었는지의 여부를 확인하는 발진정지검출회로, 전원전압으로 소정의 전압을 발생시켜 상기 소정의 전압을 상기 발진회로에 공급하는 전압안정기, 상기 전압안정기를 초기화시키는 기동회로, 상기 발진정지검출회로로부터의 발진정지검출신호 및 상기 기동회로로부터의 절환신호를 입력받아 집적회로의 내부회로의 초기화상태를 해제하기 위한 리셋해제신호를 출력하는 래치회로를 포함하여;

   전원공급시 및 전압이 상승한 직후에, 상기 발진회로에서 발진이 중단되었음을 표시하는 발진정지검출신호를 출력하고, 상기 래치회로를 초기상태로 설정하도록 상기 기동회로가 작동중임을 표시하는 절환신호를 출력하고, 파워온리셋상태를 설정하기 위해 상기 래치회로로부터의 신호를 상기 집적회로에 출력하고;

   전원전압값이 상기 소정의 전압값을 초과하여 상기 전압안정기에서 출력되는 상기 소정의 전압이 안정되면, 상기 기동회로가 정지하였음을 표시하는 절환신호를 출력해서 상기 래치회로의 초기상태를 해제시키고;

   전원전압이 안정되고 상기 발진회로가 발진을 시작하면, 상기 발진회로에서 발진이 중단되지 않았음을 표시하는 발진정지검출신호를 출력하여 상기 래치회로를 셋상태로 설정하고, 파워온리셋상태를 해제하기 위해 상기 래치회로로부터의 신호를 상기 집적회로에 출력하는 것을 특징으로 파워온리셋회로.
2. 제 1항에 있어서, 상기 래치회로는, 셋단자에 발진정기감지신호가 입력되고, 리셋단자에 절환신호가 입력되는 RS래치회로인 파워온리셋회로.
3. 제 1항에 있어서, 상기 래치회로는, 클럭단자에 발진정지검출신호가 입력되고 리셋단자에 절환신호가 입력되는 D래치회로인 파워온리셋회로.