JPH10332750A - パワーオンリセット回路 - Google Patents

パワーオンリセット回路

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JPH10332750A
JPH10332750A JP9143960A JP14396097A JPH10332750A JP H10332750 A JPH10332750 A JP H10332750A JP 9143960 A JP9143960 A JP 9143960A JP 14396097 A JP14396097 A JP 14396097A JP H10332750 A JPH10332750 A JP H10332750A
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches

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Abstract

(57)【要約】 【課題】 集積回路の消費電力を低く抑え、かつ集積回
路の面積を増大することのないパワーオンリセット回路
を提供する。 【解決手段】 発振回路１０と発振停止検出回路１１と
電源電圧（ＶDD）から一定電圧（ＶDD２）を発生する定
電圧回路２とスタートアップ回路５とを有するパワーオ
ンリセット回路であって、ラッチ回路１２を有し、電源
立ち上げ中はラッチ回路１２を初期状態にしてラッチ回
路１２からパワーオンリセット状態に設定する信号を出
力し、ＶDDの値がＶDD２の値以上になりＶDD２が安定状
態になるとラッチ回路１２の初期状態を解除し、ＶDDが
安定状態になると発振回路１０が発振を開始してラッチ
回路１２をセット状態に設定してラッチ回路１２からパ
ワーオンリセット状態を解除する信号を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に設けられたパワーオンリセット回路に関し、特に集積
回路の電源投入時にフリップフロップ回路等の内部回路
を所定の状態に初期リセットするパワーオンリセット回
路に関する。
【０００２】
【従来の技術】一般的にパワーオンリセット回路を構成
する方法としては、抵抗分割によって電源電圧をモニタ
して、電源電圧が所定の電圧以下のときにはリセット状
態を維持する方法や、抵抗値と容量値との積による時定
数回路を用いて、電源の立ち上がりに対してリセット信
号を遅延させる方法がある。これらの方法によって構成
したパワーオンリセット回路を集積回路内に装備する
と、いずれも高抵抗、大容量の素子が必要になり、集積
回路の消費電力の増大や集積回路面積の増大につながっ
てしまう。このため、パワーオンリセット回路は、集積
回路外部に個別的に抵抗、コンデンサなどのディスクリ
ート部品を用いて構成する場合が多い。これに対して、
発振回路を内蔵した集積回路は、発振が安定するまでの
時間をリセット信号として利用することによって、上述
したような特別なディスクリート部品を準備することな
く、パワーオンリセット回路を集積回路内に実現するこ
とが可能である。
【０００３】図７は、従来例におけるパワーオンリセッ
ト回路の構成を示すブロック図であり、集積回路内に発
振回路を内蔵した場合の構成を示している。図７に示し
たパワーオンリセット回路は、電源端子１と、定電圧回
路２と、スタートアップ回路５と、集積回路の外部端子
６，７に接続されている水晶発振子８と、発振回路１０
と、発振停止検出回路１１とを有する構成となってい
る。
【０００４】定電圧回路２は、電源端子１に接続され、
電源電圧ＶDDから一定電圧ＶDD２（ＶDD２＜ＶDD）を発
生し、消費電力を小さくするために電圧ＶDD２を発振回
路１０および発振停止検出回路１１に供給する。スター
トアップ回路５は、定電圧回路２から出力されるバイア
ス電圧３をモニタし、電源投入後の電圧レベルが安定す
るまでの間、定電圧回路２内のバイアス回路に電流４を
流し込み、定電圧回路２の初期状態を安定に設定する。
発振回路１０は、水晶発振子８によってクロック信号を
生成してクロック端子９に出力する。発振停止検出回路
１１は、クロック信号が正しく生成されているか否かを
検出し、発振停止検出回路１１から出力される発振停止
検出信号を、パワーオンリセット端子１３から出力す
る。
【０００５】図８は、図７に示した定電圧回路の構成を
示す図である。図８に示した定電圧回路は、オペレーシ
ョンアンプ３８と、基準電圧発生回路４１と、バイアス
回路４４とを有する構成となっている。ボルテージフォ
ロワ型のオペレーションアンプ３８は、ＶDDを電源とし
て出力端子３７から一定電圧ＶDD２を出力する。基準電
圧発生回路４１は、ソース側を集積回路の電源端子１に
接続したＰチャネルトランジスタ３９と２個のダイオー
ド４０とを直列に接続し、ダイオード４０のアノード側
を接地して、Ｐ／Ｎ接合のバンドギャップを利用してオ
ペレーションアンプ３８の参照電圧を発生する。自己バ
イアス型のバイアス回路４４は、それぞれ２個のＰチャ
ネルトランジスタ４２とＮチャネルトランジスタ４３と
を用いたカレントミラー回路を相補的に組み合わせて、
基準電圧発生回路４１内のＰチャネルトランジスタ３９
のゲートに安定したバイアス電圧を印加する。出力端子
４５から出力されるバイアス電圧３は、図７に示したス
タートアップ回路５でモニタされる。入力端子４６は、
図７に示したスタートアップ回路５から出力された電流
４を入力する。
【０００６】図９は、図７に示したスタートアップ回路
の構成を示す図である。図９に示したスタートアップ回
路は、２個のＮチャネルトランジスタ４７で構成するカ
レントミラー回路と、Ｐチャネルトランジスタ４８，５
０，５１と、Ｎチャネルトランジスタ４９とを有する構
成となっている。Ｐチャネルトランジスタ４８は、入力
端子５２を介して、定電圧回路２内のバイアス回路４４
の出力端子４５から出力されたバイアス電圧３をモニタ
してフィードバックし、スタートアップ回路５の動作を
切り替える。Ｎチャネルトランジスタ４９は、バイアス
回路４４に電流を入力する。縦積みＰチャネルトランジ
スタ５０，５１は、Ｎチャネルトランジスタ４９のゲー
ト電圧を設定する。出力端子５３は、スタートアップ回
路５から出力された電流４を入力する。
【０００７】図１０は、図７に示した発振回路の構成を
示す図である。図１０に示した発振回路は、インバータ
ゲート５４と、フィードバック抵抗素子５５と、容量素
子５６，５７と、負性抵抗素子５８とを有する構成とな
っている。インバータゲート５４は、入力端子が図７に
示した外部端子６に接続され、出力端子が外部端子７に
接続され、所望の発振周波数に対応して駆動能力が決定
される。フィードバック抵抗素子５５は、インバータゲ
ート５４に並列に接続される。容量素子５６は、外部端
子６に接続される。容量素子５７は、インバータゲート
５４の出力端子に接続される。負性抵抗素子５８は、イ
ンバータゲート５４の出力端子と外部端子７との間に接
続され、発振を安定化する。
【０００８】図１１は、図７に示した発振停止検出回路
の構成を示す図である。図１１に示した発振停止検出回
路は、直列接続されている３個のＮチャネルトランジス
タ５９と、容量素子６０，６４と、抵抗素子６１と、イ
ンバータゲート６３と、出力用のバッファゲート６５と
を有する構成となっている。抵抗素子６１は、容量素子
６０に蓄積された電荷を放電する。インバータゲート６
３および容量素子６４は、入力端子６２からクロック信
号を入力してＡＣ結合する。このようにチャージポンプ
回路を構成し、発振回路１０の発振が停止すると、抵抗
素子６１を介して容量素子６０に蓄えられた電荷が放出
され、Ｌｏｗレベルの発振停止検出信号を出力端子６６
からパワーオンリセット端子１３に出力する。
【０００９】次に、従来例におけるパワーオンリセット
回路の動作について図７〜図１２を用いて説明する。図
１２は、図７に示したパワーオンリセット回路の動作を
示す図である。
【００１０】図１２に示すように、集積回路の電源投入
前（時刻ｔ１よりも前）は、発振停止検出回路１１内の
容量素子６０に電荷が蓄積されていないので、発振停止
検出回路１１からパワーオンリセット端子１３に出力さ
れる発振停止検出信号（リセット信号）は、Ｌｏｗレベ
ルになっていて、集積回路の内部回路を初期化（リセッ
ト）している。
【００１１】時刻ｔ１で集積回路の電源が投入される
と、集積回路の電源端子１の電圧が徐々に上昇し、それ
と同様に定電圧回路２から出力される電圧１６も徐々に
上昇する。そして、定電圧回路２から出力される電圧１
６が安定した後の時刻ｔ２において、発振回路１０で発
振が開始されると、発振停止検出回路１１のチャージポ
ンプ回路が作動して容量素子６０に電荷が蓄積され始め
る。
【００１２】バッファゲート６５の入力論理スレッシュ
ホールド電圧を越えるだけの電荷が容量素子６０に十分
に蓄積されると、時刻ｔ４において発振停止検出回路１
１から出力される発振停止検出信号（リセット信号）が
Ｈｉレベルになり、パワーオンリセット端子１３からリ
セット解除信号として出力されて、内部回路のリセット
状態（初期状態）を解除する。
【００１３】このとき、集積回路の電源電圧が所定のＶ
DDの電圧になる時刻ｔ３よりも、リセット解除信号が生
成される時刻ｔ４を十分遅くすることができるので、特
別なデバイスを用いることなく、パワーオンリセットを
実現することができる。
【００１４】
【発明が解決しようとする課題】従来のパワーオンリセ
ット回路は、図１０に示した発振回路が、経時変化によ
って集積回路との接続部分の劣化、電源電圧の揺らぎ、
電磁ノイズ等の外部環境の影響を受けて、発振が不安定
になる場合がある。このような場合に従来のパワーオン
リセット回路は、一定時間内に電荷が供給されないとチ
ャージポンプ回路内の容量素子６０の蓄積電荷が減り、
バッファゲート６５の入力論理スレッシュホールド電圧
を下回る。発振が停止したとみなされると、発振停止検
出回路がＬｏｗレベルになるので、たとえ電源電圧がＶ
DDレベルを保っていても内部回路をリセットしてしまう
という問題点があった。
【００１５】また、近年のコンピュータは、電子ファイ
ル等のシステム管理に日付けや時刻を利用するために時
計回路を内蔵する場合が多い。その時計回路は、コンピ
ュータに電源が投入されていなくても時刻を更新する必
要があるので、通常、電池等でバックアップしてコンピ
ュータの電源とは別電源としている。発振回路と発振周
波数を分周して日付けや時刻を生成する記憶回路とで時
計回路を構成すると、従来のパワーオンリセット回路で
は、一旦コンピュータの電源の発振が停止したとみなさ
れると、時計回路の日付けや時刻を記憶する記憶回路を
リセットしてしまい、コンピュータのシステムに重大な
影響を及ぼすという問題点があった。
【００１６】これらのように、リセットすべきでないと
きに集積回路の内部回路や時計回路をリセットしてしま
うという問題点を解決する方法としては、特開平７−２
３９３４８号公報（以下、公報１と記述する）の図１、
図２に示されているように、電源電圧検出回路から出力
される信号をフリップフロップでラッチする方法があ
る。しかし、電源電圧検出回路は抵抗分割によって構成
されている回路であり、ラッチ回路の初期状態をディプ
レーショントランジスタでプルアップして電圧を固定し
ているので、いずれも集積回路の消費電力の増大につな
がってしまう。例えば、電源電圧検出回路で３００ｋΩ
の抵抗を電源電圧と接地電圧の間に配置すると、電源電
圧が３Ｖのときに１０μＡもの電流が常に消費されるこ
とになり、電池等のバックアップによる低消費電力回路
としては不向きである。
【００１７】また、他の方法としては、特開平３−１７
８２１５号公報（以下、公報２と記述する）の図１に示
されているように、電源電圧検出回路からの信号を、抵
抗Ｒと容量Ｃとで構成するＲＣフィルター回路を介して
中間電位を発生させてラッチする方法がある。しかし、
電源の立ち上がり時間に対して十分な遅延信号を生成す
るためには、抵抗値Ｒおよび容量値Ｃを十分に大きくと
る必要があり、集積回路の面積の増大につながってしま
う。例えば、電源電圧の変化に対して１ｍｓｅｃの遅延
を生成しようとすると、抵抗Ｒが１００ｋΩのときに容
量Ｃが１０ｎＦ必要となり、これをサブミクロンプロセ
スのＭＯＳ容量デバイスで実現すると約４平方ミリメー
トルもの面積が必要となり、集積回路装置の面積が増大
し、その結果としてコストを増大させてしまう。
【００１８】本発明の目的は、集積回路の消費電力を低
く抑え、かつ集積回路の面積を増大することのないパワ
ーオンリセット回路を提供することである。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に本発明のパワーオンリセット回路は、発振回路（１
０）と、該発振回路（１０）で発振が正しく行われてい
るか否かを確認する発振停止検出回路（１１）と、電源
電圧（ＶDD）から一定電圧（ＶDD２）を発生して該発振
回路（１０）に該一定電圧（ＶDD２）を供給する定電圧
回路（２）と、該定電圧回路（２）を初期化するスター
トアップ回路（５）とを有するパワーオンリセット回路
であって、該発振停止検出回路（１１）から出力される
発振停止検出信号（１３）と該スタートアップ回路
（５）から出力される切り替え信号（１４）とを入力し
て集積回路の内部回路に初期状態を解除するリセット解
除信号を出力するラッチ回路（１２）を有し、該集積回
路の電源投入時および電源投入後の立ち上げ中には、該
発振停止検出信号（１３）が該発振回路（１０）の発振
が停止していることを示す信号を出力し、該切り替え信
号（１４）が該スタートアップ回路（５）が動作中であ
ることを示す信号を出力し、該ラッチ回路（１２）を初
期状態に設定し、該ラッチ回路（１２）から該集積回路
に、パワーオンリセット状態にする信号を出力し、該電
源電圧（ＶDD）の値が該一定電圧（ＶDD２）の値以上に
なり、該定電圧回路（２）から出力される該一定電圧
（ＶDD２）が安定状態になると、該切り替え信号（１
４）が該スタートアップ回路（５）が停止中であること
を示す信号を出力し、該ラッチ回路（１２）の初期状態
を解除し、該電源電圧（ＶDD）が安定状態になると、該
発振回路（１０）が発振を開始して、該発振停止検出信
号（１３）が該発振回路（１０）の発振が停止していな
いことを示す信号を出力し、該ラッチ回路（１２）をセ
ット状態に設定し、該ラッチ回路（１２）から該集積回
路にパワーオンリセット状態を解除する信号を出力す
る。
【００２０】上記本発明のパワーオンリセット回路は、
前記ラッチ回路がＲＳラッチ回路であって、該ＲＳラッ
チ回路のセット端子に前記発振停止検出信号を入力し、
該ＲＳラッチ回路のリセット端子に前記切り替え信号を
入力することができる。
【００２１】また、上記本発明のパワーオンリセット回
路は、前記ラッチ回路がＤラッチ回路であって、該Ｄラ
ッチ回路のクロック端子に前記発振停止検出信号を入力
し、該Ｄラッチ回路のリセット端子に前記切り替え信号
を入力することができる。
【００２２】このため、一度ラッチ回路をセットする
と、定電圧回路が再起動しないかぎりラッチ回路がリセ
ットされることがないので、発振回路の発振が停止して
もラッチ回路のセット状態が維持され、この信号をリセ
ット信号としている回路が電源投入時以外に初期化され
ることはない。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【００２４】［第１の実施の形態］図１は、本発明の第
１の実施の形態におけるパワーオンリセット回路の構成
を示すブロック図であり、本発明の最良の実施の形態を
示している。図１に示したパワーオンリセット回路は、
電源端子１と、定電圧回路２と、スタートアップ回路５
と、集積回路の外部端子６，７に接続されている水晶発
振子８と、発振回路１０と、発振停止回路１１と、ＲＳ
ラッチ回路１２とを有する構成となっている。
【００２５】定電圧回路２は、電源端子１に接続され、
電源電圧ＶDDから一定電圧ＶDD２（ＶDD２＜ＶDD）を発
生し、消費電力を小さくするために電圧ＶDD２を発振回
路１０、発振停止検出回路１１およびＲＳラッチ回路１
２に供給する。スタートアップ回路５は、定電圧回路２
から出力されるバイアス電圧３をモニタし、電源投入後
の電圧レベルが安定するまでの間、定電圧回路２内のバ
イアス回路に電流４を流し込み、定電圧回路２の初期状
態を安定に設定する。発振回路１０は、水晶発振子８に
よってクロック信号を生成してクロック端子９に出力す
る。発振停止検出回路１１は、クロック信号が正しく生
成されているか否かを検出し、発振停止検出回路１１か
ら出力される発振停止検出信号は、パワーオンリセット
端子１３およびＲＳラッチ回路１２に入力される。ＲＳ
ラッチ回路１２は、セット端子Ｓに発振停止検出回路１
１から出力される発振停止検出信号を入力し、リセット
端子Ｒに定電圧回路２を初期化するスタートアップ回路
５から出力される切り替え信号１４を入力して、出力信
号をパワーオンリセット端子１５に出力する。
【００２６】図１に示した定電圧回路２、発振回路１０
および発振停止検出回路１１は、それぞれ図８、図１０
および図１１を用いて従来の技術で説明した回路と全く
同じ構成であるので、説明を省略する。
【００２７】図２は、図１に示したスタートアップ回路
の構成を示す図である。図２に示したスタートアップ回
路の構成は、図９を用いて従来の技術で説明したスター
トアップ回路５とほぼ同じである。図２において図９と
異なる点は、定電圧回路２内のバイアス回路４４に電流
を流すためのＮチャネルトランジスタ４９のスイッチン
グを行う切り替え信号１４を出力端子１７から取り出せ
るようにしている点である。
【００２８】図３は、図１に示したＲＳラッチ回路の構
成を示す図である。図３に示したＲＳラッチ回路は、２
入力ＮＡＮＤゲート１８，１９とインバータゲート２
０，２２とを有する構成となっている。セット端子２１
から入力された発振停止検出信号は、インバータゲート
２０を介して２入力ＮＡＮＤゲート１８の一方の入力端
子に入力される。リセット端子２３から入力された切り
替え信号１４は、インバータゲート２２を介して２入力
ＮＡＮＤゲート１９の一方の入力端子に入力される。２
入力ＮＡＮＤゲート１８の出力は、２入力ＮＡＮＤゲー
ト１９の他方の入力端子に入力される。２入力ＮＡＮＤ
ゲート１９の出力は、２入力ＮＡＮＤゲート１８の他方
の入力端子に入力される。また、２入力ＮＡＮＤゲート
１８の出力は、ＲＳラッチ回路１２の出力端子２４とな
る。
【００２９】次に、本発明の第１の実施の形態における
パワーオンリセット回路の動作について図１〜図４を用
いて説明する。図４は、図１に示したパワーオンリセッ
ト回路の動作を示す図である。
【００３０】図４に示すように、集積回路の電源投入前
（時刻ｔ１よりも前）は、図１２で説明した従来例と同
様に、発振停止検出回路１１内の容量素子６０に電荷が
蓄積されていないので、発振停止検出回路１１からパワ
ーオンリセット端子１３およびＲＳラッチ回路１２に出
力される発振停止検出信号（リセット信号）は、Ｌｏｗ
レベルになっていて、内部回路を初期化している。
【００３１】時刻ｔ１で集積回路の電源が投入される
と、集積回路の電源端子１の電圧が徐々に上昇し、それ
と同様に定電圧回路２から出力される電圧１６およびス
タートアップ回路５の切り替え端子１７から出力される
切り替え信号１４も徐々に上昇する。
【００３２】電源立ち上げ中（時刻ｔ１からｔ２の間）
は、まだ発振回路１０で発振が開始されていないので、
ＲＳラッチ回路１２のセット端子２１には発振停止状態
を示すＬｏｗレベルの発振停止検出信号が入力され、リ
セット端子２３にはスタートアップ回路５が動作中であ
ることを示すＨｉレベルの切り替え信号１４が入力され
るので、ＲＳラッチ回路１２はリセット状態に初期化さ
れている。このときＲＳラッチ回路１２の出力端子２４
からはＬｏｗレベルのリセット信号が出力され、パワー
オンリセット端子１５から内部回路に出力される。
【００３３】時刻ｔ２に、集積回路の電源端子１の電圧
が定電圧回路２が供給する電圧ＶDD２以上になると定電
圧回路２が安定し、スタートアップ回路５が停止してス
タートアップ回路５から出力される切り替え信号１４が
Ｌｏｗレベルになり、ＲＳラッチ回路１２のリセット端
子２３にＬｏｗレベルが入力され、リセット状態が解除
される。そして、時刻ｔ２において発振回路１０で発振
が開始されると、発振回路１０が発振中であることを示
すＨｉレベルの発振停止検出信号が発振停止検出回路１
１から出力されて、ＲＳラッチ回路１２のセット端子２
１に入力されるので、ＲＳラッチ回路１２はセット状態
になる。
【００３４】時刻ｔ３で、ＲＳラッチ回路１２の出力端
子２４からはＨｉレベルのリセット解除信号が出力され
て、パワーオンリセット端子１５から内部回路に出力さ
れる。
【００３５】［第２の実施の形態］図５は、本発明の第
２の実施の形態におけるパワーオンリセット回路の構成
を示すブロック図である。図５に示したパワーオンリセ
ット回路は、図１を用いて説明した第１の実施の形態に
おけるＲＳラッチ回路をＤラッチ回路に置き換えたもの
である。図５に示したパワーオンリセット回路は、電源
端子１と、定電圧回路２と、スタートアップ回路５と、
集積回路の外部端子６，７に接続されている水晶発振子
８と、発振回路１０と、発振停止回路１１と、Ｄラッチ
回路２５とを有する構成となっている。
【００３６】定電圧回路２は、電源端子１に接続され、
電源電圧ＶDDから一定電圧ＶDD２（ＶDD２＜ＶDD）を発
生し、消費電力を小さくするために電圧ＶDD２を発振回
路１０、発振停止検出回路１１およびＤラッチ回路２５
に供給する。スタートアップ回路５は、定電圧回路２の
バイアス電圧３をモニタし、電源投入後の電圧レベルが
安定するまでの間、定電圧回路２内のバイアス回路に電
流４を流し込み、定電圧回路２の初期状態を安定に設定
する。発振回路１０は、水晶発振子８によってクロック
信号を生成してクロック端子９に出力する。発振停止検
出回路１１は、クロック信号が正しく生成されているか
否かを検出し、発振停止検出回路１１から出力される発
振停止検出信号を、パワーオンリセット端子１３および
Ｄラッチ回路２５に出力する。Ｄラッチ回路２５は、デ
ータ端子Ｄに定電圧回路２から出力されるＶDD２を入力
し、クロック端子Ｃに発振停止検出回路１１から出力さ
れる発振停止検出信号を入力し、リセット端子Ｒに定電
圧回路２を初期化するスタートアップ回路５の切り替え
端子１７から出力される切り替え信号１４を入力して、
出力信号をパワーオンリセット端子２６から出力する。
【００３７】図５に示した定電圧回路２、スタートアッ
プ回路５、発振回路１０および発振停止検出回路１１
は、それぞれ図８、図２、図１０および図１１を用いて
従来の技術および第１の実施の形態で説明した回路と全
く同じ構成であるので、説明を省略する。
【００３８】図６は、図５に示したＤラッチ回路の構成
を示す図である。図６に示したＤラッチ回路は、２入力
ＮＯＲゲート２７とインバータゲート２８，３０，３２
とトランスミッションゲート３３，３４とを有する構成
となっている。データ端子２９は定電圧回路２から出力
されるＶDD２を入力し、クロック端子３１は発振停止検
出回路１１から出力される発振停止検出信号を入力し、
リセット端子３６はスタートアップ回路５から出力され
る切り替え信号１４を入力する。２入力ＮＯＲゲート２
７とインバータゲート２８とがループ回路を構成し、デ
ータ端子２９からインバータゲート３０およびトランス
ミッションゲート３３を介して、２入力ＮＯＲゲート２
７の一方の入力端子にＶDD２を取り込む。クロック端子
３１とインバータゲート３２とが、クロック端子３１に
入力された発振停止検出信号がＬｏｗレベルのときにデ
ータをラッチするようにトランスミッションゲート３
３，３４を制御する。２入力ＮＯＲゲート２７の出力信
号を出力端子３５からラッチデータとして出力し、リセ
ット端子３６から入力された切り替え信号１４は、２入
力ＮＯＲゲート２７のもう一方の入力端子に入力され
る。
【００３９】本発明の第２の実施の形態の動作は、図４
を用いて説明した第１の実施の形態と同じである。
【００４０】
【発明の効果】第１の効果は、集積回路の電源投入後の
立ち上げ中に発振が不安定になって一時的に停止して
も、内部回路をリセットしてしまうことなく、安定した
パワーオンリセット回路を実現することができるという
ことである。その理由は、電源投入後、最初に発振が開
始するタイミングを発振停止検出回路信号によって検出
して、ラッチ回路で保持するからである。
【００４１】第２の効果は、集積回路の消費電力を低減
し、著しいレイアウト面積の増大を招くことなく、安定
したパワーオンリセット回路を実現することができると
いうことである。その理由は、特殊な回路を追加するこ
となく、一般的なラッチ回路（基本サイズの１２個のト
ランジスタ）の追加のみで良く、ラッチ回路の初期化
を、新たな素子を追加することなく、既存のスタートア
ップ回路の切り替え信号を利用して配線の変更のみで行
うことができるようにしたからである。
【００４２】このように、集積回路の電源投入時には確
実にパワーオンリセットするとともに、電源投入後に発
振が不安定になって停止してもリセット信号がアクティ
ブとならず、集積回路の内部回路が初期化されることを
防ぐことができ、集積回路の消費電力を低く抑え、かつ
集積回路の面積を増大することなく高集積化を保つこと
ができるという効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるパワーオン
リセット回路の構成を示すブロック図
【図２】図１に示したスタートアップ回路の構成を示す
図
【図３】図１に示したＲＳラッチ回路の構成を示す図
【図４】図１に示したパワーオンリセット回路の動作を
示す図
【図５】本発明の第２の実施の形態におけるパワーオン
リセット回路の構成を示すブロック図
【図６】図５に示したＤラッチ回路の構成を示す図
【図７】従来例におけるパワーオンリセット回路の構成
を示すブロック図
【図８】図７に示した定電圧回路の構成を示す図
【図９】図７に示したスタートアップ回路の構成を示す
図
【図１０】図７に示した発振回路の構成を示す図
【図１１】図７に示した発振停止検出回路の構成を示す
図
【図１２】図７に示したパワーオンリセット回路の動作
を示す図
【符号の説明】
１ 電源端子 ２ 定電圧回路 ５ スタートアップ回路 ８ 水晶発振子 ９ クロック端子 １０ 発振回路 １１ 発振停止検出回路 １２ ＲＳラッチ回路 １３，１５，２６ パワーオンリセット端子 １８，１９ ２入力ＮＡＮＤゲート ２０，２２，２８，３０，３２，５４，６３，６５
インバータゲート ２５ Ｄラッチ回路 ２７ ２入力ＮＯＲゲート ３３，３４ トランスミッションゲート ３８ オペレーションアンプ ３９，４２，４８，５１ Ｐチャネルトランジスタ ４０ ダイオード ４１ 基準電圧発生回路 ４３，４７，４９，５９ Ｎチャネルトランジスタ ４４ バイアス回路 ５５ フィードバック抵抗素子 ５８ 負性抵抗素子 ６１ 抵抗素子 ５６，５７，６０，６４ 容量素子

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 発振回路と、該発振回路で発振が正しく
    行われているか否かを確認する発振停止検出回路と、電
    源電圧から一定電圧を発生して該発振回路に該一定電圧
    を供給する定電圧回路と、該定電圧回路を初期化するス
    タートアップ回路とを有するパワーオンリセット回路に
    おいて、 該発振停止検出回路から出力される発振停止検出信号と
    該スタートアップ回路から出力される切り替え信号とを
    入力して集積回路の内部回路に初期状態を解除するリセ
    ット解除信号を出力するラッチ回路を有し、 該集積回路の電源投入時および電源投入後の立ち上げ中
    には、該発振停止検出信号が該発振回路の発振が停止し
    ていることを示す信号を出力し、該切り替え信号が該ス
    タートアップ回路が動作中であることを示す信号を出力
    し、該ラッチ回路を初期状態に設定し、該ラッチ回路か
    ら該集積回路にパワーオンリセット状態に設定する信号
    を出力し、 該電源電圧の値が該一定電圧の値以上になり、該定電圧
    回路から出力される該一定電圧が安定状態になると、該
    切り替え信号が該スタートアップ回路が停止中であるこ
    とを示す信号を出力し、該ラッチ回路の初期状態を解除
    し、 該電源電圧が安定状態になると、該発振回路が発振を開
    始して、該発振停止検出信号が該発振回路の発振が停止
    していないことを示す信号を出力し、該ラッチ回路をセ
    ット状態に設定し、該ラッチ回路から該集積回路にパワ
    ーオンリセット状態を解除する信号を出力することを特
    徴とする、パワーオンリセット回路。
  2. 【請求項２】 前記ラッチ回路がＲＳラッチ回路であっ
    て、該ＲＳラッチ回路のセット端子に前記発振停止検出
    信号を入力し、該ＲＳラッチ回路のリセット端子に前記
    切り替え信号を入力する、請求項１に記載のパワーオン
    リセット回路。
  3. 【請求項３】 前記ラッチ回路がＤラッチ回路であっ
    て、該Ｄラッチ回路のクロック端子に前記発振停止検出
    信号を入力し、該Ｄラッチ回路のリセット端子に前記切
    り替え信号を入力する、請求項１に記載のパワーオンリ
    セット回路。
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