KR100310797B1 - 차동 증폭 회로 - Google Patents
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Abstract
본 발명에 따르면, 출력 버퍼 회로의 출력 노드가 단락된 경우, 출력 버퍼 회로의 출력단에 과잉 전류가 흐르는 것을 억제할 수 있는 차동 증폭 회로를 얻을 수 있다.
출력 버퍼 회로(22)의 출력 노드(7)가 제 1 또는 제 3 고전원 전위 노드(4, 11)와 단락되면, 앰프부(21)의 출력 노드에 나타나는 전위와 출력 버퍼 회로(22)의 출력 노드에 나타나는 전위간의 전위차는 통상 동작 상태에서는 있을 수 없는 상태, 즉 전위차가 큰 상태로 된다.
이 상태를 보호 회로(10)가 검출하여, 출력 풀용 신호 발생 회로(9)의 싱크측 출력 트랜지스터(14)의 베이스 전류 공급원을 차단 또는 제한한다. 그 결과, 출력 버퍼 회로(22)의 출력 노드(7)에 과잉 전류가 흘러 들어 오는 것을 억제한다.
Description
본 발명은 비반전 입력 노드와 반전 입력 노드에 나타나는 차(差) 전압을 증폭하여 출력하는 앰프부와, 이 앰프부의 출력에 근거한 신호를 출력하는 출력 버퍼 회로를 구비한 차동 증폭 회로에 관한 것으로, 특히 출력 버퍼 회로의 출력 노드가 고전원 전위 노드, 저전원 전위 노드 혹은 다른 회로의 출력 노드 등의 저(低)임피던스부와 단락(short)된 경우 상기 출력 버퍼 회로를 보호하는 보호 회로를 구비한 차동 증폭 회로에 관한 것이다.
이러한 종류의, 앰프부 및 출력 버퍼 회로를 구비한 차동 증폭 회로에 있어서, 부하가 접속되는 출력 버퍼 회로의 출력 노드가 고전원 전위 노드, 저전원 전위 노드 혹은 다른 회로의 출력 노드 등의 저임피던스부와 단락된 경우, 출력 버퍼 회로의 출력단에 과도한 전류가 흐를 우려가 있었다.
이러한 우려를 없애기 위하여, 그 일례로서 도 5에 도시하는 바와 같은 보호 회로가 내장된 차동 증폭 회로를 고려할 수 있다.
도 5에 있어서, 참조부호 (21)은 전원 전압을 수신하여 구동되고, 비반전 입력과 반전 입력에 나타나는 차 전압을 증폭하여 출력하는 앰프부, 참조부호 (22)는 상기 앰프부에 인가되는 전원 전압과 동일한 전원 전압에 의해 구동되고, 앰프부의 출력에 근거한 신호를 출력하는 출력 버퍼 회로, 참조부호 (23)은 출력 버퍼 회로의 출력단에 흐르는 전류를 전압으로 변환하는 센스 저항, 참조부호 (24)는 이 센스 저항의 양단에 발생하는 전압값과 기준 전압값을 비교하여, 센스 저항(23) 양단간의 전압값이 기준 전압값 이상으로 될 경우 출력 버퍼 회로의 출력단을 구성하는 트랜지스터의 베이스 전류 공급원을 차단 또는 제한하는 비교기이다.
이와 같이 구성된 보호 회로에 있어서는, 출력 버퍼 회로(22)를 구성하는 출력단의 트랜지스터에 흐르는 전류를 센스 저항(23)에 의해 전압값으로 변환하여, 이 전압값이 소정값 이상인지 여부를 비교기에 의해 검출하고, 소정값 이상인 경우 출력 버퍼 회로(22)를 구성하는 출력단의 트랜지스터에 흐르는 전류를 차단 또는 제한한다.
즉, 가령 출력 버퍼 회로(22)의 출력 노드와 고전원 전위 노드가 단락된 경우, 전류는 고전원 전위 노드로부터 출력 버퍼 회로(22)의 출력 노드를 거쳐 출력 버퍼 회로(22)를 구성하는 출력단의 트랜지스터 및 센스 저항(23)을 통해 저전원 전위 노드(GND)로 흐른다. 이 때, 센스 저항(23)의 양단에 발생하는 전압은, 센스 저항(23)에 흐르는 전류×센스 저항값(=센스 전압값)에 의해 결정된다.
이 센스 전압이 임의의 소정값(기준 전압값) 이상이면, 비교기(24)가 출력 버퍼 회로(22)의 출력단을 구성하는 트랜지스터의 베이스 전류 공급원(출력 풀용 신호 발생 회로)을 차단 또는 제한함으로써, 출력 버퍼 회로(22)의 출력에 과잉 전류가 흘러 들어 오지 않게 된다.
그러나, 출력 버퍼 회로(22)의 출력단을 구성하는 트랜지스터로 흘러 들어 오는 전류가 감소하면, 센스 저항(23)에 흐르는 전류도 감소하여 센스 저항(23)의 양단에 발생하는 전압이 저하된다. 그렇게 되면, 비교기(24)가 출력 버퍼 회로(22)의 출력단을 구성하는 트랜지스터의 베이스 전류 공급원(출력 풀용 신호 발생 회로)을 차단 또는 제한하는 것을 해제하기 때문에, 출력 버퍼 회로(22)의 출력단을 구성하는 트랜지스터로 다시 전류가 흘러 들어 온다. 이것은 단락 상태가 계속되는 한 반복된다.
또한, 센스 저항(23)을 출력 버퍼 회로(22)의 출력단을 구성하는 트랜지스터와 직렬로 삽입하고 있기 때문에, 출력 버퍼 회로(22)의 출력 노드에 나타나는 출력 동적 범위(the output dynamic range)는 센스 저항(23)의 양단간에 나타나는 센스 전압만큼 좁아진다.
본 발명의 목적은 상기한 점을 감안하여 이루어진 것으로, 앰프부 및 출력 버퍼 회로를 구비한 차동 증폭 회로에 있어서, 부하가 접속되는 출력 버퍼 회로의 출력 노드가 고전원 전위 노드, 저전원 전위 노드 혹은 다른 회로의 출력 노드 등의 저임피던스부와 단락된 경우, 출력 버퍼 회로의 출력단에 과잉 전류가 흐르는 것을 억제할 수 있는 차동 증폭 회로를 얻는 것이다.
제 2 목적은, 상기 단락된 경우에 출력 버퍼 회로의 출력단에 과도한 전류가 흐르는 것을 억제할 수 있는 보호 회로를 마련하더라도, 출력 버퍼 회로에 있어서의 출력 동적 범위를 좁게 하지 않는 차동 증폭 회로를 얻는 것이다.
제 3 목적은, 앰프부 및 출력 버퍼 회로를 구동하기 위한 전원 전압이 서로 다른 것이어도, 상기 단락된 경우 출력 버퍼 회로의 출력단에 과도한 전류가 흐르는 것을 억제할 수 있는 차동 증폭 회로를 얻는 것이다.
도 1은 본 발명의 실시예 1을 나타내는 회로도,
도 2는 본 발명의 실시예 1에 있어서의 앰프부(21)를 나타내는 회로도,
도 3은 본 발명의 실시예 1을 나타내는 회로도,
도 4는 본 발명의 실시예 1에 있어서의 보호 회로(10)를 나타내는 회로도,
도 5는 하나의 제안예인 차동 증폭 회로를 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 비반전 입력 노드 2 : 반전 입력 노드
3 : 출력 노드 4 : 제 1 고전원 전위 노드
5 : 제 1 저전원 전위 노드 6 : 출력 피드백 회로
7 : 출력 노드 8 : 출력 푸쉬용 신호 발생 회로
9 : 출력 풀용 신호 발생 회로 10 : 보호 회로
11 : 제 2 전원 전위 노드 12 : 제 2 저전원 전위 노드
13 : 소스측 출력 트랜지스터 14 : 싱크측 출력 트랜지스터
15 : 제 1 클램프 회로 16 : 제 2 클램프 회로
17a∼17d : 귀환 저항 18 : 제 1 입력 노드
19 : 제 2 입력 노드 21 : 앰프부
22 : 출력 버퍼 회로
본 발명에 대한 차동 증폭 회로는, 비반전 입력 노드와 반전 입력 노드에 나타나는 차 전압을 증폭하여 출력하는 앰프부와, 입력 노드로 해당 앰프부의 출력을 수신하여, 이 수신한 앰프부로부터의 출력에 근거한 신호를 출력 노드에 출력하는 출력 버퍼 회로와, 출력 버퍼 회로의 입력 노드와 출력 노드 사이의 전위를 검출하여, 이 검출한 전위차가 소정값 이상인 경우, 출력 버퍼 회로에 흐르는 전류를 차단 또는 제한하기 위한 보호 회로를 마련한 것이다.
(실시예 1)
도 1 내지 도 4는 본 발명의 실시예 1을 나타낸다.
도 1은 귀환 저항을 제거한 차동 증폭 회로를 나타내며, 도 2는 앰프부(21)를 나타내며, 도 3은 귀환 저항과 차동 증폭 회로의 접속 관계를 나타내고, 도 4는 보호 회로(단락 보호 회로)(10)를 나타낸다.
도 1에 있어서, 참조부호 (1)은 앰프부(차동 증폭 회로부)(21)의 비반전 입력 노드, 참조부호 (2)는 앰프부(21)의 반전 입력 노드, 참조부호 (3)은 앰프부(21)의 출력 노드, 참조부호 (4)는 앰프부(21)를 구동하기 위한 제 1 고전원 전위 노드로서, 제 1 전원 전위가 인가된다. 이 제 1 전원 전위는, 본 실시예 1에서는 이 차동 증폭 회로가 내장된 반도체 집적 회로 장치에 인가되는, 2개의 서로 다른 포지티브 전원 전위의 높은 전원 전위, 예를 들면 12V의 전원 전위이다. 참조부호 (5)는 앰프부를 구동하기 위한 제 1 저전원 전위 노드로서, 제 1 전원 전위보다 낮은 제 2 전원 전위가 인가된다. 이 제 2 전원 전위는, 본 실시예 1에서는 접지 전위(GND)이다.
참조부호 (6)은 앰프부(21)의 출력 전위를 출력 버퍼 회로(22)의 출력에 전달하는 출력 피드백 회로로서, 제 1 고전원 전위 노드(4) 및 제 1 저전원 전위 노드(5)에 인가되는 전원 전위에 의해 구동되고, 출력 버퍼 회로(22)의 출력 노드(7)에 나타난 전위에 근거한 전위를 출력 버퍼 회로(22)의 입력 노드로 귀환시켜, 출력 노드(7)에 나타나는 전위를 안정시킨다. 출력 버퍼 회로(22)의 출력 노드(7)에는 부하가 접속된다. 참조부호 (8)은 출력단을 구성하는 제 1 트랜지스터(13)(상세한 것은 후술하기로 함)의 제어 전류를 공급하는 출력 푸쉬(push)용 신호 발생 회로로서, 제 1 고전원 전위 노드(4) 및 제 1 저전원 전위 노드(5)에 인가되는 전원 전위에 의해 구동되고, 출력 버퍼 회로(22)의 입력 노드에 나타난 전위에 따른 제어 전류를 제 1 트랜지스터(13)로 출력한다.
참조부호 (9)는 출력단을 구성하는 제 2 트랜지스터(14)(상세한 것은 후술하기로 함)의 제어 전류를 공급하는 출력 풀(pull)용 신호 발생 회로로서, 제 1 고전원 전위 노드(4) 및 제 1 저전원 전위 노드(5)에 인가되는 전원 전위에 의해 구동되고, 출력 버퍼 회로(22)의 입력 노드에 나타난 전위에 따라, 출력 푸쉬용 신호 발생 회로(8)로부터의 출력 신호와 반전 관계에 있는 제어 전류를 제 2 트랜지스터(14)에 출력한다.
참조부호 (10)은 출력 버퍼 회로(22)의 입력 노드에 나타난 전위와 출력 버퍼 회로(22)의 출력 노드(7)에 나타난 전위의 전위차를 검출하여, 이 검출한 전위차가 소정값 이상인지 여부, 즉 출력 버퍼 회로(22)의 출력 노드(7)가 단락 상태인 지 여부를 판정하여, 소정값 이상, 즉 단락 상태이면, 출력 버퍼 회로(22)의 출력단에 흐르는 전류를 차단 또는 제한하기 위한 보호 회로(단락 보호 회로)로서, 출력 푸쉬용 신호 발생 회로(8), 또는 출력 풀용 신호 발생 회로(9)의 트랜지스터(13) 또는 트랜지스터(14)에 대한 베이스 전류 공급원을 차단 또는 제한한다.
참조부호 (11)은 출력 버퍼 회로(22)의 출력단을 구성하는 트랜지스터(13, 14)를 구동하기 위한 제 2 고전원 전위 노드로서, 상기 제 1 고전원 전위 노드(1)와는 별도로 마련되며, 제 3 전원 전위가 인가된다. 제 3 전원 전위 Vm은, 본 실시예 1에서는 2개의 서로 다른 포지티브 전원 전위의 높은 전원 전위, 예를 들면 12V의 전원 전위, 또는 낮은 전원 전위, 예를 들면 5V이다. 참조부호 (12)는 출력 버퍼 회로(22)의 출력단을 구성하는 트랜지스터(13, 14)를 구동하기 위한 제 2 저전원 전위 노드로서, 제 3 전원 전위보다 낮은 제 4 전원 전위가 인가된다. 제 4 전원 전위는, 본 실시예 1에서는 2개의 서로 다른 포지티브 전원 전위의 낮은 전원 전위, 예를 들면 5V의 전원 전위, 또는 접지 전위이다.
참조부호 (13)은 출력 버퍼 회로(22)의 출력단을 구성하는 트랜지스터(소스측 출력 트랜지스터)로서, 베이스 전극(제어 전극)이 출력 푸쉬용 신호 발생 회로(8)로부터의 제어 전류를 수신하고, 콜렉터 전극(한쪽의 주전극)이 제 2 고전원 전위 노드(11)에 접속되고, 이미터 전극(다른쪽의 주전극)이 출력 노드(7)에 접속되는 npn형 바이폴라 트랜지스터로 구성된다. 참조부호 (14)는 출력 버퍼 회로(22)의 출력단을 구성하는 트랜지스터(싱크(sink)측 출력 트랜지스터)로서, 베이스 전극(제어 전극)이 출력 풀용 신호 발생 회로(9)로부터의 제어 전류를 수신하고, 콜렉터 전극(한쪽의 주전극)이 출력 노드(7)에 접속되고, 이미터 전극(다른쪽의 주전극)이 제 2 저전원 전위 노드(12)에 접속되는 npn형 바이폴라 트랜지스터로 구성된다.
참조부호 (15)는, 출력 버퍼 회로(22)의 입력 노드와 제 2 고전원 전위 노드(11) 사이에 접속되어, 제 1 고전원 전위 노드(4)에 인가되는 제 1 전원 전위와 제 2 고전원 전위 노드(11)에 인가되는 제 3 전원 전위가 서로 다를 경우, 앰프부(21)로부터의 출력의 최대값을 제한하는 제 1 클램프 회로로서, 보호를 위한 회로의 일부를 구성하며, 본 실시예 1에서는 애노드 전극이 출력 버퍼 회로(22)의 입력 노드에 접속되고, 캐소드 전극이 제 2 고전원 전위 노드(11)에 접속되는 다이오드 소자(다이오드 접속된 트랜지스터를 포함함)로 구성되어, 출력 버퍼 회로(22)의 입력 노드에 나타나는 최대 전위를, 제 2 고전원 전위 노드(11)에 인가되는 제 3 전원 전위에 다이오드 소자의 순방향 전압을 더한 값으로 클램프한다.
참조부호 (16)은, 출력 버퍼 회로(22)의 입력 노드와 제 2 저전원 전위 노드(12) 사이에 접속되어, 제 1 저전원 전위 노드(5)에 인가되는 제 2 전원 전위와 제 2 저전원 전위 노드(12)에 인가되는 제 4 전원 전위가 서로 다를 경우, 앰프부(21)로부터의 출력의 최소값을 제한하는 제 2 클램프 회로로서, 보호를 위한 회로의 일부를 구성하며, 본 실시예 1에서는 애노드 전극이 제 2 저전원 전위 노드(12)에 접속되고, 캐소드 전극이 출력 버퍼 회로(22)의 입력 노드에 접속되는 다이오드 소자(다이오드 접속된 트랜지스터를 포함함)로 구성되어, 출력 버퍼 회로(22)의 입력 노드에 나타나는 최소 전위를, 제 2 저전원 전위 노드(12)에 인가되는 제 4 전원 전위에서 다이오드 소자의 순방향 전압을 뺀 값으로 클램프한다.
상기 앰프부(21)의 구체적인 구성은, 예를 들면 도 2에 도시된 구성으로 되어 있다.
도 2에 있어서, 참조부호 (101)은 제 1 고전원 전위 노드(4)로부터 제 1 전원 전위를 수신하여, 제 1 공통 노드(102)에 정전류를 공급하는 제 1 정전류원, 참조부호 (103)은 이미터 전극이 제 1 공통 노드(102)에 접속되고, 베이스 전극이 반전 입력 노드(1)에 접속되는 pnp형 바이폴라 트랜지스터, 참조부호 (104)는 이미터 전극이 제 1 공통 노드(102)에 접속되고, 베이스 전극이 비반전 입력 노드(2)에 접속되며, 콜렉터 전극이 제 1 출력 노드(107)에 접속되는 pnp형 바이폴라 트랜지스터로서, 상기 트랜지스터(103)와 차동 트랜지스터쌍을 구성한다.
참조부호 (105)는 베이스 전극이 콜렉터 전극에 접속되어, 트랜지스터(103)의 콜렉터 전극에 접속되며, 이미터 전극이 제 1 저전원 전위 노드(5)에 접속되는 npn형 바이폴라 트랜지스터, 참조부호 (106)은 베이스 전극이 트랜지스터(105)의 베이스 전극에 접속되고, 콜렉터 전극이 트랜지스터(104)의 콜렉터 전극에 접속되며, 이미터 전극이 제 1 저전원 전위 노드(5)에 접속되는 npn형 바이폴라 트랜지스터로서, 트랜지스터(105)와 커런트미러 회로를 구성한다.
참조부호 (108)는 제 1 고전원 전위 노드(4)로부터 제 1 전원 전위를 수신하여, 제 2 출력 노드(109)에 정전류를 공급하는 제 2 정전류원, 참조부호 (110)은 베이스 전극이 제 1 출력 노드(107)에 접속되고, 콜렉터 전극이 제 2 출력 노드(109)에 접속되며, 이미터 전극이 제 1 저전원 전위 노드(5)에 접속되는 npn형 바이폴라 트랜지스터이다.
상기 보호 회로(10)의 구체적인 구성은, 예를 들면 도 4에 도시된 구성으로 되어 있다.
도 4에 있어서, 참조부호 (201)은 출력 버퍼 회로(22)의 입력 노드에 한쪽 단부가 접속되는 저항성 소자로 이루어지는 부하 소자, 참조부호 (202)는 콜렉터 전극과 베이스 전극이 공통 접속되어 부하 소자(201)의 다른쪽 단부에 접속되는 다이오드 접속된 npn형 바이폴라 트랜지스터로 이루어지는 다이오드 소자, 참조부호 (203)은, 콜렉터 전극과 베이스 전극이 공통 접속되어 다이오드 소자를 구성하는 트랜지스터의 이미터 전극에 접속되고, 이미터 전극이 출력 버퍼 회로(22)의 출력 노드(7)에 접속되는 npn형 바이폴라 트랜지스터, 참조부호 (204)는, 베이스 전극이 트랜지스터(203)의 베이스 전극에 접속되고, 이미터 전극이 트랜지스터(203)의 이미터 전극에 접속되며, 콜렉터 전극이 출력 푸쉬용 신호 발생 회로(8)에 접속되어, 출력 버퍼 회로(22)의 출력 노드(7)가 제 2 저전원 전위 노드(12)에 단락되었을 때, 출력 푸쉬용 신호 발생 회로(8)로부터 트랜지스터(13)의 제어 전극으로 흐르는 제어 전류를 추출하기 위한 npn 형 바이폴라 트랜지스터로서, 트랜지스터(203)와 커런트미러 회로를 구성하고 있다.
또, 출력 버퍼 회로(22)의 입력 노드와 출력 노드(7)간에 검출한 전위차가 소정값(본 실시예 1에서는 npn형 바이폴라 트랜지스터의 베이스/이미터간 전압의 2배) 이상이면, 출력 버퍼 회로(22)의 출력 푸쉬용 신호 발생 회로(8)로부터 제 1 출력 트랜지스터(13)의 제어 전극에 흐르는 제어 전류를 차단시키는 접지 오류 보호 회로(ground fault protection circuit(200))를, 부하 소자(201) 및 트랜지스터(202∼204)에 의해 구성한다.
참조부호 (301)은 출력 버퍼 회로(22)의 출력 노드(7)에 한쪽 단부가 접속되는 저항성 소자로 이루어지는 부하 소자, 참조부호 (302)는 콜렉터 전극과 베이스 전극이 공통 접속되어 부하 소자(301)의 다른쪽 단부에 접속되는 다이오드 접속된 npn형 바이폴라 트랜지스터로 이루어지는 다이오드 소자, 참조부호 (303)은, 콜렉터 전극과 베이스 전극이 공통 접속되어 다이오드 소자를 구성하는 트랜지스터의 이미터 전극에 접속되고, 이미터 전극이 출력 버퍼 회로(22)의 입력 노드에 접속되는 npn형 바이폴라 트랜지스터, 참조부호 (304)는, 베이스 전극이 트랜지스터(303)의 베이스 전극에 접속되고, 이미터 전극이 트랜지스터(303)의 이미터 전극에 접속되며, 콜렉터 전극이 출력 풀용 신호 발생 회로(9)에 접속되어, 출력 버퍼 회로(22)의 출력 노드(7)가 제 2 고전원 전위 노드(11)에 단락되었을 때, 출력 풀용 신호 발생 회로(9)로부터 트랜지스터(14)의 제어 전극으로 흐르는 제어 전류를 추출하기 위한 npn형 바이폴라 트랜지스터로서, 트랜지스터(303)와 커런트미러 회로를 구성하고 있다.
또, 출력 버퍼 회로(22)의 입력 노드와 출력 노드(7)간에 검출한 전위차가 소정값(본 실시예 1에서는 npn형 바이폴라 트랜지스터의 베이스/이미터간 전압의 2배) 이상이면, 출력 버퍼 회로(22)의 출력 풀용 신호 발생 회로(9)로부터 제 2 출력 트랜지스터(14)의 제어 전극으로 흐르는 제어 전류를 차단시키는 비접지 오류 보호 회로(nonground fault protection circuit(300))를, 부하 소자(301) 및 트랜지스터(302∼304)에 의해 구성한다.
다음에 도 3은 차동 증폭 회로에 귀환 저항을 접속한 회로를 도시한다.
도 3에 있어서, 참조부호 (17a)는 제 1 입력 단자(18)와 앰프부(21)의 비반전 입력 노드(1) 사이에 접속되는 제 1 저항성 소자, 참조부호 (17b)는 제 2 입력 단자(19)와 앰프부(21)의 반전 입력 노드(2) 사이에 접속되는 제 2 저항성 소자로서, 본 실시예 1에 있어서 그 저항값 R은 제 1 저항성 소자(17a)의 저항값 R과 동일하다. 또, 본 실시예 1에서는, 제 1 입력 단자(18)에 제 1 입력 신호인 기준 전압이 인가되고, 제 2 입력 단자(19)에 제 2 입력 신호인 제어 신호가 입력된다.
참조부호 (17c)는 앰프부(21)의 비반전 입력 노드(1)와 출력 기준 전위 노드(20) 사이에 접속되는 제 3 저항 소자로서, 본 실시예 1에 있어서, 그 저항값 r과 제 1 저항성 소자(17a)의 저항값 R과의 비(r/R)가 3∼6으로 설정되어 있다. 참조부호 (17d)는 앰프부(21)의 반전 입력 노드(2)와 출력 버퍼 회로(22)의 출력 노드(7) 사이에 접속되는 제 4 저항성 소자로서, 본 실시예 1에 있어서 그 저항값 r은 제 3 저항성 소자(17c)의 저항값 r과 동일하다. 또, 본 실시예 1에 있어서 출력 기준 전위 노드(20)에 인가되는 기준 전위는, 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 출력의 중점을 결정하는 중점 전압(midpoint voltage)이다.
다음에, 이와 같이 구성된 차동 증폭 회로의 동작에 있어서, 주로 출력 버퍼 회로(22)의 출력 노드(7)가 단락된 경우에 대하여, 각각의 경우를 설명한다.
(제 1 예)
출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 출력 Vout은 귀환 동작하기 때문에, 다음 수학식 1에 근거하여 결정된다.
단, Vref[in]은 제 1 입력 단자(18)에 인가되는 제 1 입력 신호인 기준 전압, Vin은 제 2 입력 단자(19)에 입력되는 제 2 입력 신호인 제어 신호에 있어서의 신호 입력 전압, Vref[out]는 출력 기준 전위 노드(20)에 인가되는 기준 전압인 중점 전압이다.
이 때, 본 실시예 1에서는, 앰프부(21)의 출력 노드(3)에 나타나는 전압, 바꿔 말하면 출력 버퍼 회로(22)의 입력 노드에 나타나는 전압은, 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전압과 실질적으로 동일하게 된다(정확하게는 출력 버퍼 회로(22)의 회로 구성에 의해, 앰프부(21)의 출력에는 출력 버퍼 회로(22)의 출력과 일정한 관계를 갖는 전위가 발생함).
만일, 출력 버퍼 회로(22)의 출력 노드(7)가 귀환 동작시의 출력 전위보다 높은 전압이 인가되어 있는 노드, 예를 들면 제 1 또는 제 3 고전원 전위 노드(4, 11)와 단락되면, 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위는 단락된 노드에 나타나 있는 전위와 동일하게 된다. 따라서, 단락된 노드로부터 출력 버퍼 회로(22)의 출력 노드(7)로 과다한 전류가 흘러 들어 온다. 이 때의 반전 입력 단자(2)에 나타나는 전위 Vin[-]는 다음 수학식 2로 나타내는 전위로 된다.
이 때의 반전 입력 단자(2)에 나타나는 전위 Vin[-]는 비반전 입력 단자(1)에 나타나는 전위 Vin[+]보다도 높은 전위로 되어 버린다. 또, 통상 동작시(출력 버퍼 회로(22)의 출력 노드(7)가 단락되지 않을 때) 반전 입력 단자(2)에 나타나는 전위 Vin[-]와 비반전 입력 단자(1)에 나타나는 전위 Vin[+]는 동일한 전위로 되어 있다.
그 때문에, 앰프부(21)는 비교기 동작을 하고, 앰프부(21)의 출력 노드(3)에 나타나는 전위는 앰프부(21)의 동적 범위의 범위에 있어서 최소값으로 된다. 이 때, 출력 푸쉬용 신호 발생 회로(8)는 트랜지스터(13)의 베이스에 L 레벨의 전위를 인가하여 트랜지스터(13)를 비도통 상태로 한다. 한편, 출력 풀용 신호 발생 회로(9)는 트랜지스터(14)의 베이스에 H 레벨의 전위를 인가하여, 바꿔 말하면 제어 전류를 인가하여 트랜지스터(14)를 도통 상태로 하도록 기능한다.
그런데, 앰프부(21)의 출력 노드(3)에 나타나는 전위와 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위의 전위차는, 통상 동작 상태에서는 있을 수 없는 상태, 즉, 전위차가 큰 상태가 된다.
이 상태를 보호 회로(10)가 검출하여, 출력 풀용 신호 발생 회로(9)의 싱크측 출력 트랜지스터(14)의 베이스 전류 공급원을 차단 또는 제한한다.
구체적으로는, 도 4에 도시하는 바와 같이 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위가 출력 버퍼 회로(22)의 입력 노드에 나타나는 전위보다 높게 되기 때문에, 즉, npn형 바이폴라 트랜지스터의 베이스-이미터간 전압의 2배값 이상으로 되기 때문에, 출력 버퍼 회로(22)의 출력 노드(7)로부터 저항 소자(301), 다이오드 소자(302) 및 트랜지스터(303)를 거쳐 출력 버퍼 회로(22)의 입력 노드에 전류가 흐른다.
트랜지스터(303)에 전류가 흐름에 따라, 트랜지스터(303)와 커런트미러 회로를 구성하고 있는 트랜지스터(304)에 전류가 흐르기 때문에, 출력 풀용 신호 발생 회로(9)로부터 트랜지스터(14)의 베이스 전극으로 흐르는 제어 전류가 트랜지스터(304)로 흘러 들어 온다. 따라서, 트랜지스터(14)에는 전류가 흘러 들어 오지 않기 때문에, 트랜지스터(14)는 비도통 상태로 된다.
그렇게 함으로써, 출력 버퍼 회로(22)의 출력 노드(7)로의 유입 전류를 차단 또는 제한할 수 있다. 이 단락 상태가 계속되는 한, 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위와 출력 버퍼 회로(22)의 입력 노드에 나타나는 전위의 관계는 동일한 상황이며, 출력 버퍼 회로(22)의 출력 노드(7)로의 유입 전류는 차단 또는 제한된 상태를 유지하게 된다.
(제 2 예)
만일 출력 버퍼 회로(22)의 출력 노드(7)가 귀환 동작시의 출력 전위보다 낮은 전압이 인가되어 있는 노드, 예를 들면 제 2 또는 제 4 전원 전위 노드(5, 12) 또는 접지 전위 노드와 단락되면, 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위는 단락된 노드에 나타난 전위와 동일한 전위로 된다. 따라서, 출력 버퍼 회로(22)의 출력 노드(7)로부터 단락된 노드로 전류가 흘러 나간다. 이 때의 반전 입력 단자(2)의 전위 Vin[-]는 상기 수학식 2로 나타내는 전위로 된다.
이 때의 반전 입력 단자(2)에 나타나는 전위 Vin[-]는 비반전 입력 단자(1)에 나타나는 전위 Vin[+]보다도 낮은 전위로 되어 버린다. 또, 통상 동작시(출력 버퍼 회로(22)의 출력 노드(7)가 단락되지 않을 때) 반전 입력 단자(2)에 나타나는 전위 Vin[-]와 비반전 입력 단자(1)에 나타나는 전위 Vin[+]는 동일한 전위로 되어 있다.
그 때문에, 앰프부(21)는 비교기 동작을 하고, 앰프부(21)의 출력 노드(3)에 나타나는 전위는 앰프부(21)의 동적 범위에서 최대값으로 된다. 이 때, 출력 푸쉬용 신호 발생 회로(8)는 트랜지스터(13)의 베이스에 H 레벨의 전위를 인가하여, 바꿔 말하면 제어 전류를 인가하여, 트랜지스터(13)를 도통 상태로 하도록 기능한다. 한편, 출력 풀용 신호 발생 회로(9)는 트랜지스터(14)의 베이스에 L 레벨의 전위를 인가하여, 트랜지스터(14)를 비도통 상태로 한다.
그런데, 앰프부(21)의 출력 노드(3)에 나타나는 전위와 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위의 전위차는 통상 동작 상태에서는 있을 수 없는 상태, 즉 전위차가 큰 상태로 된다.
이 상태를 보호 회로가 검출하여, 출력 푸쉬용 신호 발생 회로(8)의 소스측 출력 트랜지스터(13)의 베이스 전류 공급원을 차단 또는 제한한다.
구체적으로는, 도 4에 도시하는 바와 같이 출력 버퍼 회로(22)의 입력 노드에 나타나는 전위가 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위보다 높아지게 되기 때문에, 즉 npn형 바이폴라 트랜지스터의 베이스-이미터간 전압의 2배값 이상으로 되기 때문에, 출력 버퍼 회로(22)의 입력 노드로부터 저항 소자(201), 다이오드 소자(202) 및 트랜지스터(203)를 거쳐 출력 버퍼 회로(22)의 출력 노드(7)에 전류가 흐른다.
트랜지스터(203)에 전류가 흐름에 따라, 트랜지스터(203)와 커런트미러 회로를 구성하고 있는 트랜지스터(204)에 전류가 흐르기 때문에, 출력 푸쉬용 신호 발생 회로(8)로부터 트랜지스터(13)의 베이스 전극으로 흐르는 제어 전류가 트랜지스터(204)에 흘러 들어 온다. 따라서, 트랜지스터(13)에는 전류가 흘러 들어 오지 않기 때문에, 트랜지스터(13)는 비도통 상태로 된다.
그렇게 함으로써, 출력 버퍼 회로(22)의 출력 노드(7)로부터의 유출 전류를 차단 또는 제한할 수 있다. 이 단락 상태가 계속되는 한, 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위와 출력 버퍼 회로(22)의 입력 노드에 나타나는 전위의 관계는 동일한 상황이며, 출력 버퍼 회로(22)의 출력 노드(7)로부터의 유출 전류는 차단 또는 제한한 상태로 유지되게 된다.
(제 3 예)
상기 제 1 예는 출력 버퍼 회로(22)의 출력 노드(7)가 제 1 또는 제 2 고전원 전위 노드(4, 11)와 단락된 경우에 대하여, 상기 제 2 예는 제 1 또는 제 2 저전원 전위 노드(5, 12)와 단락된 경우에 대하여 설명하였는데, 이들에 한정되는 것은 아니며, 다른 회로의 출력 노드 등의 저임피던스의 노드와 단락된 경우에도 출력 버퍼 회로(22)의 입력 노드와 출력 노드(7) 사이에 통상 동작시의 전위차를 초과한 전위가 나타나므로, 상기한 제 1 예 또는 상기한 제 2 예와 마찬가지의 동작을 하여, 출력 버퍼 회로(22)의 출력 노드(7)로의 과잉 전류의 유입 또는 과잉 전류의 유출을 차단 또는 제한한다.
(제 4 예)
출력 버퍼 회로(22)의 출력 노드(7)에, 무엇인가의 원인으로 인해 출력 버퍼 회로(22)의 출력 전류 능력을 초과하는 전류가 유입 또는 유출되어, 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위가, 차동 증폭 회로 본래의 귀환 동작에 의해 결정되는 전위에 대하여, 출력 버퍼 회로(22)를 구성하는 출력단의 트랜지스터(13, 14)의 베이스 전류와 콜렉터 전류의 특성만으로 결정되는 경우에 대해서도, 출력 버퍼 회로(22)의 입력 노드와 출력 노드(7) 사이에 통상 동작시의 전위차를 초과한 전위가 나타나기 때문에, 상기한 제 1 예 또는 상기한 제 2 예와 마찬가지의 동작을 하여 출력 버퍼 회로(22)의 출력 노드(7)로의 과잉 전류의 유입 또는 과잉 전류의 유출을 차단 또는 제한한다.
다음에, 상기한 바와 같이 구성된 차동 증폭 회로에 있어서의 제 1 및 제 2 클램프 회로(15, 16)의 기능에 대하여 설명한다.
상기한 바와 같이 구성된 차동 증폭 회로에 있어서는, 앰프부(21)를 구동하기 위한 제 1 고전원 및 저전원 전위 노드(4, 5)와, 출력 버퍼 회로(22)를 구성하는 출력단의 트랜지스터(13, 14)를 구동하기 위한 제 2 고전원 및 저전원 전위 노드(11, 12)를 별개의 노드로 하고 있다. 그 결과, 이들 노드에는 별개의 전원 전위를 인가하는 것이 가능하다. 예를 들어, 이 차동 증폭 회로가 내장된 반도체 집적 회로 장치에서는, 2개의 다른 포지티브의 전원 전위, 예컨대 12V와 5V가 이용되기 때문에, 다음 4가지가 실행될 가능성이 있다.
첫번째로, 제 1 및 제 2 고전원 전위 노드(4, 11) 모두에 12V를 인가하고, 제 1 및 제 2 저전원 전위 노드(5, 12)를 모두 접지 전위로 한다.
두번째로, 제 1 고전원 전위 노드(4)에 12V를 인가하고, 제 1 저전원 전위 노드를 접지 전위로 하며, 제 2 고전원 전위 노드(11)에 12V를 인가하고, 제 2 저전원 전위 노드(12)에 5V를 인가한다.
세번째로, 제 1 고전원 전위 노드(4)에 12V를 인가하고, 제 1 저전원 전위 노드를 접지 전위로 하며, 제 2 고전원 전위 노드(11)에 5V를 인가하고, 제 2 저전원 전위 노드(12)를 접지 전위로 한다.
네번째로, 제 1 및 제 2 고전원 전위 노드(4, 11) 모두에 5V를 인가하고, 제 1 및 제 2 저전원 전위 노드(5, 12)를 모두 접지 전위로 한다.
상기한 첫번째 및 네번째의 경우에는, 앰프부(21)의 출력 동적 범위와 출력 버퍼 회로(22)의 출력단에 있어서의 출력 동적 범위가 거의 동일하기 때문에, 제 1 및 제 2 클램프 회로(15, 16)가 마련되어 있지 않더라도 동일한 동작을 하여, 제 1 및 제 2 클램프 회로(15, 16)는 실질적으로 기능하지 않는다.
한편, 상기한 두번째 및 세번째의 경우, 앰프부(21)의 출력 동적 범위는 출력 버퍼 회로(22)의 출력단에 있어서의 출력 동적 범위보다 넓게 된다. 따라서, 제 1 및 제 2 클램프 회로(15, 16)가 기능하여, 보호 회로(10)를 정상으로 동작시킨다.
예컨대, 두번째 경우를 예로 들어 설명한다. 앰프부(21)의 출력 노드(3)에 나타나는 전위를 앰프부(21)의 동적 범위에서 최소로 되는 것과 같은 입력 조건으로 한 경우, 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위도 출력 버퍼 회로(22)의 동적 범위에서 최소의 전위로 된다. 이 경우, 제 2 클램프 회로(16)가 없는 경우에는, 앰프부(21)의 출력 노드(3)에 나타나는 전위와 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위의 전위차는, 약 5V(=5V-0V)로 된다. 그러면, 보호 회로(10)는 출력 버퍼 회로(22)의 출력 노드(7)가 단락 상태에 있다고 판단해 버린다.
그러나, 본 실시예 1에 나타내는 것에 있어서는, 앰프부(21)의 출력 노드(3)와 제 2 저전원 전위 노드(12) 사이에 제 2 클램프 회로(16)를 접속하고 있기 때문에, 앰프부(21)의 출력 노드(3)에 나타나는 전위는 제 2 저전원 전위 노드(12)에 인가되는 제 4 전원 전위(이 경우 5V)에 근거한 전위, 본 실시예 1에서는 제 2 클램프 회로(16)를 구성하는 트랜지스터의 베이스/이미터간 전압만큼 낮은 전압으로 클램프된다.
따라서, 통상 동작시에 있어서는, 출력 버퍼 회로(22)의 입력 노드와 출력 버퍼 회로(22)의 출력 노드(7)간의 전위차는, 본 실시예 1에 있어서는 제 2 클램프 회로(16)를 구성하는 트랜지스터의 베이스/이미터간 전압 이하로 억제된다. 그 결과, 보호 회로(10)는 통상 동작시에는 기능하지 않는다.
또한, 세번째 경우를 예로 들어 설명한다. 앰프부(21)의 출력 노드(3)에 나타나는 전위를 앰프부(21)의 동적 범위에서 최대로 되는 것과 같은 입력 조건으로 한 경우, 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위도 출력 버퍼 회로(22)의 동적 범위에서 최대의 전위로 된다. 이 때, 제 1 클램프 회로(15)가 없는 경우에는, 앰프부(21)의 출력 노드(3)에 나타나는 전위와 출력 버퍼 회로(22)의 출력 노드(7)에 나타나는 전위의 전위차는, 약 7V(=12V-5V)로 된다. 그러면, 보호 회로(10)는 출력 버퍼 회로(22)의 출력 노드(7)가 단락 상태에 있다고 판단해 버린다.
그러나, 본 실시예 1에 나타내는 것에 있어서는, 앰프부(21)와 제 2 고전원 전위 노드(11) 사이에 제 1 클램프 회로(15)를 접속하고 있기 때문에, 앰프부(21)의 출력 노드(3)에 나타나는 전위는 제 2 고전원 전위 노드(11)에 인가되는 제 3 전원 전위(이 경우 5V)에 근거한 전위, 본 실시예 1에서는 제 1 클램프 회로(15)를 구성하는 트랜지스터의 베이스/이미터간 전압만큼 높은 전압으로 클램프된다.
따라서, 통상 동작시에 있어서는, 출력 버퍼 회로(22)의 입력 노드와 출력 버퍼 회로(22)의 출력 노드(7)간의 전위차는, 본 실시예 1에 있어서는, 제 1 클램프 회로(15)를 구성하는 트랜지스터의 베이스/이미터간 전압 이하로 억제된다. 그 결과, 보호 회로(10)는 통상 동작시에는 기능하지 않는다.
따라서, 상기한 바와 같이 구성된 차동 증폭 회로에 있어서는 다음과 같은 효과를 나타낸다.
첫째, 출력 버퍼 회로(22)의 출력 노드(7)가 단락된 경우, 출력 버퍼 회로(22)의 출력 노드(7)로의 과잉 전류의 유입 또는 과잉 전류의 유출을 억제할 수 있다.
둘째, 이 과잉 전류의 유입 또는 과잉 전류의 유출의 억제는, 출력 버퍼 회로(22)의 출력단에 있어서의 출력 동적 범위를 좁게 하는 일 없이 실행할 수 있다.
셋째, 앰프부(21)를 구동하기 위한 제 1 고전원 및 저전원 전위 노드(4, 5)와, 출력 버퍼 회로(22)를 구성하는 출력단의 트랜지스터(13, 14)를 구동하기 위한 제 2 고전원 및 저전원 전위 노드(11, 12)에 별개의 전원 전위를 인가할 수 있다.
넷째, 제 1 고전원 전위 노드(4)와 제 2 고전원 전위 노드(11)에 별개의 전원 전위를 인가한 경우, 또는 제 1 저전원 전위 노드(5)와 제 2 저전원 전위 노드(12)에 별개의 전원 전위를 인가한 경우에 있어서도, 보호 회로(10)를 정상으로 기능시킬 수 있다.
이상 본 발명의 차동 증폭 회로에 따르면, 출력 버퍼 회로(22)의 출력 노드(7)가 단락된 경우, 출력 버퍼 회로(22)의 출력단에 있어서의 출력 동적 범위를 좁게 하는 일 없이, 출력 버퍼 회로(22)의 출력 노드(7)로의 과잉 전류의 유입 또는 과잉 전류의 유출을 억제할 수 있다.
또한, 앰프부(21)를 구동하기 위한 제 1 고전원 및 저전원 전위 노드(4, 5)와, 출력 버퍼 회로(22)를 구성하는 출력단의 트랜지스터(13, 14)를 구동하기 위한 제 2 고전원 및 저전원 전위 노드(11, 12)에 별개의 전원 전위를 인가할 수 있으며, 이러한 경우에 있어서도 보호 회로(10)를 정상적으로 기능시킬 수 있다.
Claims (3)
- 비반전 입력 노드와 반전 입력 노드에 나타나는 차(差) 전압을 증폭하여 출력하는 앰프부와,입력 노드에서 해당 앰프부의 출력을 수신하여, 이 수신한 앰프부로부터의 출력에 근거한 신호를 출력 노드에 출력하는 출력 버퍼 회로와,출력 버퍼 회로의 입력 노드와 출력 노드간의 전위를 검출하여, 이 검출한 전위차가 소정값 이상일 경우, 상기 출력 버퍼 회로에 흐르는 전류를 차단 또는 제한하기 위한 보호 회로를 포함한 차동 증폭 회로.
- 제 1 항에 있어서,상기 출력 버퍼 회로는, 고전원 전위 노드와 상기 출력 노드 사이에 접속되는 제 1 출력 트랜지스터와, 상기 출력 노드와 저전원 전위 노드 사이에 접속되는 제 2 출력 트랜지스터와, 상기 입력 노드에 나타나는 상기 앰프부로부터의 출력에 근거한 제어 전류를 상기 제 1 출력 트랜지스터의 제어 전극에 인가하는 출력 푸쉬용 신호 발생 회로(8)와, 상기 입력 노드에 나타나는 상기 앰프부로부터의 출력에 근거한 제어 전류를 상기 제 2 출력 트랜지스터의 제어 전극에 인가하는 출력 풀용 신호 발생 회로(9)를 포함하고,상기 보호 회로는 검출한 전위차가 소정값 이상인 경우, 상기 출력 버퍼 회로의 출력 푸쉬용 신호 발생 회로로부터 제 1 출력 트랜지스터의 제어 전극으로 흐르는 제어 전류를 차단시키는 접지 오류 보호 회로(200)와, 검출한 전위차가 소정값 이상인 경우, 상기 출력 버퍼 회로의 출력 풀용 신호 발생 회로로부터 제 2 출력 트랜지스터의 제어 전극에 흐르는 제어 전류를 차단시키는 비접지 오류 보호 회로(300)를 포함하는 것을 특징으로 하는 차동 증폭 회로.
- 제 1 항에 있어서,상기 앰프부는 제 1 고전원 전위 노드와 제 1 저전원 전위 노드에 접속되어, 제 1 고전원 전위 노드와 제 1 저전원 전위 노드 사이에 인가되는 전원 전위에 의해 구동되고,상기 출력 버퍼 회로는 상기 제 1 고전원 전위 노드와는 다른 제 2 고전원 전위 노드와 상기 출력 노드 사이에 접속되는 제 1 출력 트랜지스터와, 상기 출력 노드와 상기 제 1 저전원 전위 노드와는 다른 제 2 저전원 전위 노드 사이에 접속되는 제 2 출력 트랜지스터와, 상기 입력 노드에 나타나는 상기 앰프부로부터의 출력에 근거한 제어 전류를 상기 제 1 출력 트랜지스터의 제어 전극에 인가하는 출력 푸쉬용 신호 발생 회로와, 상기 입력 노드에 나타나는 상기 앰프부로부터의 출력에 근거한 제어 전류를 상기 제 2 출력 트랜지스터의 제어 전극에 인가하는 출력 풀용 신호 발생 회로를 포함하는 것을 특징으로 하는 차동 증폭 회로.
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