KR100300673B1 - 집적된제어를가진아이지비티(igbt) - Google Patents

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니라지 란잔
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클레버터 레슬리 씨.
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Abstract

모놀리딕 아이지비티(IGBT) 및 제어 회로는 통상의 칩으로 집적되어진다. 상기 아이지비티(IGBT)는 상기 칩의 제 1 지역에 형성된다. 그리고, 상기 제어 회로는 측면으로 일정한 간격이 유지된 제 2 지역에 형성되고, 그리고 P웰(well)에 형성된다. 아이지비티(IGBT) 동작 동안 P+기판에서 상기 P웰내로의 정공주입을 방지하는 수단을 제공한다. 상기 수단은 상기 지역간에 충분한 공간을 포함한다; 상기 지역간의 P+컬렉션 영역(collection region) 또는 상기 P+기판에 연결되어진 상기 지역간의 N+확산, 그러나, 상기 지역은 상기 두 지역간에 스몰 서피스 브리지(small surface bridge)를 남기는 공통의 필드 터미네이션(field termination) 구조에 의해 둘러싸여진다. 상기 제어지역에서 상기 아이지비티(IGBT)로의 제어 전도체는 상기 필드 터미네이션을 넘어가는 것이 아니라 상기 내로우(narrow) 지역을 넘는다. 상기 칩에 집적되어지고, 상기 아이지비티(IGBT)의 외부에 있는 측면의 PNP 트랜지스터는 아이지비티(IGBT)와 제어 지역간의 상기 중앙의 N+확산에 연결되어지고, 상기 아이지비티(IGBT) 지역이 도통할 때만 P형 기판에 연결을 허가한다.

Description

집적된 제어를 가진 아이지비티(IGBT)
제1도는 종래기술 스마트페트(SMARTFET) 구조 일부분의 횡단면도.
제2도는 P웰(well)이 동일한 칩에 형성되어진 아이지비티(IGBT)의 일부의 횡단면도 및 야기된 문제점을 도시한 도면.
제3도는 제어회로(control circuit)가 상기 칩으로부터 유전체적으로(dieletrically) 절연되어진 웰(well)안에 형성되어진 아이지비티(IGBT) 일부의 횡단면도.
제4도는 본 발명의 제 1 실시예에 사용하는 칩의 타포러지(typology)를 도시한 도면.
제5도는 제4도의 단면라인 5-5를 따라 그린 제4도의 횡단면도.
제6도는 본 발명에 따라 활성영역과 제어영역간에 위치한 P+지역을 가지는 스마트-아이지비티(SMART-IGBT) 칩 일부의 횡단면도.
제7도는 활성 아이지비티(IGBT)지역과 제어지역간에 N+확산을 사용하는 본 발명의 다른 실시예이며, 제6도의 단면 라인 5-5를 따라 그린 제6도의 횡단면도.
제8도는 제7도의 활성지역 및 제어지역의 타포러지의 바람직한 실시예를 도시한 도면, 제9도는 아주 사실적인 스케일(scale)로 제7도와 유사한 횡단면도 및 접합에 의해 정의되는 특정한 회로 성분을 도시한 도면.
제10도는 제9도의 등가 회로 다이어그램(diagram).
제10a도는 상기 아이지비티(IGBT)가 순방향 바이어스될 때, 제10도의 회로에서의 잔류를 도시한 도면.
제10b도는 역바이어스하에서 제10도 회로의 전류경로 및 기생 다이오드를 도시한 도면.
제11도는 역바이어스하에서 제10b도의 기생 다이오드의 영향을 제거하기 위해서 제10도의 회로에 PNP 다이오드의 추가를 도시한 도면.
제12도는 구현된 제11도의 상기 추가된 PNP 다이오드를 가진 제9도의 구조를 도시한 도면.
제13도는 제12도의 구조에 대해 바람직한 타포러지를 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
19 : 활성 IGBT 지역 20 : 반도체 칩
22 : 에피층(epi layer) 27 : 게이트
28 : 소스 전극 30 : 제어 지역
40 : P웰(well)
70, 71, 90 : 필드 터미네이션(field termination)
50, 80 : P+영역
상기 출원은 브루노 씨. 내드(Bruno C. Nadd)(IR-1016)의 이름으로 1993. 9. 14에 출원된 출원계류중인 출원번호 08/121,288 및 브루노 씨. 내드(Bruno C. Nadd)와 탤보트 엠. 후크(Talbott M. Hook)(IR-1070)의 이름으로 1994. 8. 30에 출원된 출원계류중인 출원번호 08/298,383에 관계되어 있고, 상기 모두 본 발명의 양도인에게 양도되어 있다.
본 발명은 절연된 게이트 바이폴라 트랜지스터(insulated gate bipolar transistor: 이하 IGBT라 한다)에 관한 것으로, 특히 통상의 모놀리딕 칩(또는 다이(die))으로 집적되어지는 IGBT와 제어회로를 가지는 새로운 모놀리딕 반도체 칩 구조에 관한 것이다.
제어회로는 개개의 파워 모스페트(MOSFET) 단면을 포함함으로써 동일한 칩으로 집적되어질 수 있다는 것은 상식이다. 그와 같은 소자는 본 발명의 출원인인 인터내쇼날 렉티파이어 코포레이션(International Rectifier Corporation)의 상표인 스마트페트(SMARTFET)로 팔려지고 있다. 그와 같은 소자의 구조는 또한 상기에 언급된 출원계류중인 출원번호 08/121,288(IR-1016) 및 08/298,383(IR-1070)에 도시되어 있다.
파워 IGBT(1와트(WATT) 또는 그 이상의 파워를 사용하는)로 모놀리딕하게 형성된 제어회로의 상위 개념을 확장하기 위한 시도는 성공적이지 못했다. 상기한 바는 상기 제어회로가 상기 IGBT를 형성하는 접합을 수용함으로써, 동일 N-에피택셜하게 형성된 층(epi)에 "P웰" 또는 "P형 확산"이 포함되어져 있기 때문이다. 그러므로, 상기 IGBT가 순방향으로 도통할 때, P+기판은 풍부한 소수캐리어(기술된 N채널 소자인 경우에 정공)가 N-에피로 주입되기 위해 상기 N-에피에 순방향 바이어스되어지는 관계이다. 제어접합을 포함하는 P웰이 상기 IGBT 파워 접합에 가깝기 때문에, 정공은 또한 상기 P웰아래에 주입되어진다. 이것은 몇가지 중요성을 가지고 있다:
1. 상기 P웰은 수직의 PNP 트랜지스터(상기 N-에피와 P+기판을 가진)의 컬렉터(collector)로써 작용한다. 그 결과, 높은 기생전류가 상기 P웰로 주입되어지고, 접지할 예정이다.(상기 P웰은 주로 접지이므로)
2. 상기 P웰의 N+소스와 드레인 확산은 수직의 기생 다이리스터(parasitic thyristor)의 캐소드(cathode)로써 작용한다. 상기 기생 다이리스터의 트리거링(triggering)은 상기 칩을 파괴할 수 있다.
3. 상기 P웰로의 소수캐리어의 주입은 저파워전력 레벨 아날로그(lowpower level analog) 회로의 민감한 동작을 방해할 수 있다.
그런 이유로, 접합-절연을 가진 스마트(smart) IGBT는 실용적이지 못하였다.
소수캐리어 주입에 의해 산출된 문제점을 극복하기 위한 첫 시도는 상기 칩의 주 몸체로부터 상기 제어회로의 유전성의 절연을 사용하였다. 그러나, 상기 구조는 매우 비싸고 복잡한 공정을 필요로 한다.
본 발명에 따라서, 새롭고 모놀리딕하게(monolithically) 집적된 파워 IGBT 및 제어 단면은 접합-절연되지만, 상기 IGBT 단면에서 상기 제어 단면 아래로의 소수캐리어 주입의 영향은 대체로 감소되어진다.
본 발명의 이하 기술에서, N+측면 버퍼층을 가지는 N 채널(channel) IGBT가 기술되어진다. 편의상 이와 같은 참조가 상기 P+기판, N-에피 접합의 순방향 바이어스로 만들어질 것이다. 이 말은 그와 같은 버퍼가 사용되어지면 상기 N+버퍼로 상기 접합을 덮어 씌울 작정이다. 게다가, 본 발명은 일반적으로 P 채널 소자 및 어떠한 모스 게이트 바이폴라(MOS gated bipolar) 소자에 동등하게 적용한다.
본 발명의 제 1 실시예에서, 상기 제어 단면 또는 P웰은 소수캐리어의 확산길이의 약 3배 보다 더 큰 길이로써 상기 활성 IGBT영역의 외변으로부터 측면으로 일정한 간격을 두고 있다. 그 결과, N-에피 접합에 비해 상기 P+기판은 상기 P웰하의 소수캐리어의 농도가 대체로 매우 감소되어지기 위해 상기 P웰 아래에서 효과적으로 디-바이어스(de-bias)되어질 것이다. 그러나, 상기 개념의 구현이 추가된 실리콘 칩 지역을 필요로한다는 점에 주목하자. 게다가, 상기 IGBT의 PNP 부분의 β를 감소하기 위해 통상적으로 사용된 낮은 비저항 N+버퍼층은 상기 P+기판, N+버퍼 접합의 디-바이어스로 방해한다.
본 발명의 제 2 실시예에 따라서, 추가의 P+확산이 상기 제어 P웰과 상기 IGBT 활성지역간에 놓여진다. 상기 추가의 P+확산은 상기 IGBT 단면의 소스(또는 캐소드)전극에 연결된다. 따라서, 상기 활성 IGBT 지역의 외부에 대부분의 정공전류는 상기 추가의 P+확산 및 상기 IGBT 소스 전극으로 전환될 것이다. 이와 같은 접근으로 일부 정공전류는 여전히 상기 P웰 아래로 흐를 수 있다는 점에 주목하자.
본 발명의 제 3 실시예에 따라서, 상기 P+기판과 N-에피사이 및 상기 활성지역을 에워싸는 지역은 사실상 상기 제어 P웰 아래의 P+기판, N-에피접합이 충분히 디-바이어스(de-bias)되기 위해서 회로가 단락되어진다. 이와 같은 실시예를 수행하기 위한 바람직한 방법은 상기 칩의 상위(upper) 표면에 N+확산을 사용하고, 상기 제어 P웰 또는 활성 IGBT 지역 둘 다 또는 하나만 에워싸는 N+확산을 사용하고, 그리고 상기 칩의 바닥 또는 뒷면 및 상기 P+기판에 N+확산의 연결을 사용한다.
따라서, 상기 IGBT 지역아래의 P+기판은 순방향 도통동안 N-에피(또는 만일 하나가 사용된다면 N+버퍼층)에 순방향 바이어스되어 관계한다. 전자는 상기 N-에피 또는 상기 N+버퍼층을 통해 측면으로 흐르고, 상기 활성 IGBT 지역의 외부로 흐르고, 그리고 상기 칩의 상위 표면에서 새로운 N+확산위로 흐른다. 이것은 N-에피 접합에 비해 P+기판이 상기 활성 지역아래로 부터 측면으로 물러가게끔 점진적으로 디-바이어스(de-bias)되어지기 위해서 상기 N+버퍼층(또는 N-에피)에서 측면 전압강하를 야기한다. 상기 버퍼층과 상기 새로운 N+확산간의 저항 RS및 RS가 RB보다 훨씬 적은 값을 갖도록 상기 버퍼층의 측면 저항 RB를 적당히 선택함으로써, 상기 제어 P웰아래의 N+/P+접합을 가로지르는 전압은 거의 영(zero)이고, 단지 무시할 수 있는 정공주입이 발생할 수 있다.
본 발명의 바람직한 실시예에서, 적합한 필드 터미네이션이 상기 N+확산의 양쪽면에 요구되어진다. 그러나, 상호연결은 예를 들면, 소스접촉, 게이트, 켈빈 소스(Kelvin source), 전류감각리드(current sense lead) 등등 상기 제어 회로에서 상기 IGBT로 만들어져야 한다. 상기 고전압 필드 터미네이션을 넘어감없이 상기 연결을 만들기 위해서, 새로운 타포러지(typology)가 상기 제어 단면 및 IGBT 단면은 상기 N+확산의 양쪽면 주위에 요각(reentrantly)으로 구부러져 있는 통상의 연속적인 필드 터미네이션에 의해 둘러싸여 있지만, 상기 N+확산의 에지(edge)로부터 일정한 간격이 유지된 좁은 전도체-루팅-채널(conductor-routing-channel)을 남긴다. 금속의 제어 전도체, 폴리실리콘 등 등은 상기 좁은 루팅-채널 상부 및 바로위에 배치될 수 있다.
본 발명의 바람직한 실시예에서, 기생 다이오드(parasitic diode)가 제어와 IGBT 단면간의 상기 새로운 N+확산의 사용의 중요성으로 주 드레인(main drain)과 소스전극간에 형성된다. 상기 다이오드는 역전압 블로킹(reverse voltage blocking)을 필요로하는 응용에 있어서 상기 칩의 사용을 방지하고, 외부의 고속 복구 다이오드(fast recovery diode)를 필요로하는 응용에 사용되어질 수 없다. 본 발명의 다른 특징에 따라서, 상기 기생 다이오드의 영향을 극복하기 위해, 새로운 측면의 PNP 트랜지스터는 상기 IGBT 단면으로 집적 되어지고, 상기 IGBT가 순방향 바이어스될 때만, 상기 N+확산에 연결되어지고, 그리고 동작하게 한다. 그러므로, 상기 기생 다이오드가 상기 칩 동작를 방해할 동안 회로가 개방되어진다.
본 발명의 또 다른 특징과 장점은 첨부된 도면을 참조하는 본 발명의 이하 기술로 명백할 것이다.
우선, 도 1를 참조하면, 횡단면도로 실리콘의 모스페트(MOSFET) 칩(20)의 작은 일부분이 개략적으로 도시되어 있다. 실리콘 칩(20)은 N+기판(21)을 가지고, 상기 활성 모스페트(MOSFET) 단면(19) 및 그것의 제어회로(30)를 정의하는 접합을 수용하는 에피택셜 실리콘의 층(22)을 가진다. 그러므로 상기 활성 파워(power) 모스페트(MOSFET) 단면은 베이스(23)(24)와 같은 미국특허 5,008,725에 도시된 것과 같은 상기 칩(20)의 활성 모스페트(MOSFET)지역 전체에 분포되어진 다수 개의 P형 모스페트 베이스를 포함한다. 각 베이스(23)(24)는 저마다 N+고리모양의 소스(25)(26)를 각각 수용한다. 종래의 폴리실리콘 게이트 구조(27)는 베이스(23)(24)에 형성된 채널 지역을 덮어 씌우는 종래의 게이트 다이오드 위에 놓인다. 주 파워(main power) 소스전극(28) 및 드레인 전극(29)은 여느 때 처럼 제공된다.
상기 제어 단면(30)은 상기 활성 파워 모스페트(19)를 가지는 동일한 칩(20)에 모놀리딕하게 집적되어진다. 그러므로, P웰(40)은 층(22)안으로 확산되어지고, 활성 모스페트지역(19)로부터 측면으로 일정한 간격을 두고 위치한다. P웰(40)은 예를 들면 상기 언급한 출원계류중인 출원번호 08/298,383(IR-1070)에 기술된 것과 같은, 열 센서(thermal sensors), 전류 센서(current sensors), 언더볼태지 센서(undervoltage sensors) 등등, 상기 활성지역(19)을 온(on)/오프(off) 시키기 위한 어떠한 제어회로소자도 포함한다. 측면의 제어 트랜지스터는 도 1에 개략적으로 도시되어 있으며, N+소스 확산(41), N+드레인 확산(42), 게이트(43), P웰(40)안에 포함된 모든 것, 그리고 활성 모스페트 지역(19)로부터 절연된 접합으로 구성되어진다. 상기 P웰(40)의 제어 트랜지스터는 모든 감지된 파라미터(parameter)에 답하여 상기 활성 모스페트의 제어에 영향을 미치기 위해 게이트(27)에 적절하게 커플(couple)되어질 수 있다. 그러므로, 정보(intelligence)는 파워 모스페트 소자를 포함하는 상기 칩으로 모놀리딕하게 집적되어진다.
IGBT 칩의 접합-절연된 제어 단면을 집적하는 단순 개념은 표면상 이겨내기 어려운 문제를 만들었다. 이들 문제는 IGBT로서 동작하게 하는 도 1의 칩(20)에 비해 P+기판(50)(도 1의 N+기판 대신에)의 단순한 추가를 도시하는 도 2의 고찰로부터 제일 잘 이해된다. 종래의 N+버퍼층(51)은 또한 상기 IGBT의 PNP 부분의 β를 감소기키기 위해 도 2에 추가될 수 있다는 점에 주목하자. 도 1과 같은 동일한 부호를 가지는 모든 성분은 동일한 기능을 가진다. 파워 단면(19)는 P+영역(50)의 존재에 기인하여 IGBT 모드(mode)로 지금부터 동작한다는 점에 주목하자.
도 2의 소자는 상기 IGBT 모드의 순방향 도통동안 상기 P+기판(50)과 N+버퍼(51)간의 접합(52)(또는 만일 버퍼가 사용되지 않는다면 N-에피(22)와의 접합)은 그것의 길이에 따라 순방향으로 바이어스되어지기 때문에 만족하게 동작할 수 없다. 그런고로, 풍부한 소수캐리어의 수(도 2의 실시예에서의 정공)은 상기 에피층(22) 및 P웰(40) 아래로 주입되어진다. 상기 정공주입은 도 2에서 화살로써 도시되어지며, 몇가지 문제점을 야기한다.
1. 상기 N-에피(22) 및 P+기판(50)과 함께 P웰(40)은 기생 PNP 트랜지스터(60)을 형성한다. 상기 P웰은 보통 접지이기 때문에(도시되지 않음), 에피(22)의 소수캐리어는 P웰(40)이 접지되도록 높은 기생 전류를 야기시키는 상기 PNP 트랜지스터(60)를 턴-온(turn on)시킨다.
2. 상기 웰(40)의 N+확산(41)(42)은 기생의 4층 다이리스터(61)의 캐소드로써 작용한다. 상기 기생 다이리스터(61)의 트리거링(triggering)는 상기 소자의 파괴를 야기할 수 있다.
3. 상기 P웰(40) 아래의 소수캐리어 주입은 또한 웰(40)에 집적되어지는 민감한 저 레벨 아날로그 회로의 동작을 방해할 수 있다.
접합-절연된 제어 웰 아래의 소수캐리어 주입의 중요성에 따라, 상기 기술은상기 "스마트페트(SMARTFET)" 소자로 "스마트 아이지비티(SMARTFET IGBT)"아날로그를 만드는데 사용되어지지 않았다.
상기 소수캐리어 주입문제를 피한 알려진 하나의 구조는 도 3에 도시된 바와 같은 실리콘 이산화물 라이너(silicon dioxide liner)(71)에 의해 상기 N-에피로부터 절연되어진 유전체적으로 절연된 P웰(70)을 사용한다. 도 3에서, 도 2의 부분과 유사한 부분은 동일한 부호를 가진다. 그러나, 이러한 해결은 많은 비용과 복잡한 공정 절차를 필요로한다.
본 발명은 도 3의 결과와 유사한 결과를 이루지만, 비용이 효과적인 공정으로 수행되어질 수 있는 접합-절연 기술을 사용한다.
본 발명의 제 1 실시예에서, 도 2의 상기 활성 IGBT 지역의 경계는 3배의 확산길이에 의해 또는 상기 P웰(40)의 경계로부터 더 멀게 일정한 간격을 두고 있다. 그러므로, 도 4 및 도 5는 상기 실시예를 위한 한 가지 가능한 배치(arrangement)를 도시하고 있고, 여기에서 도 2의 성분과 유사한 성분은 동일한 부호로 주어진다. 도 4 및 도 5는 또한 활성 IGBT 지역(19) 및 제어지역(30)을 각각 둘러싸고 있는 필드 터미네이션(70)(71)를 도시하고 있다. 점이찍힌 라인(line)(75)은 게이트(27) 및 상기 활성 IGBT 지역(19)의 소스(그리고 다른 관계된 단자들)에 상기 제어회로(30)의 연결을 가리킨다. 다른 제어지역 및 다른 IGBT 또는 다른 파워 소자는 지역(19)로부터 측면으로 제거된 지역에서 도 4 및 5의 에피층(22)으로 집적될 수 있다.
본 발명에 따라서, 상기 P웰(40)의 외변과 상기 활성 IGBT 접합의 외변간의 거리는 약 3배의 소수캐리어의 길이보다 더 크다. 상기 간격의 결과로서, 접합(52)는 제어 단면(41) 아래에서 디-바이어스(de-bias)되고, 상기 제어 단면(40) 아래의 소수캐리어 주입의 레벨(level)은 훨씬 낮아질 것이다. 상기 N+버퍼층의 비저항은 또한 상기 제어영역(30) 아래의 접합(52)(51)을 디-바이어스함에 있어 도와주도록 증가될 수 있다는 점에 주목하자.
도 6은 도 2의 성분과 유사한 성분이 동일한 부호를 가지는 본 발명의 제 2 실시예를 도시하고 있다. 상기 버퍼층(21)은 도 6에 도시되어 있지 않지만, 바람직하다면 사용될 수 있다는 점에 주목하자. 도 6에서, P+확산(80)이 도시된 바와 같이 추가되고, 상기 제어 단면(30)와 상기 IGBT 단면(19)간에 배치된다. 게다가 상기 P+영역(80)은 IGBT 소스 전극(28)에 연결된다.
동작함에 있어서, 화살로써 도 6에 개략적으로 도시된 정공은 영역(22)로 주입된다. 그러나, 지역(19)의 바같쪽의 상기 정공은 오히려 확산(80)에 의해 모아지므로, 아주 소수의 정공이 P웰(40)에 의해 모아질 수 있다.
도 7 및 도 8은 본 발명의 또다른 실시예를 도시하고 있으며, 종래 도면의 성분과 유사한 성분이 동일한 부호를 가지고 있다. 도 8는 또한 제어 리드(75)가 고전압 필드 터미네이션(90)을 교차없이 나아가고 게다가 내로우 넥(narrow neck)을 남기는 각각의 IGBT 지역(19) 및 제어지역(30) 전체를 거의 둘러싸고 있는 새로운 연속적인 필드 터미네이션(90)을 도시하고 있다. 그 때, 측면으로 일정한 간격이 유지된 IGBT 영역(19)과 제어영역(30)간의 지역은 상기 영역 사이에 요각으로 접힌 터미네이션(90)의 인접한 길이에 동일한 넓이를 가지는 N+확산(도 7 및 8)(95)을 수용한다. 확산(95)는 점이 찍힌 라인(97)에 의해 도시된 바와 같은 P+영역(50)에 연결된 접촉(96)를 가진다. 실제로, 연결(97)은 와이어-본드(wire-bond) 연결 또는 그와 비슷한 것일 수 있다. 상기 연결은 웨이퍼 컷팅(cutting)동안 소잉(sawing)의 작용에 의해 자동적으로 간단히 만들어지는 것이 가능하다.
상기 도 7 및 도 8의 소자의 동작은 다음과 같다.
상기 아이지비티(IGBT) 단면(19)가 도통할 때, 접합(52)은 순방향 바이어스된다. 화살표로 도시된 측면의 전자 전류는 상기 버퍼층(51)(또는 버퍼가 사용되지 않는다면 상기 에피(22)로) 및 상기 N+확산(95)으로 흐른다. 상기한 바는 상기 버퍼층의 저항 RB에 따라 측면 전압강하를 야기시킨다. 그 때문에, 상기 접합(52)는 상기 IGBT 지역(19)의 에지로부터 상기 제어 지역(30)으로 점진적으로 디-바이어스되어진다. 상기 저항 RS를 RB보다 훨씬 낮게 확산(95)에 만듬으로써, P웰 아래(40)의 접합(52)를 가로지른 전압은 상기 영역의 소수캐리어 주입의 레벨이 무시되도록 거의 0(zero)으로 감소될 수 있다. PS<<RB하게 만드는 것은 상기 에피층(22) 저항 및 버퍼층(51) 저항에 관계하는 확산(95)의 넓이 WS를 적절하게 고침으로써 이루어질 수 있다.
제어 지역(30)의 제어 논리는 상기 IGBT의 소스(28)에 정상적으로 참고되어지므로, 적당한 필드 터미네이션이 이미 기술된 도 4 및 5의 터미네이션(70)(71), 그리고 도 7 및 8의 (90)과 같은 것이 상기 N+확산(95)의 양쪽면에 요구되어진다. 전도체(75)에 의한 상기 지역의 상호연결은 터미네이션(70)(71)로부터 간과되고(pass over), 절연되어져야 한다. 그러나, 도 8의 실시예에서 상기 IGBT(19) 및 제어단면(30)은 상기 연결(75)이 터미네이션(90)을 넘어감 없이 루트(route)되어질 수 있고, 게다가 좁은 표면 채널(narrow surface channel) 또는 넥(neck) 영역(90a)을 제외한 상기 지역이 터미네이션(90)에 의해 대체로 완전히 둘러싸여 진다. 상기 넥(neck) 영역(90a)은 상기 IGBT단면(19) 아래에서 상기 제어 단면(30)으로 P+캐리어주입을 방지하기에 충분히 좁다. 상기 진술한 바에 따라, 상호연결(75)는 상기 접지된 P웰 보다 금속 또는 전도성의 폴리실리콘 트레이스(trace) 또는 그런 종류의 다른 것으로 만들어질 수 있다.
상기 웨이퍼 뒷면에의 상기 N+확산의 연결(97)는 상기 칩(20)을 지지할 수 있는 리드 프레임(도시되지 않음)에 와이어 본드(wire bond)로 만들어질 수 있고, 또는 만일 상기 칩이 예를 들어 T0-220형 패키지라면, 상기 패키지의 중앙 핀으로 만들 수 있다. 여러 경우에 있어서, 상기 연결은 웨이퍼 컷팅(cutting) 동안 만들어진 상기 칩(20)의 소오-데미지(saw-damage)된 칩 에지를 통해 만들어질 수 있다.
도 9는 더 실제적인 도 7의 칩(20)을 도시하고 있으나, 아직도 스케일(scale)은 개략적이다. 도 7의 부분과 유사한 도 9의 부분은 동일한 부호를 가지고 있다. 스케일(scale)의 제한 때문에, 웰(40)과 베이스(23)(24)의 소스와 게이트 구조는 도 9에 도시되지 않았다. 그러나, IGBT(19)에 대한 활성지역 터미네이션 셀(100)이 도시되어 있고, 활성 IGBT 지역(19)와 P웰(40)간에 약 700 미크론의 간격이 유지된 계획된 절연이 도시되어 있다.
그 다음, 도 9는 IGBT(19) 및 제어지역(30)의 접합에 의해 형성된 수직의 PNP 트랜지스터 Q1과 Q2를 도시하고 있다. 게다가, 버퍼층(51) 및 N+확산(95)간에 접근 저항 R1이 도시되어 있고, PNP 트랜지스터 Q2의 베이스의 근사한 위치에의 저항 R1의 바닥과 Q1간의 상기 버퍼층에 저항 R2 와 R3가 각각 도시되어 있다.
도 9의 등가회로가 도 10에 도시되어 있다. 도 10은 또한 상기 IGBT 단면(19)의 N 소스, P 베이스, 그리고 N+에피의 기생 NPN 트랜지스터인 NPN 기생 트랜지스터 Q1' 및 Q2'가 도시되어 있으며, 단면(40)에 상응하는 트랜지스터가 각각 도시되어 있다. 또한, 상기 베이스와 상기 NPN 트랜지스터 Q1' 및 Q2'의 에미터간에 유효한 저항인 저항기 RB1 및 RB2가 각각 도 10에 도시되어 잇다.
정상상태(normal circumstance)하에서, 트랜지스터 Q1' 및 Q2'는 상응하는 기생 다이리스터의 래치 업(latch up)를 피하기 위해 도통하지 않아야한다. 상기한 바와 저항기 RB1에 대해 매우 낮은 값을 설계함으로써 트랜지스터 Q1'로 피하게 되어진다.
그러나, 상기 제어단면의 측면 NMOS 트랜지스터의 구현은 RB2 및 트랜지스터 Q2의 이득에 대해 훨씬 높은 값을 초래한다. 따라서, 상기 제어단면은 상기 IGBT 단면보다 훨씬 더 래치 업에 민감하고, 트랜지스터 Q2에 의한 정공주입은 피해야 한다. 상기한 바는 N+핑거(finger)(95)의 목적이다.
도 10a는 상기 IGBT가 순방향 바이어스될 때의 전류를 진한 선(heavyline)으로 도시하고 있다. 순방향 바이어스 동안, 트랜지스터 Q1의 베이스-이미터 접합은 순방향 바이어스된다. 트랜지스터 Q2의 베이스-이미터 접합은 단지 Vbe (Q1)*R1/(R3+R1)을 보인다. 지오메트리(geometry)(R1/R3 비율)을 적절하게 선택함으로써, 트랜지스터 Q2의 전류(도 10의 점이 찍힌 라인을 보시오) 및 상기 제어단면의 래치-업(latch-up)의 위험을 거의 제거하는 것이 가능하다.
상기 접근은 상기 순방향-바이어스 모드에서 제어단면부의 래치-업을 방지한다. 그러나, 도 10b에 도시된 바와 같은, 역바이어스하에서 상기 드레인(29)과 소스(28)간에 기생 다이오드(110)가 있다. 다이오드(110)는 RB1 및 RB2를 가진 일련의 트랜지스터 Q1' 및 Q2'의 베이스 컬렉터 접합과, 각각의 R2, R3, 그리고 R1으로 구성한다.
상기 기생 다이오드(110)는 두가지의 데미징(damaging) 결과를 가지고 있다.
1. 역전압 능력이 필요한 응용을 금지시킨다(전자 점화장치와 같은).
2. 상기 내부의 기생 다이오드(110)가 상기 전류 다이오드의 일부를 운반하기 때문에, 외부에 고속 복구 다이오드(recovery diode)가 있는 응용에 사용될 수 없다. 다이오드(110)는 외견상 매우 느리고, 복구 전류가 상기 제어 단면(30)의 래치-업을 유도한다. 바꾸어 말하면, 만일 트랜지스터 Q2'의 베이스/컬렉터 접합이 소수캐리어로 가득 차 있는 한 상기 드레인(29)에 양의 전압이 재인가되면, 상기 Q1'/Q2' 다이리스터는 래치(latch)할 것이다.
본 발명의 또 다른 특징에 따라서, 상기 기생 다이오드(110)의 영향은 상기 IGBT가 순방향 바이어스될 때만, 상기 드레인(29)에 도 9, 10, 10a, 그리고 10b의 R1을 연결함으로써 제거되어진다. 그러므로, 도 11 및 12에 도시된 바와 같이, 측면의 트랜지스터 Q3는 도 12의 에지 셀(100)에서 에지 셀(120)에 도시된 IGBT 단면부의 필드 터미네이션(90)의 외부에 추가된다. 도 12의 에미터(121)를 정의하는 P 확산은 와이어 본드에 의해 드레인(29)에 연결되고, 컬렉터(122)를 정의하는 P 확산은 N+확산(95)의 접촉(96)에 연결된다.
동작함에 있어서, 상기 IGBT(19)가 순방향 바이어스될 때, Q1은 도통하고, 또한 Q3도 도통한다. 상기한 바는 동력학적으로 상기 드레인(29)에 R1을 연결한다. 상기 IGBT가 역바이어스될 때, Q1 및 Q3은 도통하지 않고, R1은 부유한다(floating). 그러므로, 어떠한 역전류도 상기 구조에 흐르지 않는다.
Q3는 저전압 트랜지스터(보통 10에서 50V이고, 상기 IGBT(19) 그 자체로서 역 블로킹 레이팅(reverse blocking rating)과 동일한)일 수 있다. 그러므로, 그것은 좁은 베이스(예를 들면 10 미크론)로 만들어질 수 있고, 상기 IGBT(19)가 순방향 바이어스될 때, 충분히 포화되기 위해서 높은 이득을 가질 수 있다.
도 13은 개략적으로 상기 칩 표면의 트랜지스터 Q3의 구현을 도시하고 있다. 도 8의 성분과 유사한 성분은 도 13에 있어 동일한 참조부호를 가진다. 각각의 에미터와 켈렉터영역(121)(122)은 드레인(29)의 탭(tap)(125) 및 N+핑거(96)에 각각 연결된다.
비록 본 발명이 여기에서 특별한 실시예에 관하여 기술하였지만, 많은 다른 변화 및 수정, 그리고 다른 사용이 이 분야에서 통상의 지식을 가진 자에게는 명백할 것이다. 그러므로, 본 발명은 상기의 상세한 설명에 의해 제한되는 것이 아니라, 첨부된 청구범위에 의해서만 제한되어지는 것이 바람직하다.

Claims (39)

  1. P형 실리콘 기판을 가지고, 그 상부(top) 표면에 형성된 저농도 N형 영역과, 그 바닥 표면에 형성된 P+영역을 가지는 통상의 반도체 칩과; 절연된 게이트 바이폴라 트랜지스터의 베이스, 소스, 그리고 채널 영역을 정의하고, 확산을 수용하는(receiving) 상기 저농도 영역의 제 1 지역과; P웰 확산을 포함하고, 상기 P웰내에 제어회로 확산을 포함하며 상기 제 1 지역에서 측면으로 이격된 상기 저농도 영역의 제 2 지역과; 상기 제 1 지역에서 상기 절연된 게이트 바이폴라 트랜지스터(IGBT)를 상기 제어회로 확산에 커플링(coupling)하는 커플링 수단과; 상기 제 1 지역에서 상기 절연된 게이트 바이폴라 트랜지스터의 동작을 일으키도록 정공의 주입 동안 상기 P+영역에서 상기 P웰 확산으로의 정공의 주입을 제한하기 위해 상기 제 1 지역과 제 2 지역간에 배치된 수단을 포함하여 통상의 반도체 칩으로 집적된 절연된 게이트 바이폴라 트랜지스터(IGBT)와 제어회로 소자.
  2. 제1항에 있어서, 상기 제 1 및 제 2영역들 간을 배치하는 수단은 상기 영역들 간을 상기 저농도 N형 영역의 정공확산 길이에 대해 그 3배이상의 측면 거리를 두도록 하는 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  3. 제1항에 있어서, 상기 제 1 지역과 제 2 지역간에 배치된 상기 수단이 상기 저농도 N형 영역의 상부(top) 표면에 제 2 P+확산과, 상기 절연된 게이트 바이폴라 트랜지스터의 상기 소스에 상기 제 2 P+확산을 연결하는 수단을 포함하고, 상기 제 2P+확산은 상기 제 2 지역의 상기 P웰에 의해 다른 방법으로 연결되어질 수 있도록 정공을 모으는 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  4. 제1항에 있어서, 상기 제 1 지역과 제 2 지역간에 배치된 상기 수단이 상기 저농도 N형 영역의 상부 표면에 N+확산과, 상기 P형 기판에 상기 N+확산을 전기적으로 연결하는 수단을 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  5. 제1항에 있어서, 상기 제 1 지역과 제 2 지역의 상위(upper) 표면이 내로우 넥(narrow neck) 영역에서 합쳐지고, 상기 넥(neck)영역 상부와 횡부(across)에 배치된 전도체를 포함하는 상기 커플링 수단을 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  6. 제1항에 있어서, 적어도 상기 제 1 지역과 제 2 지역을 부분적으로 에워싸고, 상기 소자의 상위 표면에 배치되는 필드 터미네이션(field termination) 수단을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  7. 제6항에 있어서, 상기 필드 터미네이션 수단은 상기 내로우 넥 영역의 대항되는 면과, 상기 제 1 지역과 제 2 지역 각각의 총 나머지 외변(periphery)을 에워싸는 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  8. 제1항에 있어서, 상기 저농도 N형 영역은 에피택셜(epitaxial)하게 성장된 영역인 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  9. 제 1 항에 있어서, 상기 절연된 게이트 바이폴라 트랜지스터의 상기소스와 베이스 영역에 연결된 소스전극과, 상기 채널 영역 바로 위에 배치된 게이트전극과, 상기 바닥 표면에서 상기 P+영역의 바닥에 연결된 드레인전극을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  10. 제 2 항에 있어서, 상기 저농도 N형 영역은 에피택셜하게 성장된 영역인 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  11. 제3항에 있어서, 상기 저농도 N형 영역은 에피택셜하게 성장된 영역인 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  12. 제4항에 있어서, 상기 저농도 N형 영역은 에피택셜하게 성장된 영역인 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  13. 제5항에 있어서, 상기 저농도 N형 영역은 에피택셜하게 성장된 영역인 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  14. 제6항에 있어서, 상기 저농도 N형 영역은 에피택셜하게 성장된 영역인 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  15. 제10항에 있어서, 상기 절연된 게이트 바이폴라 트랜지스터의 상기 소스와 베이스 영역에 연결된 소스전극과, 상기 채널 영역 바로 위에 배치된 게이트전극과, 상기 바닥 표면에서 상기 P+영역의 바닥에 연결된 드레인전극을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  16. 제11항에 있어서, 상기 절연된 게이트 바이폴라 트랜지스터의 상기 소스와 베이스 영역에 연결된 소스전극과, 상기 채널 영역 바로 위에 배치된 게이트전극과, 상기 바닥 표면에서 상기 P+영역의 바닥에 연결된 드레인전극을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  17. 제12항에 있어서, 상기 절연된 게이트 바이폴라 트랜지스터의 상기 소스와 베이스 영역에 연결된 소스전극과, 상기 채널 영역 바로 위에 배치된 게이트전극과, 상기 바닥 표면에서 상기 P+영역의 바닥에 연결된 드레인전극을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  18. 제13항에 있어서, 상기 절연된 게이트 바이폴라 트랜지스터의 상기 소스와 베이스 영역에 연결된 소스전극과, 상기 채널 영역 바로 위에 배치된 게이트전극과, 상기 바닥 표면에서 상기 P+영역의 바닥에 연결된 드레인전극을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  19. 제14항에 있어서, 상기 절연된 게이트 바이폴라 트랜지스터의 상기 소스와 베이스 영역에 연결된 소스전극과, 상기 채널 영역 바로 위에 배치된 게이트전극과, 상기 바닥 표면에서 상기 P+영역의 바닥에 연결된 드레인전극을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  20. 제6항에 있어서, 상기 제 1 지역과 제 2 지역간에 배치된 상기 수단이 상기 저농도 N형 영역의 상부 표면에 N+확산과, 상기 P+영역에 상기 N+확산을 전기적으로 연결하는 수단을 포함하고, 상기 N+영역은 상기 필드 터미네이션이 상기 제 1 지역과 상기 제 2 지역의 동일한 넓이를 가지는 부분을 따라 연장한 위치에서 상기 필드 터미네이션 수단으로부터 일정한 간격이 유지되고, 그 사이에 배치되어진 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  21. 제20항에 있어서, 상기 제 1 지역과 제 2 지역의 상위 표면이 내로우 넥 영역에 합쳐지고, 상기 커플링수단은 상기 내로우 넥 상부와 횡부에 배치된 전도체를 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  22. 제21항에 있어서, 상기 필드 터미네이션은 상기 내로우 넥 영역의 대항되는 면과, 상기 제 1 지역과 제 2 지역 각각에 총 나머지 외변을 에워싸는 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  23. 제22항에 있어서, 상기 저농도 N형 영역은 에피택셜하게 성장된 영역인 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  24. 제23항에 있어서, 상기 절연된 게이트 바이폴라 트랜지스터의 상기 소스와 베이스 영역에 연결된 소스전극과, 상기 채널 영역 바로 위에 배치된 게이트전극과, 상기 바닥 표면에서 상기 P+영역의 바닥에 연결된 드레인전극을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  25. 제4항에 있어서, 상기 절연된 게이트 바이폴라 트랜지스터가 순방향 바이어스될 때만 도통하도록 상기 N형 영역에 연결된 베이스 영역과, 상기 P+영역에 연결된 에미터 영역과, 그리고 상기 N+영역에 연결된 컬렉터를 가지는 상기 제 1 지역에 집적된 측면의 PNP 트랜지스터를 포함하고, 상기 아이지비티가 순방향 바이어스될 때만 상기 N+영역이 상기 P+형 기판에 연결되는 것을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  26. 제20항에 있어서, 상기 절연된 게이트 바이폴라 트랜지스터가 순방향 바이어스될 때만 도통하도록 바어어스되고, 상기 N+영역에 연결된 소스 영역을 가지고, 상기 제 1 지역으로 집적된 측면의 PNP 트랜지스터를 포함하고, 상기 아이지비티가 순방향 바이어스될 때만 상기 N+영역이 상기 N형 기판에 연결되는 것을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  27. 제24항에 있어서, 상기 절연된 게이트 바이폴라 트랜지스터가 순방향 바이어스될 때만 도통하도록 바어어스되고, 상기 N+영역에 연결된 소스 영역을 가지고, 상기 제 1 지역으로 집적된 측면의 PNP 트랜지스터를 포함하고, 상기 아이지비티가 순방향 바이어스될 때만 상기 N+영역이 상기 N형 기판에 연결되는 것을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  28. 바닥 P형 층과 대체적으로 상기 P형층의 상부에 동일한 넓이의 N형층을 가지는 통상의 반도체 칩과; 아이지비티를 정의하는 확산을 수용하는 상기 N형 층의 표면의 제 1 지역과; 상기 제 1 지역으로부터 접합 절연된 제어소자 확산을 포함하는 P웰을 수용하는 상기 N형 층의 표면의 제 2 지역과; 상기 제 1 지역아래에서 상기 제 2 지역아래로 연속적으로 연장한 상기 N형 층과 상기 P형 층간의 접합과; 상기 아이지비티 지역이 도통상태에 있고, 소수캐리어가 상기 P형층에서 상기 N형 층으로 주입되어질 때, 상기 제어지역아래의 영역에서 상기 접합을 적어도 부분적으로 디-바이어싱(de-biasing)하기 위한 수단을 포함하여 모놀리딕(monolithic)하게 집적된 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  29. 제28항에 있어서, 디-바이어싱을 위한 상기 수단은 상기 아이지비티 지역의 순방향 도통 동안 상기 P층에서 상기 N층으로 주입된 소수캐리어 확산길이의 3배 이상으로 된 상기 제 1 지역과 제 2 지역의 측면의 공간을 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  30. 제28항에 있어서, 상기 제 1 지역이 아이지비티 소스를 가지고, 상기 수단은 상기 N층의 표면내에 배치되어지고, 상기 제 1 지역과 상기 제 2 지역간에 배치되어지고, 그리고 상기 아이지비티 소스에 연결된 P+확산을 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  31. 제28항에 있어서, 상기 N층의 표면내에, 상기 제 1 지역과 상기 제 2 지역간에 배치된, 그리고 상기 P층에 연결된 N+확산을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  32. 제28항에 있어서, 상기 아이지비티를 정의하는 상기 확산으로 상기 제어소자를 커플링하기 위한 커플링 수단을 포함하고, 상기 아이지비티가 상기 제어소자 확산으로부터의 제어신호에 답하여 동작되어지는 것을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  33. 제29항에 있어서, 상기 아이지비티를 정의하는 상기 확산으로 상기 제어소자를 커플링하기 위한 커플링 수단을 포함하고, 상기 아이지비티가 상기 제어소자 확산으로부터의 제어신호에 답하여 동작되어지는 것을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  34. 제30항에 있어서, 상기 아이지비티를 정의하는 상기 확산으로 상기 제어소자를 커플링하기 위한 커플링 수단을 포함하고, 상기 아이지비티가 상기 제어소자 확산으로부터의 제어신호에 답하여 동작되어지는 것을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  35. 제31항에 있어서, 상기 아이지비티를 정의하는 상기 확산으로 상기 제어소자를 커플링하기 위한 커플링 수단을 포함하고, 상기 아이지비티가 상기 제어소자 확산으로부터의 제어신호에 답하여 동작되어지는 것을 더 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  36. 제32항에 있어서, 상기 제 1 지역과 상기 제 2 지역의 상위 표면이 내로우 넥 영역에 합쳐지고, 상기 커플링 수단이 상기 내로우 넥 상부와 횡부에 배치된 전도체를 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  37. 제33항에 있어서, 상기 제 1 지역과 상기 제 2 지역의 상위 표면이 내로우 넥 영역에 합쳐지고, 상기 커플링 수단이 상기 내로우 넥 상부와 횡부에 배치된 전도체를 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  38. 제34항에 있어서, 상기 제 1 지역과 상기 제 2 지역의 상위 표면이 내로우 넥 영역에 합쳐지고, 상기 커플링 수단이 상기 내로우 넥 상부와 횡부에 배치된 전도체를 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
  39. 제35항에 있어서, 상기 제 1 지역과 상기 제 2 지역의 상위 표면이 내로우 넥 영역에 합쳐지고, 상기 커플링 수단이 상기 내로우 넥 상부와 횡부에 배치된 전도체를 포함하여 형성된 것을 특징으로 하는 절연된 게이트 바이폴라 트랜지스터와 제어회로 소자.
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