KR100298815B1 - 알루미늄계금속패턴의형성방법 - Google Patents

알루미늄계금속패턴의형성방법 Download PDF

Info

Publication number
KR100298815B1
KR100298815B1 KR1019940022690A KR19940022690A KR100298815B1 KR 100298815 B1 KR100298815 B1 KR 100298815B1 KR 1019940022690 A KR1019940022690 A KR 1019940022690A KR 19940022690 A KR19940022690 A KR 19940022690A KR 100298815 B1 KR100298815 B1 KR 100298815B1
Authority
KR
South Korea
Prior art keywords
etching
aluminum
based metal
film
mask
Prior art date
Application number
KR1019940022690A
Other languages
English (en)
Other versions
KR950009952A (ko
Inventor
가미데유끼히로
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=17198533&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100298815(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR950009952A publication Critical patent/KR950009952A/ko
Application granted granted Critical
Publication of KR100298815B1 publication Critical patent/KR100298815B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • ing And Chemical Polishing (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 상온 프로세스에서 애프터 커로젼의 발생없이 이방성 가공이 우수한 알루미늄계 금속 패턴의 형성 방법을 제공하는 것을 목적으로 한다.
제1 공정에서, 기판(11) 상에 막을 형성한 알루미늄계 금속막(16) 상에 질화계 실리콘으로 이루어지는 에칭 마스크(19)를 형성한다. 제2 공정에서, 알루미늄계 금속막(16)을 상온에서 드라이 에칭하여 이 알루미늄계 금속막(16)에 패턴(20)을 형성한다. 이것에 의해, 에칭 마스크(19)에 대한 알루미늄계 금속막(16)의 에칭 선택비가 향상함과 동시에, 에칭 측벽에는 질화 알루미늄으로 이루어지는 측벽 보호막(21)이 형성되어 알루미늄계 금속 패턴(20)을 형성하는 이방성 가공이 충분히 행해진다.

Description

알루미늄계 금속 패턴의 형성 방법
제1도는 제1 실시예를 설명하는 개략 단면도.
제2도는 제1 실시예를 설명하는 개략 단면도.
제3도는 제2 실시예를 설명하는 개략 단면도.
제4도는 제2 실시예를 설명하는 개략 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 31 : 기판 16, 36 : 알루미늄계 금속막
19, 42 : 에칭 마스크 20, 43 : 알루미늄계 금속 패턴
21, 44 : 측벽 보호막 40 : 상층 마스크
41 : 하층 마스크
본 발명은 알루미늄계 금속 패턴의 형성 방법에 관한 것으로, 특히 반도체 장치의 제조 공정에서 알루미늄계 금속 패턴의 형성 방법에 관한 것이다.
반도체 집적 회로에서는 기판 상에 형성하는 배선이나 전극의 재료로서 알루미늄계 금속을 많이 이용하고 있다. 이 알루미늄계 금속을 이용한 배선이나 전극의 형성은 통상, 포토 레지스트를 에칭 마스크로 이용하며 염소계 가스를 포함하는 혼합 가스에 의한 드라이 에칭에 의해 행해지고 있다. 이 드라이 에칭에서는 해당 드라이 에칭에 의한 포토 레지스트의 분해 성분이 에칭 측벽에 부착하여 측벽 보호막을 형성하기 때문에, 형성되는 알루미늄계 금속 패턴의 이방성 형상이 달성된다.
최근, 반도체 집적 회로의 고집적화 및 고기능화에 따라 상기 알루미늄계 금속 패턴의 미세화가 요구되고 있다.
그리고, 미세한 선폭의 알루미늄계 금속 패턴을 정밀도가 양호하게 형성하기 위해서는 상기 에칭 마스크로 이용하는 포토 레지스트의 감광성의 문제때문에, 얇은 막 두께의 포토 레지스트를 이용할 필요가 있다.
한편, 선폭이 가는 알루미늄계 금속 패턴에서는 일렉트로 마이그레이션에 대한 신뢰성을 확보하기 위해 어느 정도의 막 두께를 확보할 필요가 있다.
따라서, 미세화가 진전된 반도체 집적 회로에 있어서, 상기 알루미늄계 금속패턴을 형성하기 위해서는 포토 레지스트와 알루미늄계 금속과의 에칭 선택비를 향상시킴으로써, 박막화한 포토 레지스트의 소비를 억제하면서 알루미늄계 금속막을 에칭할 필요가 있다.
그래서, 에칭 이온의 입사 에너지를 억제함으로써, 에칭 이온에 대한 포토 레지스트의 내성을 향상시켜 상기 에칭을 행하는 프로세스나, 포토 레지스트의 주변벽에 보호막을 형성하면서 상기 에칭을 행하는 프로세스가 제안되어 있다.
그리고, 상기 프로세스이외에도, 에칭 마스크로서 산화 실리콘과 같은 무기재료를 이용하는 프로세스가 제안되어 있다. 이 프로세스에서는 에칭 마스크의 내성은 향상되지만, 통상의 상온 프로세스에 의한 에칭에서는 에칭 측벽에 측벽 보호막이 형성되지 않는다. 이 때문에, 형성되는 알루미늄계 금속 패턴에 이방성 형상이 얻어지지 않는다.
그러나, 기판 온도를 영도 이하의 저온으로 냉각하여 드라이 에칭을 행함으로써, 이방성 형상이 달성되는 것이 보고되어 있다.
또 예를 들면, 질소 가스와 같이, 알루미늄계 금속막의 에칭 측벽에 측벽 보호막을 형성하는 가스를 에칭 가스에 첨가하는 것에 따라서도 알루미늄계 금속 패턴의 이방성 형상이 달성된다.
그러나, 상기에 제안되어 있는 프로세스에는 디-음과 같은 과제가 있었리-.
즉, 기판 상에 알루미늄계 금속 패턴을 형성하는 경우에는 기판과 알루미늄계 금속막 사이에 예를 들면, 질화 산화 티탄으로 이루어지는 배리어 메탈층을 형성하고, 이 배리어 메탈층도 상기 알루미늄계 금속막과 마찬가지로 드라이 에칭을 행한다. 그리고, 이 드라이 에칭에서, 질화 산화 티탄의 에칭 레이트는 에칭 가스 속에 포함되는 에칭 이온의 입사 에너지에 의존한다.
이 때문에, 종래예에서 도시한 바와 같은 에칭 이온의 입사 에너지를 억제하여 에칭을 행하는 프로세스에서는 알루미늄계 금속막과 배리어 메탈층과의 에칭에서 총 포토 레지스트의 소비량을 억제할 수 없어, 충분한 에칭이 행해지기 전에 에칭 마스크가 소비되어 버린다
또, 종래예에서 도시한 포토 레지스트의 주변 벽에 보호막을 형성하는 프로세스에서는 그 후의 공정에서 보호막을 박리하기 곤란하고, 보호막 속에 함유되는 에칭 가스의 성분인 염소에 의한 애프터 커로젼(after corrosion)이 염려된다.
그리고, 에칭 마스크에 무기재를 이용하는 프로세스에 있어서, 기판 온도를 영도 이하로 냉각하여 에칭을 행하는 경우에는 장치 비용이 증대함과 동시에, 저온에서의 에칭이기 때문에, 에칭 분위기 내의 여러가지 가스 분자가 시료에 부착되어 애프터 커로젼의 발생 원인이 된다.
또, 에칭 가스에 질소 가스를 첨가하는 경우에는 챔버 내에 측벽 보호막을 형성하는 물질이 사방에 흩어져 챔버 내를 오염시키는 원인이 된다.
그래서, 본 발명에서는 상온 프로세스에서 애프터 커로젼의 발생이 없고, 또 이방성 가공이 우수한 알루미늄계 금속 패턴의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위한 알루미늄계 금속 패턴의 형성 방법이다.
제1 발명은 먼저, 제1 공정에서, 기판 상에 형성한 알루미늄계 금속막 상에 질화계 실리콘으로 이루어지는 에칭 마스크를 형성한다. 다음에, 제2 공정에서, 알루미늄계 금속막을 상온에서 드라이 에칭하여 해당 알루미늄계 금속막으로 패턴을 형성한다.
다음에, 제2 발명은 먼저, 제1 공정에서, 기관 상에 막을 형성한 알루미늄계 금속막 상에 해당 알루미늄계 금속막을 드라이 에칭할 때의 에칭 가스에 대해 내성을 갖고 있는 하층 마스크와 상기 알루미늄계 금속막의 드라이 에칭시에 에칭 측벽에 측벽 보호막을 형성하는 성분을 공급하는 상층 마스크를 적층하여 이루어지는 에칭 마스크를 형성한다. 다음에, 제2 공정에서 상기 알루미늄계 금속막을 상온에서 드라이 에칭함으로써, 해당 알루미늄계 금속막으로 패턴을 형성한다.
그래서, 상기 제2 발명에 있어서, 상기 하층 마스크는 질화계 실리콘 또는 산화계 실리콘으로 이루어지고, 상기 상층 마스크는 레지스트 또는 질화계 실리콘으로 이루어진다.
상기 제1 알루미늄계 금속 패턴의 형성 방법에서는 질화계 실리콘을 에칭 마스크로 하여 알루미늄계 금속막의 드라이 에칭이 행해진다. 질화 실리콘은 알루미늄계 금속막을 드라이 에칭할 때의 에칭 가스에 대해 내성을 갖고 있다. 이 때문에, 알루미늄계 금속막의 에칭 선택비가 향상되고, 알루미늄계 금속 패턴을 형성하기 위한 에칭이 질화계 실리콘을 에칭 마스크로 하여 충분히 행해진다. 또, 질화계 실리콘은 알루미늄계 금속막을 드라이 에칭할 때에 분해하여 질소를 방출한다. 방출된 질소에 의해 에칭 측벽에는 질화 알루미늄으로 이루어진 측벽 보호막이 형성된다. 이 때문에, 이 에칭에 의해 형성되는 알루미늄계 금속 패턴은 이방성 형상이 된다. 또, 상기 드라이 에칭은 상온에서 행해지기 때문에, 애칭 분위기 속의 가스분자는 피에칭물에 흡착되지 않는다.
다음에, 상기 제2 알루미늄계 금속 패턴의 형성 방법에서는 적층된 상층 마스크와 하층 마스크를 에칭 마스크로 하여 알루미늄계 금속막의 드라이 에칭이 행해진다. 그리고, 먼저, 에칭 측벽에 측벽 보호막을 형성하는 성분을 공급하는 상층 마스크를 에칭 마스크로 한 알루미늄계 금속막의 드라이 애칭이 행해진다. 이 때문에, 이 에칭에 의해 형성되는 알루미늄계 금속 패턴은 이방성 형상으로 된다. 그 후, 알루미늄계 금속막을 드라이 에칭할 때의 에칭 이온에 대해 내성을 갖고 있는 하층 마스크를 에칭 마스크로 한 알루미늄계 금속막의 드라이 에칭이 행해진다. 이 때문에, 이 에칭에서는 알루미늄계 금속막의 에칭 선택비가 향상되어 알루미늄계 금속 패턴을 형성하기 위한 에칭이 충분히 행해진다. 또, 상기 드라이 에칭은 상온에서 행해지기 때문에, 에칭 분위기 속의 가스 분자는 피에칭물에 흡착되지 않는다.
그리고, 상기 상층 마스크로 레지스트를 이용한 경우에는 상기 측벽 보호막으로서 레지스트 분해물이 형성되고, 상기 상층 마스크에 질화계 실리콘을 이용한 경우에는 측벽 보호막으로서 질화 알루미늄이 형성된다. 또, 상기 하층 마스크에 질화계 실리콘 또는 산화계 실리콘을 이용함으로써, 에칭 마스크로 알루미늄계 금속막의 드라이 에칭에 이용하는 에칭 가스에 대한 내성이 얻어진다.
본 발명의 제1 실시예를 제1도에 기초하여 설명한다.
먼저, 제1도의 (1)에 도시하는 바와 같이, 표면이 산화막인 기판(11) 상면에 예를 들면, 스퍼터법에 의해 티탄막(12)와 질화 산화 티탄막(13)과 또 티탄막(14)를 적층한 구조의 배리어 메탈층(15)가 형성되어 있다.
이 배리어 메탈층(15) 상면에는 예를 들면 1 %의 실리콘을 함유하는 알루미늄계 금속막(16)이 형성되어 있다.
먼저, 제1 공정으로서, 알루미늄계 금속막(16) 상면에 예를 들면, TiON막을 반사 방지막(17)로서 형성한다. 그리고, 예를 들면, 플라즈마 CVD법에 의해 이 반사 방지막(17)의 상면에 300 nm의 막 두께의 플라즈마 질화 실리콘(P-SiN)막(18)을 형성한다.
그 후, 통상의 포토리소그래픽의 레지스트 도포 공정을 행하여 P-SiN막(18)의 상면에 레지스트막(도시하지 않음)을 형성하고, 이 레지스트막에 감광·현상 처리를 행한다. 이것에 의해, 배선 패턴에 포함시켜 레지스트막을 패터닝한 레지스트 마스크(도시하지 않음)을 형성한다.
계속해서, 상기 레지스트 마스크를 에칭 마스크로 하여, 예를 들면 반응성 이온 에칭에 의해 P-SiN막(18)의 이점 쇄선으로 표시하는 부분을 제거하여 배선 패턴에 포함시켜 패터닝된 에칭 마스크(19)을 형성한다.
이 경우의 에칭 조건의 한 예로서는 에칭 가스로 CHF3와-02와의 혼합 가스를 이용하여 각각의 가스의 유량을 CHF3/02= 75/25 sccm으로 설정한다. 또, 에칭 분위기의 압력을 4 Pa, RF 파워를 1000 W로 설정하여 10분간 에칭을 행한다.
그 후, 예를 들면, 산소 플라즈마에 의한 애셔 처리에 의해 상기 레지스트 마스크를 애싱(ashing) 제거하고, 또 애싱 나머지를 발연 초산에 의해 제거한다.
다음에, 제1도의 (2)에 도시하는 바와 같이, 제2 공정으로서, 예를 들면 유자장(有磁場) 마이크로파 플라즈마 에칭 장치를 이용하여 알루미늄계 금속막(16)을 20℃ ∼ 40℃의 상온에서 드라이 에칭하여 알루미늄계 금속 패턴(20)을 형성한다.
이 경우의 에칭 조건의 한 예로서는 에칭 가스로 BCl3과 Cl2과 아르곤 Ar과의 혼합 가스를 이용하여 각각의 가스의 유량을 BCl3/Cl2/Ar = 40/60/50 sccm으로 설정한다. 또, 에칭 분위기의 압력을 1 Pa, 마이크로파 파워를 950 W, RF 파워(2 MHz)를 30 W로 설정한다
상기 에칭에서는 먼저, 에칭 이온에 의해 반사 방지막(17)이 에칭되고, 또 알루미늄계 금속막(16)이 에칭된다. 이 때, 에칭 마스크(17)의 표면이 에칭됨으로써, 에칭 마스크(19)를 구성하는 P-SiN이 분해하여 질소(N)을 생성하고, 이 N이 도면중 화살표로 표시된 바와 같이 알루미늄계 금속막(16)의 에칭 측벽을 질화시켜 질화 알루미늄(AlNx)로 이루어진 측벽 보호막(21)을 형성한다. 이 측벽 보호막(21)에 의해 알루미늄계 금속막(16)은 기판(11)에 대해 거의 수직으로 에칭되기 때문에, 형성되는 알루미늄계 금속 패턴(1)은 이방성 형상이 얻어진다. 또, 에칭 마스크(19)는 에칭 이온에 대한 내성을 갖고 있기 때문에, 상기 조건에 의한 드라이 에칭에서는 300 nm 막 두께의 에칭 마스크(19)가 전혀 소비되지 않는다.
상기한 바와 같이 해서, 알루미늄계 금속 패턴(1)을 형성한 후, 제1도 (3)에 도시하는 바와 같이 계속하여 상기 드라이 에칭에 의해 배리어 메탈(15)의 에칭을 행한다.
그 후, 제2도 (1)에 도시하는 바와 같이, 예를 들면 상기 에칭과 동일한 챔버내에서 산소 플라즈마 처리를 행함으로써, 알루미늄계 금속 패턴(20)의 측벽에 산화 알루미늄(AlOx:22)를 형성한다.
이 산소 플라즈마 처리 조건의 한 예는 산소 가스의 유량을 200 sccm, 처리 분위기를 2 Pa, 마이크로파 파워를 950 W로 설정하여 10초간의 처리를 행한다.
다음에, 기판(11) 상의 메탈 나머지를 완전히 제거하기 위한 오버 에칭을 예를 들면 다음의 조건으로 행한다. 먼저, 에칭 가스로 BCl3과 Cl2과 아르곤 Ar과의 혼합 가스를 이용하여 각각의 가스의 유량을 BCl3/Cl2/Ar = 40/60/50 sccm으로 설정한다. 또, 에칭 분위기의 압력을 1 Pa, 마이크로파 파워를 950 W로 설정하여 10초간의 오버 에칭을 행한다.
이 오버 에칭에서는 알루미늄계 금속 패턴(20)의 측벽에 형성된 산화 알루미늄(AlOx:22)에 의해 알루미늄계 금속 패턴(20)의 측벽이 보호된다.
그 후, 제2도 (2)에 도시하는 바와 같이, 상기에서 형성한 알루미늄계 금속 패턴(20) 상에 그대로 남아 있는 에칭 마스크(19)와, 플라즈마(P)--TEOS(Tetra Ethyl Ortho Silicate) 산화막(23)과, 표면을 평탄화한 오존(03)-TEOS 산화막(24)와, P-TEOS 산화막(25)와의 적층 구조로 이루어지는 층간 절연막(26)을 기판(11)상에 형성한다.
다음에, 제2 실시예를 제3도를 기초하여 설명한다.
먼저, 제3도의 (1)에 도시하는 바와 같이 예를 들면, 제1 실시예와 마찬가지로 기판(31) 상면에는 제1 실시예와 마찬가지로 티탄막(32)와 질화 산화 티탄막(33)과 티탄막(34)와의 적층 구조로 이루어지는 배리어 메탈층(35)가 형성되고, 이 배리어 메탈층(35)의 상면에는 예를 들면 1 %의 실리콘을 함유하는 알루미늄계 금속막(36)이 형성되어 있다
먼저, 제1 공정으로서, 알루미늄계 금속막(36)의 상면에 예를 들면, 제1 실시예와 마찬가지로 TiON막을 반사 방지막(37)로서 형성한다. 그리고, 예를 들면, 이 반사 방지막(37)의 상면에 플라즈마 CVD법에 의해 200 nm의 막 두께의 P-TEOS 산화막(38)을 형성하고, 이 상면에 포토 레지스트를 도포하머 레지스트막(39)를 형성한다.
그 후, 이 레지스트막(39)에 감광·현상 처리를 행하여 레지스트막(39)의 이 점 쇄선으로 표시하는 부분을 제거하여 배선 패턴에 포함시켜 패터닝된 상층 마스크(40)을 형성한다.
계속해서, 상기 상층 마스크(40)을 에칭 마스크로 하여, 예를 들면 유자장 마이크로파 플라즈마 에칭 장치를 이용하여 P-TEOS 산화막(38)을 에칭하여 하층 마스크(41)을 형성한다. 이 경우의 에칭 조건의 한 예로서는 에칭 가스로 C4F8과 CH2F2와의 혼합 가스를 이용하여 각각의 가스의 유량을 C4F8/CH2F2= 15/10 sccm으로 설정한다. 또, 에칭 분위기의 압력을 0.1 Pa, 마이크로파 파워를 1200 W, RF 파워(2 MHz)를 30 W로 설정하여 오버 에칭을 70초간 행한다.
이것에 의해, 하층 마스크(41)의 상면에 상층 마스크(40)을 적층하여 이루어지는 에칭 마스크(42)를 형성한다
다음에, 제3도의 (2)에 도시하는 바와 같이, 제2 공정으로서, 예를 들면 유자장 마이크로파 플라즈마 에칭 장치를 이용하여 알루미늄계 금속막(36)을 에칭하여 알루미늄계 금속 패턴(43)을 형성한다.
이 경우의 에칭 조건의 한예로서는 에칭 가스로 BCl3과 Cl2과 아르곤 Ar과의 혼합 가스를 이용하여 각각의 가스의 유량을 BCl3/Cl2Ar = 20/30/50 sccm으로 설정한다. 또, 에칭 분위기의 압력을 2 Pa, 마이크로파 파워를 950 W, RF 파워(2 MHz)를 30 W로 설정하여 져스트 에칭을 행한다.
상기 에칭에서는 먼저, 에칭 이온에 의해 반사 방지막(37)이 드라이 에칭되고, 또 알루미늄계 금속막(36)이 드라이 에칭된다. 이 때, 상층 마스크(40)의 표면이 에칭됨으로써, 상층 마스크(40)을 구성하는 포토 레지스트의 분해물이 발생하여 이 분해물이 제3도의 (2) 중 화살표로 표시한 바와 같이 알루미늄계 금속막(36)의 에칭 측벽에 부착하여 측벽 보호막(44)를 형성한다. 이 측벽 보호막(44)에 의해 알루미늄계 금속막(36)은 기판(11)에 대해 거의 수직으로 에칭된다.
상기 알루미늄계 금속(36)의 에칭이 종료한 후, 제4도의 (1)에 도시하는 바와같이 예를 들면, 상기 에칭 장치에 내장된 애셔에 의해 포토 레지스트로 이루어지는 상층 마스크(40)의 나머지와, 레지스트 분해물로 이루어지는 측벽 보호막(44)를 애싱 제거함과 동시에, 알루미늄계 금속 패턴(43) 측벽에 산화 알루미늄(A1203:45)를 생성시킨다.
이 애싱 처리 조건의 한 예는 산소 가스의 유량을 200 sccm, 처리 분위기를 2 MPa, 마이크로파 파워를 1200 W, 처리 온도를 250℃로 설정하여 120초 간의 처리를 행한다.
다음에, 제4도의 (2)에 도시하는 바와 같이, 상기 에칭 장치의 에칭 챔버 내에서 배리어 메탈(35)의 에칭을 행한다.
이 에칭의 조건은 예를 들면, 먼저 에칭 가스로 BCl3과 Cl2와 아르곤 Ar과의 혼합 가스를 이용하여 각각의 가스의 유량을 BCl3/Cl2/Ar = 20/30/50 sccm으로 설정한다. 또, 에칭 분위기의 압력을 2 Pa, 마이크로파 파워를 950 W, RF 파워(2 MHz)를 30 W로 설정하여 에칭을 행한다.
이 에칭에서는 알루미늄계 금속 패턴(43)의 측벽에 형성된 산화 알루미늄(AlOx:45)에 의해 알루미늄계 금속 패턴(43)의 측벽이 보호된다. 또, 알루미늄계 금속 패턴(43) 상은 상기 에칭으로 입사하는 에칭 이온에 대한 내성을 갖고 있는 SiO2으로 이루어진 하층 마스크(41)로 피복되어 있기 때문에, 알루미늄계 금속 패턴(43)의 이방성 형상이 확보된다.
그 후, 제4도 (3)에 도시하는 바와 같이, 상기 제1 실시예와 마찬가지로 알루미늄계 금속 패턴(43) 상에 그대로 남겨진 하층 마스크(41)과, P-TEOS 산화막(46)과, 평탄화한 03-TEOS 산화막(47)과, P-TEOS 산화막(48)과의 적층 구조로 이루어지는 층간 절연막(49)를 기판(31) 상에 형성한다.
제2 실시예에서는 포토 레지스트로 이루어지는 상층 마스크와 산화 실리콘(SiO2)로 이루어지는 하층 마스크를 적층하여 이루어지는 에칭 마스크를 알루미늄계 금속막 상에 형성하였다. 그러나, 에칭 마스크는 예를 들면 질화 실리콘(SiN)이나 질화 산화 실리콘(SiON) 등의 질화계 실리콘으로 이루어지는 상층 마스크와, SiO2로 이루어지는 하층 마스크를 적층한 것이라도 좋다. 또, 포토 레지스트로 이루어지는 상층 마스크와 SiN으로 이루어지는 하층 마스크를 적층한 것도 좋다.
상기 설명한 바와 같이, 본 발명에 의하면, 질화계 실리콘으로 이루어지는 에칭 마스크 또는 질화계 실리콘 또는 산화계 실리콘으로 이루어지는 하층 마스크 상에 레지스트 또는 질화계 실리콘으로 이루어지는 상층 마스크를 적층하여 이루는 에칭 마스크를 이용하므로, 알루미늄계 금속막의 드라이 에칭시에는 에칭 가스에 대한 에칭 마스크의 내성이 향상함과 동시에, 에칭 측벽에 측벽 보호막이 형성된다.
따라서, 알루미늄계 금속 패턴을 형성하는데에 충분한 드라이 에칭을 행할 수 있고, 이방성 형상의 알루미늄계 금속 패턴을 형성할 수 있다. 또, 측벽 보호막을 형성하는 성분이 에칭 챔버 내에서 사방에 흩어지지 않으므로, 에칭 챔버 내의 오염을 방지할 수 있다. 그리고, 상온에서 드라이 에칭을 행하므로, 가스 분자의 부착에 의한 애프터 커로젼을 방지할 수 있음과 동시에, 장치 비용을 저렴하게 억제할 수 있다.

Claims (3)

  1. 기판 상에 형성된 알루미늄계 금속막 상에 질화계 실리콘으로 이루어지는 에칭 마스크를 형성하는 제1 공정, 및 상기 알루미늄계 금속막을 상온에서 드라이 에칭하여 상기 알루미늄계 금속막에 패턴을 형성하는 제2 공정을 포함하고, 상기 드라이 에칭시에 분해되는 상기 질화계 실리콘에 의해 상기 알루미늄계 금속막의 에칭 측벽에 측벽 보호막이 형성되는 것을 특징으로 하는 알루미늄계 금속 패턴의 형성 방법.
  2. 기판 상에 형성된 알루미늄계 금속막 상에 상기 알루미늄계 금속막을 드라이 에칭할 때의 에칭 가스에 대해 내성을 갖고 있는 하층 마스크와 상기 알루미늄계 금속막의 드라이 에칭시에 에칭 측벽에 측벽 보호막을 형성하는 성분을 공급하는 상층 마스크를 적층하여 이루어지는 에칭 마스크를 형성하는 제1 공정, 및 상기 알루미늄계 금속막을 상온에서 드라이 에칭하여 상기 알루미늄계 금속막에 패턴을 형성하는 제2 공정을 포함하는 것을 특징으로 하는 알루미늄계 금속 패턴의 형성 방법.
  3. 제2항에 있어서, 상기 하층 마스크는 질화계 실리콘 또는 산화계 실리콘으로 이루어지고, 상기 상층 마스크는 레지스트 또는 질화계 실리콘으로 이루어지는 것을 특징으로 하는 알루미늄계 금속 패턴의 형성 방법.
KR1019940022690A 1993-09-10 1994-09-09 알루미늄계금속패턴의형성방법 KR100298815B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP24980993A JP3282314B2 (ja) 1993-09-10 1993-09-10 アルミニウム系金属パターンの形成方法
JP93-249809 1993-09-10

Publications (2)

Publication Number Publication Date
KR950009952A KR950009952A (ko) 1995-04-26
KR100298815B1 true KR100298815B1 (ko) 2001-12-01

Family

ID=17198533

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940022690A KR100298815B1 (ko) 1993-09-10 1994-09-09 알루미늄계금속패턴의형성방법

Country Status (3)

Country Link
US (1) US5741742A (ko)
JP (1) JP3282314B2 (ko)
KR (1) KR100298815B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5640038A (en) * 1995-11-22 1997-06-17 Vlsi Technology, Inc. Integrated circuit structure with self-planarized layers
KR100311487B1 (ko) * 1997-12-16 2001-11-15 김영환 산화막식각방법
JP3125745B2 (ja) * 1998-04-30 2001-01-22 日本電気株式会社 半導体装置の製造方法
US6228758B1 (en) 1998-10-14 2001-05-08 Advanced Micro Devices, Inc. Method of making dual damascene conductive interconnections and integrated circuit device comprising same
US6306313B1 (en) * 2000-02-04 2001-10-23 Agere Systems Guardian Corp. Selective etching of thin films
US7931820B2 (en) * 2000-09-07 2011-04-26 Daikin Industries, Ltd. Dry etching gas and method for dry etching
KR100399443B1 (ko) * 2001-06-28 2003-09-29 주식회사 하이닉스반도체 금속 배선 형성 방법
JP5877658B2 (ja) * 2011-06-14 2016-03-08 ローム株式会社 半導体装置およびその製造方法
JP6821291B2 (ja) 2015-05-29 2021-01-27 キヤノン株式会社 光電変換装置、撮像システムおよび光電変換装置の製造方法
CN109461743A (zh) * 2018-10-16 2019-03-12 武汉华星光电半导体显示技术有限公司 显示面板、等离子体蚀刻方法以及系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62238649A (ja) * 1986-04-10 1987-10-19 Nippon Telegr & Teleph Corp <Ntt> 配線構造体及びその製法
US4828649A (en) * 1987-07-16 1989-05-09 Texas Instruments Incorporated Method for etching an aluminum film doped with silicon
JPS6480044A (en) * 1987-09-21 1989-03-24 Sharp Kk Semiconductor device
US4915779A (en) * 1988-08-23 1990-04-10 Motorola Inc. Residue-free plasma etch of high temperature AlCu
JPH03156927A (ja) * 1989-10-24 1991-07-04 Hewlett Packard Co <Hp> アルミ・メタライゼーションのパターン形成方法
US5024722A (en) * 1990-06-12 1991-06-18 Micron Technology, Inc. Process for fabricating conductors used for integrated circuit connections and the like
JPH04330724A (ja) * 1991-01-28 1992-11-18 Sony Corp 配線形成方法
US5217570A (en) * 1991-01-31 1993-06-08 Sony Corporation Dry etching method
JPH05109673A (ja) * 1991-10-21 1993-04-30 Seiko Epson Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR950009952A (ko) 1995-04-26
JP3282314B2 (ja) 2002-05-13
JPH0786255A (ja) 1995-03-31
US5741742A (en) 1998-04-21

Similar Documents

Publication Publication Date Title
JP3257533B2 (ja) 無機反射防止膜を使った配線形成方法
US20060128159A1 (en) Method of removing etch residues
KR20100131407A (ko) 레지스트용 박리제조성물 및 반도체장치의 제조방법
JP2000323483A (ja) エッチングした垂直金属線上のポリマー沈積、エッチングした金属線の腐食およびエッチングした金属フィーチャの湿式洗浄時における腐食を減少させる方法
US6500767B2 (en) Method of etching semiconductor metallic layer
JPH0786244A (ja) ドライエッチング方法
KR100493486B1 (ko) 개선된 전도층 엣칭방법 및 장치
KR100298815B1 (ko) 알루미늄계금속패턴의형성방법
KR100450564B1 (ko) 반도체 소자의 금속 배선 후처리 방법
JP3111661B2 (ja) ドライエッチング方法
KR100581244B1 (ko) 반도체 장치의 제조 방법
JPH07201986A (ja) 半導体装置の製造方法
JP3324466B2 (ja) 金属配線のドライエッチング方法
US20040048203A1 (en) Method of manufacturing a semiconductor device for high speed operation and low power consumption
JP3082396B2 (ja) 半導体装置の製造方法
JPH10150024A (ja) 積層配線の形成方法
JP3371170B2 (ja) 半導体装置の製造方法
JP3118946B2 (ja) ドライエッチング方法
JP3696655B2 (ja) 配線形成方法
JP3326868B2 (ja) アルミニウム系パターンの形成方法
JPH1167909A (ja) 半導体装置の製造方法
JPH1041308A (ja) ドライエッチング方法
JPH05121378A (ja) 半導体装置の製造方法
JP3166242B2 (ja) ドライエッチング方法
KR100221585B1 (ko) 반도체 소자의 비아홀 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20110601

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee