KR100293401B1 - 고커패시턴스축적절점구조물의제조방법 - Google Patents

고커패시턴스축적절점구조물의제조방법 Download PDF

Info

Publication number
KR100293401B1
KR100293401B1 KR1019970047397A KR19970047397A KR100293401B1 KR 100293401 B1 KR100293401 B1 KR 100293401B1 KR 1019970047397 A KR1019970047397 A KR 1019970047397A KR 19970047397 A KR19970047397 A KR 19970047397A KR 100293401 B1 KR100293401 B1 KR 100293401B1
Authority
KR
South Korea
Prior art keywords
trench
substrate
resist
intensity
hybrid
Prior art date
Application number
KR1019970047397A
Other languages
English (en)
Other versions
KR19980024671A (ko
Inventor
데이비드 브이 호라크
윌리암 에이치 마
마크 씨 해케이
스티븐 제이 홀름스
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/878,136 external-priority patent/US6391426B1/en
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR19980024671A publication Critical patent/KR19980024671A/ko
Application granted granted Critical
Publication of KR100293401B1 publication Critical patent/KR100293401B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/0045—Photosensitive materials with organic non-macromolecular light-sensitive compounds not otherwise provided for, e.g. dissolution inhibitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/038—Macromolecular compounds which are rendered insoluble or differentially wettable
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/039—Macromolecular compounds which are photodegradable, e.g. positive electron resists
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/095—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having more than one photosensitive layer
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G03F7/168—Finishing the coated layer, e.g. drying, baking, soaking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Architecture (AREA)
  • Structural Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Materials For Photolithography (AREA)

Abstract

본 발명은 노출된 영역(14)에 네카티브 톤(negative ton)(16) 및 포지티브 톤(positive ton)(18) 둘다를 제공하도록 혼성 레지스트(hybrid resist)(12)를 패턴화함으로써 고 커패시턴스 축적 노드 구조물(high capacitance storage node structure)을 기판에 생성하는 것에 관한 것이다. 포지티브 톤(18)의 제거 후, 마스크로서 네가티브 톤 영역(16) 및 노출되지 않은 혼성 레지스트(12)를 사용하여 기판(12)을 식각한다. 이것은 중심에 위치하고 상향으로 튀어나온 돌출부(24)를 갖는 기판(12)에 트렌치(22)를 제공한다. 이어, 트렌치(22) 및 돌출부(24)의 측벽을 유전체(28)로 피복하고, 폴리실리콘과 같은 전도성 물질(30)로 이 트렌치를 충전시킴으로써 커패시터(capacitor)(26)를 제조한다.

Description

고 커패시턴스 축적 노드 구조물의 제조방법{FABRICATION METHOD FOR HIGH-CAPACITANCE STORAGE NODE STRUCTURES}
본 발명은 1996년 9월 16일자로 출원된, 동시계류중인 특허원(미국 특허원 제 08/715,287 호)의 부분연속(CIP) 출원이며, 이 특허원의 모든 내용이 본원에 참고로서 인용된다.
본 발명은 일반적으로 실리콘 기판에서의 커패시터(capacitor) 제조에 관한 것으로, 특히 반도체 장치에서의 다이나믹 랜덤 어세스 메모리(dynamic random access memory, DRAM)의 제조하는 것에 대한 응용성을 갖는다.
DRAM 반도체 장치는 각 메모리 셀에 있는 커패시터를 이용하여 정보를 축적시킨다. 이들 장치의 밀도 및 성능을 최적화시키기 위해서는 최소 영역의 실리콘에서 가능한 한 높은 커패시턴스를 생성하는 것이 바람직하다. 깊은 트렌치 커패시터 및 적층된 커패시터가 산업분야에서 통상적으로 이용되는 두 종류의 커패시터 구조물이다. 깊은 트렌치 커패시터는 포토레지스트(photoresist), 평판 패턴화 기법 및 식각을 사용하여 레지스트에 작은 개구를 인쇄함으로써 형성된다. 전형적으로, 깊은 트렌치 커패시터를 제조하는 경우, 마스크로서 패턴화된 포토레지스트를 사용하여 웨이퍼(wafer), 칩 또는 유사한 기판상에 5 내지 15㎛ 깊이의 트렌치를 식각한다. 이 트렌치의 측벽을 유전체로 피복한 후, 커패시터를 형성하기 위해 폴리실리콘으로 충전시킨다. 유전체로 피복된 전도성 물질의 돌출부를 상부에 닿도록 제조함으로써 적층된 커패시터 구조물을 웨이퍼 또는 칩 기판의 표면상에 형성한다. 레지스트에 작은 여백을 인쇄하고, 여백 패턴을 하부의 유전체내에 식각한 후, 식각된 개구를 폴리실리콘으로 피복함으로써 상향 돌출부를 흔히 형성한다.이러한 두가지 시도의 문제점은 바람직한 커패시턴스를 제공하기에 트렌치를 충분히 깊게 식각하기 어렵고, 또한 충분히 큰 돌출부를 만들기가 어렵다는 것이다.
커패시턴스를 증가시키기 위한 몇몇 방법이 개발되었다. 예를 들면, 일부의 방법은 레지스트 패턴에 정재파(standing wave)를 사용하여 적층된 커패시터에 추가의 표면적을 제공한다(예를 들면, 웡(Wong) 등의 미국 특허 제 5,556,802 호 참조). 또한, 다른 방법을 사용하여 커패시터의 표면적을 증가시킨다(예를 들면, 모리하라(Morihara) 등의 문헌["Disk-Shaped Stacked Capacitor Cell for 256 Mb Dynamic Random Access Memory", Jap. J. Appl. Phys., 33:4570-4575(1994년 8월)]; 느구웬 에스. 브이.(Nguyen S. V.) 등의 문헌["Novel Fingered Stack Capacitor Cell", J. Electrochem. Soc., 142:L111-L113(1995년 7월)]; 및 문헌["Toshiba's New Capacitor Structure for Its 1 Gb DRAM Memory Cell", Microelectronics Journal, Vol. 27, page vi(1996년 3월-6월)] 참조). 또한, 기판에 더 높은 종횡비를 갖는 구조물을 식각하는 기술을 개발하였다. 또한, 일부의 방법은 높은 유전 상수를 갖는 물질로 유전층을 형성하는 것을 포함하였다. 이러한 기술 및 방법의 예가 마츠오 엔.(Matsuo N.) 등의 문헌["Higher-Integrated Spread-type Stacked Capacitor and Its Suitable Arsenic Solid-Diffusion Method", Microelectronics J. 27:73-77(1996년 2월)]; 오지(Ohji) 등의 문헌["Ta2O5Capacitor Dielectric Material for Gigabit DRAMs", Proc. 1995 International Electron Devices Meeting, IEEE, Piscataway, N.J. 95CH35810,pages 111-114]; 및 크원(Kwon) 등의 문헌["Ta2O5Capacitors for 1 Gbit DRAM and Beyond", Proc. 1994 IEEE International Electron Devices Meeting, 94CH35706, pages 835-838]에서 찾을 수 있다.
본 발명의 목적은 DRAM 등과 같은 고 커패시턴스 축적 노드 구조물을 제조하는 간단하고 효율적인 제조방법을 제공하는 것이다.
본 발명의 또다른 목적은 커패시터 구조물에 폴리실리콘 표면을 증가시키는 기법을 제공하여, 웨이퍼내에 더 깊이 식각하거나 또는 더 큰 돌출부를 형성하지 않고 커패시턴스를 실질적으로 증가시키는 것이다.
또한, 본 발명의 또다른 목적은 고 커패시턴스 축적 노드를 갖는 신규한 구조물을 제공하는 것이다.
본 발명의 목적, 관점 및 이점은 도면을 참고하여 본 발명의 바람직한 실시양태를 하기에 상세히 설명함으로써 더 잘 이해될 것이다:
도 1a 내지 1e는 기판에 고 커패시턴스 축적 노드 구조물을 형성하기 위한 본 발명의 제조방법을 설명하는 기판의 순차적인 단면도이다.
도 2는 본 발명의 고 커패시턴스 축적 노드를 갖는 기판의 측단면도이다.
도 3은 본 발명의 고 커패시턴스 축적 노드를 갖는 기판의 한 실시양태의 상면도이다.
도 4는 본 발명의 고 커패시턴스 축적 노드를 갖는 기판의 또다른 실시양태의 상면도이다.
도 5a 내지 5d는 적층된 커패시터의 제조를 설명하는 순차적인 측단면도이다.
본 발명에 따라, 고 커패시턴스 축적 노드가 생성되어야 하는 기판의 상부상에 혼성 레지스트(hybrid resist)를 위치시킨다. 이 혼성 레지스트는 낮은 노출량에서 포지티브 톤으로서 작용하고, 높은 노출량에서 네가티브 톤으로서 작용한다. 이 레지스트가 축적 커패시터 패턴으로 상-방향(image-wise) 노출되는 경우 간단한 레지스트 개구로서 정상적으로 인쇄하는 구조물은 실제로는 중심에 레지스트의섬(island)을 갖는 개구로서 인쇄한다. 이는, 중심 섬을 둘러싸는 레지스트가 비교적 적은 복사 에너지에 노출되어 포지티브 톤으로서 작용하는 반면, 중심 섬을 형성하는 레지스트는 비교적 많은 복사 에너지에 노출되어 네가티브 톤으로서 작용하기 때문이다. 노출 후, 노출된 포지티브 톤 영역의 레지스트를 제거한다. 이어, 마스크로서 레지스트를 사용하여 기판을 식각함으로써 이 패턴을 하부의 기판으로 옮긴다. 이것은 중심 섬 네가티브 톤 레지스트의 아래에 위치하는 식각된 트렌치내에 중심 돌출부를 생성한다. 이 돌출부는 커패시터내에 추가의 표면적을 제공하여, 완전히 제조된 DRAM 커패시터에 2배 가량 증가된 커패시턴스를 제공한다. 이 방법은 깊은 트렌치 커패시터 및 적층된 커패시터 둘다를 제조하는데 유용하다. 이 방법은 다중 침착 및 식각 공정을 필요로 하는 방법보다 더 간단히 수행된다. 또한, 이 방법은 더 높은 종횡비 구조물, 더 높은 유전 상수 절연 물질의 사용 및 레지스트 패턴에 정재파의 사용과 같은 기타의 커패시턴스 향상 기법과 함께 사용할 수 있다.
도 1a 내지 도 1e는 DRAM에 대한 깊은 트렌치 축적 커패시터(capacitor)를 실리콘 기판(10)에 형성시키는 제조 방법의 한가지 실례를 도시한다. 그러나, 도 5와 결부시켜 논의될 것이지만 상기 방법은 또한 적층 커패시터에 대해 사용될 수 있다. 상기 기판(10)은 바람직하게 실리콘, 가장 바람직하게 웨이퍼 또는 칩이지만, 상기 방법은 게르마늄등과 같은 다른 기판으로 사용될 수 있는 것이 당해 기술의 숙련자들에게 이해되어져야 한다. 더우기, 본 발명은 일반적인 의미의 고 커패시턴스 축적 노드 구조의 형성으로 고찰되고, DRAM등에 그의 적용이 제한되는 것은아니다.
혼성 레지스트 물질(12)은 분무, 침지, 물리적 또는 화학적 침착, 또는 기타 적합한 기법으로 기판(10)에 피복한다. 화학적 증기침착된 SiO2와 같은 경질 마스크 층(7) 및 실리콘 니트라이드와 같은 폴리쉬 스톱(polish stop)(9)은 혼성 레지스트(12)와 기판사이에 삽입한다. 임의적으로 SiO2와 같은 다른 층(도시되지 않음)은 임의의 층이 침착되기전에 기판(10)의 상부에 위치될 수 있다. 경질 마스크(7) 및 폴리쉬 스톱(9)은 도 1d에 도시된 바와 같이 패턴화된 혼성 레지스트(12)를 사용하여 패턴화될 수 있고, RIE 동안에 기판(10)에 깊은 트렌치 형성을 돕는 목적으로 작용한다.
혼성 레지스트 물질(12)은 복사 에너지 노출의 편차가 레지스트의 톤(tone)을 변화시키는 것이다. 즉, 혼성 레지스트(12)는 노출에 따라 포지티브 톤 및 네가티브 톤을 갖는다. 적합한 혼성 레지스트는 포지티브 및 네가티브 톤 레지스트를 노출시키는 성분을 사용하여 제형화될 수 있다. 이것은 예를 들면 산 감수성 용해도 용해 억제 작용기로 부분적으로 개질된 폴리(하이드록시스티렌), 가교결합제, 광산 생성제(photo-acid generator) 및 임의적으로 염기 첨가제 및 감광제를 포함한다. 혼성 레지스트 제형은 빠른 포지티브 톤 반응 및 느린 네가티브 톤 반응을 얻기 위해 변화될 수 있다. 또한, 포지티브 톤 성분은 후노출 베이크 온도에 비교적 비감수성이도록 선택될 수 있는 반면, 네가티브 톤 부분은 후노출 베이크 온도에 더욱 크게 감수성이도록 선택된다. 이런 방법으로 포지티브 및 네가티브반응의 상대 감수성은 바라는 화상 결과를 제공하기 위해 베이크 온도에 의해 변경될 수 있다. 또한, 레지스트 제형은 다른 치수의 여백 폭을 제공하기 위해 변경될 수 있다. 예를 들면, 폴리(하이드록시스티렌) 수지상에 용해도 억제제의 양이 증가함에 따라 인쇄된 여백 폭은 더 작아진다. 이러한 시도는 네가티브 톤 라인(16)의 등촛점 인쇄 바이어스를 변경하는데 사용될 수도 있다. 예를 들면, 포지티브 톤 용해도 억제제 농도가 커질 수록 네가티브 톤 라인(16)의 등촛점 인쇄 바이어스는 증가한다. 혼성 레지스트(12)의 포지티브 및 네가티브 톤 작용의 상대반응은 또한 노출조건을 변형시킴으로써 바꾸어질 수 있다. 예를 들면, 혼성 레지스트의 네가티브 톤 라인은 통상적인 레지스트의 작용과 유사하게 노출량 및 레티클(reticle) 치수에 따라 변화할 수 있다. 따라서, 노출량이 증가함으로써 네가티브 톤 라인(16)은 폭이 증가하고, 여백(18)(포지티브 톤)은 동일한 크기로 존재하지만 네가티브 라인(16)에 인접하게 놓이기 때문에 기판상에 새로운 위치로 전이된다. 유사하게, 노출량 또는 레티클 치수가 바꾸어짐으로써 포지티브 톤 라인(18)은 크기가 변한다.
본 발명에 사용하기에 적합한 혼성 레지스트의 실례는 포토레지스트 제형물의 중합체 수지로서 사용하기에 적합한 임의의 염기 가용성인 장쇄 중합체를 포함한다. 특정 실례는 텍사스주 코르푸스 크리스티 소재의 훽스트 셀라니스(Hoechst Celanese)에서 시판중인 하이드록시기를 갖는 방향족 중합체[예: 폴리(4-하이드록시스티렌), 폴리(3-하이드록시스티렌)과 같은 폴리하이드록시스티렌], 메사추세츠주 말보로 소재의 시플리(Shipley)에서 시판중인 노볼락 수지, 및 페놀계 하이드록시기를 갖는 중합체[예: 폴리메타크릴계 수지]; 산 그룹을 갖는 중합체[예: 에스테르 측쇄를 갖는 폴리메타크릴산]; 및 아크릴아미드기형 중합체를 포함한다. 포지티브 톤 반응이 발생하는 그의 탈보호된 형태의 중합체 수지는 염기 가용성이고 현상액과 상용가능하다. 바람직한 중합체 수지는 현상액중에 그의 용해도를 향상시키기 위해 약 1,000 달톤(Dalton) 내지 약 250,000 달톤, 및 가장 바람직하게 약 1,000 내지 25,000 달톤의 평균 분자량을 갖는다. 실례는 p-하이드록시스티렌-말레산 무수물 공중합체, 폴리하이드록시스티렌-페-3급부틸-카가나토스티렌 공중합체, 폴리(2-하이드록시스티렌), 페놀 포름알데히드 수지, 폴리메틸 메타크릴레이트-3급 부틸 메타크릴레이트-폴리메타크릴산 삼원중합체, 폴리-4-하이드록시스티렌-3급 부틸 메타크릴레이트 공중합체, 뉴욕주 뉴욕 소재의 마루젠 아메리카(Maruzen America)에서 시판중인 PHM-C와 같이 방향족 고리상에 하나이상의 산 불안정 알킬 또는 아릴 치환체를 갖는 폴리(4-하이드록시스티렌), 방향족 고리상에 하나이상의 알킬 또는 아릴 치환체를 갖는 폴리(3-하이드록시스티렌) 또는 공중합체에서 대다수의 소단위(subunit)로서의 임의의 것을 포함한다. PHM-C는 약 99:1 내지 약 50:50의 범위인 폴리(하이드록시스티렌) 소단위 및 비닐 시클로헥산올 소단위를 포함한다. 폴리(하이드록시스티렌) 단위 대 비닐 시클로헥산올 소단위의 가장 바람직한 비율은 약 90:10이다.
가교결합 조성물은 바람직하게 테트라메톡시메틸 글리코릴("파우더링크 (powderlink)") 및 2,6-비스(하이드록시메틸)-p-크레졸이다. 그러나, 다른 가능한 가교결합 조성물은 일본 특허 공개 공보(코카이) 제 1-293339 호에 기재된 것 뿐만아니라 캐나다 특허 제 1,204,547 호에서 볼 수 있는 바와 같이, 에테르화된 아미노 수지, 예를 들면 메틸화 또는 부틸화 멜라민 수지(각각, N-메톡시메틸-멜라민 또는 N-부톡시메틸-멜라민) 또는 메틸화 또는 부틸화 글리콜-우릴을 포함한다.
광산 생성제는 본원에 참고로 인용되는 미국 특허 제 4,731,605 호에 기술되는 바와 같이 N-(트리플루오로 메틸설포닐옥시)-바이시클로[2.2.1]헵트-5-엔-2,3-디카복스이미드("MDT"), 오늄염, 방향족 디아조늄염, 설포늄염, 디아릴리오디늄염 및 N-하이드록시이미드 또는 이미드의 황산 에스테르를 포함하지만 이에 제한되는 것은 아니다. 또한, 도데칸 설포네이트 또는 N-하이드록시-나프탈이미드와 같은 약산을 생성하는 광산 생성제가 사용될 수 있다.
가능한 염기 첨가제는 BASF로부터 "플루로닉 또는 테트로닉" 시리즈로서 디메틸아미노 피리딘, 7-디에틸아미노-4-메틸 쿠마린("쿠마린 1"), 3급 아민, 양성자 스폰지, 베르베린 및 중합체성 아민을 포함하지만 이에 제한되는 것은 아니다. 또한, 광산 생성제가 오늄염일때 테트라 알킬 암모늄 하이드록시드 또는 세틸트리메틸 암모늄 하이드록시드가 사용될 수 있다.
사용될 수 있는 증감체의 예로는 크리센, 피렌, 플루오란텐, 안트론, 벤조페논, 티옥산톤, 9-안트라센 메탄올(9-AM) 등의 안트라센이 있다. 추가의 안트라센 유도체 증감체는 본원에 참고로 인용된 미국 특허 제 4,371,605호에 개시되어 있다. 증감체는 산소 또는 황을 포함할 수 있다. 증감체는 질소가 없는 것이 바람직한데, 이는 질소의 존재, 예로써 아민 또는 페노티아진 기 등은 노출 공정시 발생된 유리 산을 격리시키는 경향이 있고, 이 제형물은 감광도가 손실될 것이기 때문이다.
캐스팅(casting) 용매는 전체 조성물에 적합한 일체성을 제공하기 위해 사용됨으로써 층이 너무 두껍거나 너무 얇아짐이 없이 기판 표면에 적용될 수 있다. 캐스팅 용매의 예로는 에톡시에틸프로피오네이트(EEP), EEP 및 γ-부티로락톤(GBL)의 조합물 및 프로필렌글리콜모노에틸에테르 아세테이트(PM 아세테이트)가 있다.
하기 실시예는 혼성 레지스트(12)로서 사용될 수 있는 많은 조성물중 몇가지의 합성 과정을 나타내는 것이다. 그러나, 혼성 레지스트(12)가 네가티브 톤 성분 및 포스티브 톤 성분― 포지티브 톤 성분은 제 1 화학선 에너지 수준에서 작용하고 네가티브 톤 성분은 제 2 화학선 에너지 수준에서 작용한다―으로 구성된다는 주요 특징을 이해해야 한다.
실시예 1
총 20% 고체에 대해,
메톡시프로펜(MOP)으로 보호된 페놀기 약 25%를 포함하는 마루젠 아메리카(Maruzen America)에서 시판중인 10% 수소화된 폴리(하이드록시스티렌)(PHS), 고체의 81.2%,
오하이오주 센터빌 소재의 다이켐 랩스(Daychem Labs)에서 시판중인 N-(트리플루오로메틸설포닐옥시)-비사이클로-[2.2.1]-헵트-5-엔-2,3-디카복시미드, 고체의 10.5%,
코넥티컷 덴베리 소재의 사이테크(Cytec)에서 시판중인 테트라메톡시메틸 글리콜우릴[파우더링크], 고체의 8.2%,
알드리치 케미칼 캄파니(Aldrich Chemical Company)에서 시판중인 7-디에틸아미노-4-메틸 쿠마린 염료(쿠마린 1), 고체의 0.1%
로 이루어진 조성물을 FC-430 350 ppm, 미네소타주 세인트 폴 소재의 3M에서 시판중인 비이온성 불소화 알킬 에스테르 계면활성제를 함유하는 PM 아세테이트중에 용해하였다.
용액을 0.2 μm 여과기를 통해 여과하였다. 이 용액을 110℃에서 소프트 베이킹하여 헥사메틸-디실라잔으로 상도처리된(primed) 실리콘 웨이퍼상에 피복하여 나노스펙 반사 분광광도계(Nanospec reflectance spectrophotometer)로 측정했을 때 두께 0.8 μm의 필름을 생성하였다. 이어서 피복된 웨이퍼를 저용량 내지 고용량의 상이한 용량의 매트릭스를 갖는 0.37 수치구경(numerical aperture) 캐논 스테퍼(Cannon stepper)에서 248 nm의 파장을 갖는 원자외선(DUV) 엑시머 레이저 조사에 노출시키고, 110℃에서 90초 동안 후노출 베이킹하였다. 노출된 필름의 용해속도는 소정의 시간동안 0.14N TMAH 현상제로 현상시킨 후 남아있는 필름의 두께로부터 계산하였다. 용해속도는 노출되지 않았을 때는 매우 낮았다(약 2 nm/초). 용량이 증가함에 따라, 용해속도는 50 nm/초에 도달할 때까지 증가한다. 용해속도는 약 1 내지 약 3 mJ의 용량의 범위에서 이러한 수준으로 비교적 일정하게 유지된다. 또한 용량을 증가시키면, 네가티브 가교결합 화학이 지배적이고, 용해속도가 0에 가까운 값까지 떨어진다.
일반적인 리소그래픽 반응 시험에서, 레지스트를 2 μm 피치로 1 μm 폭의 내포된(nested) 크롬 라인을 갖는 마스크를 통해 0.37 수치구경의 248 nm DUV 스테퍼를 사용하여 노출시켰다. 마스크중에 모든 크롬 라인과 여백의 결합은 두 개의 라인과 두 개의 여백으로 레지스트상에 인쇄된다: 약 0.8 μm의 네가티브 라인, 약 0.6 μm의 포지티브 톤 라인 및 약 0.3 μm의 두 개의 동일한 여백. 동일한 레지스트를 사용하는 또 다른 실험에 있어서, 마이크라스캔(Micrascan) Ⅱ 0.5 수치구경 DUV 스테퍼를 사용하여 단리된 크롬 여백을 혼성 레지스트 필름상에 노출시킬 경우, 폭의 함수로서의 여백/라인/여백 측정치를 도시하였으며, 이는 라인의 폭이 마스크상의 크롬 여백의 폭에 상응하여 증가하지만, 라인의 각 면상의 여백은 비교적 일정하게 유지된다는 것을 나타내었다.
실시예 2
혼성 레지스트를 제조하고 실시예 1과 동일한 방법으로 가공하되,
MOP로 보호된 페놀기 약 25%를 포함하는 PHS, 고체의 90.8%,
트리페닐 설포늄 트리플레이트, 고체의 1.3%,
파우더링크, 고체의 7.8%,
TMAH 염기, 고체의 0.1%,
FC-430 계면활성제 350 ppm을 용매로서 함유하는 충분한 PM 아세테이트를 포함하여 18.9% 고체 용액을 형성하였다.
생성된 레지스트의 용해속도 특성은 용해속도가 노출되지 않은 레지스트의 경우 약 5 mJ에서 하이(high)까지 증가하고 7 mJ에서는 로우(low)까지 감소한다는 점에서 실시예 1의 특성과 유사하였다. 그러나, 절대 용량 범위 및 이러한 범위 이내의 용해속도는 상이하였다. 이러한 혼성 레지스트가 동일한 폭의 여백 및 내포된 크롬라인의 마스크를 통해 마이크라스칸 Ⅱ 0.5 수치구경 스테퍼 기기에서 노출되고, 네가티브 라인, 노출되지 않은 라인 및 여백 폭이 마스크 치수의 함수로서 도시될 때, 여백은 약 0.18 μm의 범위에서 비교적 일정하게 유지되는 반면 두 라인은 마스크 치수가 변화함에 따라 변화한다.
이러한 혼성 레지스트 제형은 0.5 수치구경 DUV 노출 시스템의 전기 시험 패턴을 포함하는 크롬 레티클을 사용하여 상-방향으로 노출시켰다. 폴리실리콘의 2000Å 필름을 포함하는 실리콘 웨이퍼(200 mm)를 기판으로서 사용하여 레지스트 상의 식각된 생성 패턴이 전기 탐침 기술로 측정될 수 있게 하였다. 후노출 베이크 공정 후, 웨이퍼를 노출 기기 안으로 재순환시키고 10mJ/㎠로 투명 유리 레티클을 사용하여 노출시켰다. 후노출 베이크 공정은 제 2 노출 후에는 수행되지 않았다. 제 2 노출의 목적은 초기에 노출되지 않은 레지스트를 웨이퍼로부터 제거하여 현상 후 네가티브 톤 레지스트 패턴으로만 유지시키는 것이다. 초기 상-방향 노출량은 17 내지 24 mJ/㎠이었고, 후노출 베이크 온도는 90초 동안 100℃이었고 현상 시간은 0.14 N TMAH중에서 100초이었다. 표준 네가티브 톤 레지스트는 블랭킷(blanket) 노출 단계를 생략하고는 대조군과 유사한 방식으로 가공되었다. 약 0.11 μm의 큰 등촛점 인쇄 바이어스로 혼성 레지스트와 표준 네가티브 레지스트를 비교 관찰하였다.
실시예 3
24% 및 15% MOP 적재된 두 개의 상이한 PHS 로트(lot)를 각각 총 고체 함량이 전체의 16.0%로 조절된 것을 제외하고는 실시예 1의 제제와 동일한 혼성 제형물을 제조하는데 사용하여 약 0.5 μm 두께의 필름을 수득하였다. 이러한 두 개의 스톡 제형물로부터, 15 내지 24%의 평균 MOP 수준을 갖는 몇몇 다른 제형물을 제조하였다. 웨이퍼를 피복하여 110℃에서 소프트 베이킹한 후 마이크라스칸 Ⅱ DUV 0.5 수치구경 스테퍼상에 노출시킨 후 60초 동안 110℃에서 열처리하고, 0.14 N TMAH 현상제로 현상하였다. 단리된 크롬 개구부를 갖는 레티클을 혼성 레지스트 필름에서 인쇄하고, 레지스트 상의 여백 폭을 측정하여 각각의 제형물을 제조하는데 사용된 PHS에 적재된 평균 MOP 용해 억제제의 함수로서 도시하고, 그 결과 여백 폭은 MOP 농도에 많이 의존한다는 것이 밝혀졌다.
도면을 다시 언급하자면, 도 1b에 도시된 바와 같이, 각각의 높은 복사 에너지 노출량은 혼성 레지스트(12)를 네가티브 톤(16)으로 전환시키는데, 여기서 높은 복사 에너지에 노출된 물질은 단단해지고 높은 복사 에너지에 노출되지 않은 주위 물질보다 덜 가용성이며, 각각의 낮은 복사 에너지 용량은 혼성 레지스트(12)를 포지티브 톤(18)으로 전환시키며, 여기서 낮은 복사 에너지 용량에 노출된 물질은 주위 물질보다 더욱 가용성이다. 상기 전술한 혼성 레지스트에 있어서, 15 내지 25 mJ의 노출량이 네가티브 톤을 위해서는 충분한 반면, 5 내지 10 mJ의 노출량이 포지티브 톤을 위해서는 충분하여야 한다. 그러나 측정 시스템이 동일하지 않기 때문에 이러한 값들은 한 스테퍼에서 다른 스테퍼로 변화시킴에 따라 변할 수 있다. 네가티브 톤 및 포지티브 톤이 개별적인 노출량에 노출되지 않기 때문에 상기의 값들은 대략적인 짐작으로 이해된다. 오히려, 포지티브 여백을 네가티브 라인에 근접하여 인쇄하기 위해서 천연 회절 또는 빔 강도 변화를 동시에 사용하여 2가지특징을 형성한다. 상대적인 노출 에너지는 거대 개방 필드를 갖는 노출량 메트릭스를 사용하고, 포지티브 톤을 깨끗하게 하고 네가티브 톤을 굳어지게 하는 노출량을 측정하여 결정할 수 있다. 광학 시스템에 있어서, 회절 효과 때문에 전형적인 상 노출량은 이런 거대 개방 노출량의 약 2배이다. 도 1b는 포지티브 톤 레지스트 구역(18)로 둘러쌓여 있는 네가티브 톤 레지스트(16)을 형성하게 위해, 복사선의 낮은 노출량 및 복사선의 높은 노출량에 영역(14)을 노출시킴으로써 혼성 레지스트(12)에 패턴을 형성할 수 있다. 혼성 레지스트(12)는 화학 복사선에 대해서 상-방향으로 노출된다. 복사선은 광학성으로, 수은 램프의 I-선(365nm) 또는 원자외선(DUV, 2405 내지 250 nm), 248nm의 엑시머 레이저, 전자빔(E-빔), X-선, 이온 빔 등을 들 수 있다. 일반적으로 기판에 상을 형성하기 위해서 마스크가 사용되나 I-라인 레이저 또는 전자빔과 같은 직접 기록법(direct write method)을 사용할 수 있다. 영역(14)과 같이 정의된 혼성 상은 노출된 패턴의 테두리에 화학 복사선 강도를 변화킴으로써 형성된다.
마스크를 사용하는 광학 노출 시스템에서, 회절 효과는 마스크내의 투명한 구역의 테두리 근처에서 낮은 강도에 의해 가공(架空) 상을 발산시켜 레티클 상의 투명한 상 중심의 최대 노출치까지 증가시킨다. 혼성 레지스트가 이러한 가공 상에 노출될 때, 포지티브 톤 작용은 상의 테두리의 낮은 노출 영역에서 유발된다. 상의 중심에서, 고 노출 에너지는 혼성 레지스트의 네가티브 톤 반응을 표현할 수 있게 된다. 따라서, 포지티브 톤 여백 및 네가티브 톤 라인은 매우 근접해서 인쇄할 수 있다.
X-선 적용시, 마스크 및 기판간의 간격이 상의 테두리부터 투명한 패턴의 중심 부분까지의 노출 에너지의 변화 정도를 결정한다. 직접-기록 레이저 및 전자빔 공정에 있어서, 노출 빔의 테두리부터 중심까지의 에너지 변화는 선택적으로 빔의 테두리에서 포지티브 반응을, 노출 빔의 중심에서 네가티브 반응을 유발시키는데 사용된다.
혼성 패턴의 여백 폭은 일반적으로 마스크 개구의 폭 및 노출량에 민감하지는 않지만, 혼성 패턴 라인폭은 마스크의 치수 및 통상적인 레지스트에 유사한 노출량에 따라 변한다. I-선 노출(수은 램프로부터 365nm 라인)에 있어서, 0.18 μm 내지 0.5 μm의 여백폭을 취했다. DUV 노출 시스템에 있어서, 0.12 μm 내지 0.25 μm의 여백폭을 쉽게 성취했다. 전자빔 노출 시스템에 있어서, 0.07 μm 의 여백폭을 성취했다. 일반적으로, "어둠"에서 "밝음"의 노출 구역으로의 신속한 전이는 보다 작은 여백폭을 만든다. 여백폭은 레지스트의 제형물을 개질하고, 상술한 바 보다는 더욱 큰 여백을 생성하여 바뀔 수 있다.
도 1c는 네가티브 톤 구역(16)으로 둘러쌓인 혼성 레지스트(12)내의 개구부(20)을 나타낸다. 이러한 개구부(20)는, 예를 들어 수성 테트라메틸암모늄 하이드록사이드(TMAH(14N-26N)), 금속 유리 암모늄 하이드록사이드, 금속 함유된 칼륨 하이드록사이드 및 나트륨 메타실리케이트와 같은 용매 또는 현상제를 사용하여 혼성 레지스트의 노출 영역(14)의 포지티브 톤 구역(18)을 제거함으로써 형성된다. 현상은 일반적으로 혼성 레지스트의 제형 및 레지스트의 두께에 따라 50 내지 130분내에 이루어진다.
도 1d는 혼성 레지스트(12)내 개구부의 패턴이 식각이나 다른 적절한 방법에 의해 기판(10)으로 이동됨을 나타낸다. 반응성 이온 식각(RIE) 또는 화학적 식각 또는 비등방성의 다른 방법을 본 발명의 실행시 사용할 수 있다. 혼성 레지스트(12)의 비노출 영역 뿐만 아니라 네가티브 톤 구역(16)은 식각 과정동안 마스크로서 작용한다. 식각 공정은 기판(10)내 상방향으로 튀어나온 돌출부(24)를 갖는 트렌치(22)를 생성한다. 도 1c 및 1d를 참조하면, 트렌치(22)가 혼성 레지스트(12)내 개구부(20)에서 생성되고 돌출부가 혼성 레지스트의 네가티브 구역(16)하에서 생성된다. 돌출부(16)은 트렌치(22)의 하부까지 확장되고 커패시터의 일부분으로 사용할 수 있는 추가적인 실리콘 표면을 제공한다. 보다 넓은 실리콘 표면은 완전히 제작된 DRAM 커패시터내에서 약 2배 증가된 커패시턴스를 제공한다.
도 1e는 유전체(28)(예: 실리콘 디옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드 또는 탄탈륨 옥사이드)를 돌출부(24)의 측벽 또는 트렌치의 측벽을 피복시키기 위해서 트렌치(22)내에 침착시키거나 또는 성장시키고, 그 다음 도핑된 실리콘과 같은 전도성 물질(30)을 트렌치의 나머지 부분에 충전함으로써 기판(10)상의 고 커패시턴스 축적 노드 구조물(26)이 완성된다. 혼성 레지스트(12)의 비노출 구역 및 네가티브 톤 레지스트 구역(16)은 바람직하게는 기판(10)으로부터 제거되고 이는 레지스트를 스트립핑하기 위해서 산소 플라즈마 또는 오존 플라즈마를 사용함을 포함하는 다양한 기술 또는 강한 산화 산 용액(예: 설퍼릭/퍼옥사이드)을 사용하여 이루어질 수 있다. 커패시터는 하나의 전도성 요소를 형성하는 전도성 물질(30), 다른 전도성 요소를 형성하는 실리콘(10) 및 두 전도성 요소 사이에 위치한 유전체(28)로 구성된다.
도 2는 도 1e의 고 커패시턴스 축적 노드 장치의 변용을 나타내며, 도 1e에서 돌출부(24')는 기판(10')의 트렌치의 측벽보다 짧고 전도성 물질(30')은 돌출부(24')의 상부를 포함해서 전체 트렌치를 충전시킨다. 만약 네가티브 톤 레지스트의 식각 속도가 혼성 레지스트의 노출되지 않은 영역보다 빠르거나 또는 네가티브 톤 구역하에서 임의의 도려짐이 발생하면 상기 구조는 생성될 수 있다. 상대적으로 보다 작은 돌출부(24')은 우연히 발생할 수 있거나 또는 의도적으로 커패시터에 고안될 수 있다. 어떤 경우든지, 돌출부(24')는 커패시터를 위한 추가적인 표면적을 제공하고 따라서 상대적인 커패시스턴스를 증가시킨다.
도 3 및 도 4는 본 발명에 따른 상이한 트렌치를 갖는 다양한 거패시터를 나타낸다. 도 3은 기판(36)내 폴리실리콘(34)으로 둘러쌓인 실리콘 섬(32)을 나타내고, 이때, 폴리실리콘(34)은 기판(36)내 구형 트렌치를 충전시킨다. 도 4는 기판(42)내 폴리실리콘(40)으로 둘러쌓인 장방형 실리콘 섬(38)을 나타낸다. 이러한 패턴은 혼성 레지스트를 화학적 자외선(I-선, DUV, 전자빔, X-선 등)에 적절한 마스크 패턴 또는 직접-기록과 함께 노출시킴으로써 생성된다. 적절한 노출량은 혼성 레지스트의 포지티브 성분 및 네가티브 성분을 표현하는데 사용된다. 기판을 노출후 베이킹하여 노출 영역에 화학적 증폭 반응을 초래하고 전개시킨다. 전형적인 베이킹 조건은 90 내지 115℃에서 60 내지 120분이다. 하나의 커패시터는 폴리실피콘(34) 또는 (40)가 하나의 플레이트를 형성할 때 생성되고, 기판(36) 또는(42)내 실리콘 및 섬(32) 또는(38)이 커패시터의 다른 플레이트를 생성한다.제시되지는 않았지만, 도 1e에 설명되어 있는 유전체는 커패시터의 두개의 플레이트 사이에 위치한다.
도 5a 내지 5d는 기판(50)상에서 적층된 커패시터를 제조하는 본 발명의 제조 방법을 보여준다. 테트라에틸오르토실리케이트(TEOS) 또는 기타 적합한 유전성 물질을 사용하여 침착시킨 SiO2와 같은 유전체(52)를 기판(50)에 침착시키고 패턴화시키고 기판(50)까지 연장되는 캡 스터드(cap stud) 도체(54)로 충전시킨다. 이어서 식각 장벽층(56)을 유전체(52) 및 캡 스터드 도체(54)위에 침착시킨다. 화학적 증착된 니트라이드 필름은 식각 장벽 층(56)으로서 유용할 수 있다.
각 장벽층의 상부에, "위치 홀더(place holder)"층(58)을 침착시킨다. "위치 홀더"층은 도우넛(doughnut) 형태의 도체의 제조에 사용되고 제조 공정 동안에 도체를 제 위치에 고정시키기 위한 희생층(sacrificial layer)이다. 적합한 "위치 홀더"층(58)은 CVD TEOS(SiO2)일 수 있다.
도 5b와 도 5c를 대조해보면, 도우넛 형태의 도체(60)가 "위치 홀더"층(58)에 위치되어 있는 것을 볼 수 있다. 이는 상기 도 1a 내지 1d와 관련하여 전술된 본 발명의 방법을 사용하여 수행한다. 즉, 혼성 레지스트(도시되지 않음)를 구조물위에 피복시키고 노출시키고 현상시켜, 노출되지 않은 물질, 노출된 포지티브 톤 물질 및 노출된 네 가티브 물질의 층을 형성시키고, "위치 홀더"층(58)을 식각시켜 중심 심축(mandrel)(62)을 갖는 도우넛 형태의 웅덩이를 형성시킨다. 이어서, 도체를 "위치 홀더"층(58)에 식각된 웅덩이에 침착시켜 충전시킴으써 도우넛 형태의도체(60)를 제공한다. "위치 홀더"층(58)의 표면상의 임의의 외래 도체를 연마(polishing) 또는 기타 방법에 의해 제거할 수 있다.
도우넛 도체(60)을 제조한 후에, 식각 또는 기타 적합한 방법에 의해 "위치 홀더"층을 구조물로부터 제거한다. 식각은 식각 중단 장벽(56)에서 중단되며, 식각에 의해서 중심에 위치된 심축(62) 뿐만 아니라 도우넛 형태의 도체(60) 바깥쪽의 "위치 홀더"층(58)도 제거된다. 이어서, CVD 또는 기타 적합한 방법에 의해 커패시턴스를 위해 유전층(64)(예를 들면, 바륨-스트론튬-티타네이트(BSTO), Ta2O5, SiO2)을 도우넛 형태의 도체(60) 및 식각 중단 장벽(56)에 첨가하고, 전체 구조물을 커패시터의 제 2 플레이트로서 작용하는 제 2 도체(66)로 덮는다(도우넛 형태의 도체(60)는 제 1 플레이트로서 작용한다).
본 발명을 바람직한 실시태양과 관련하여 기술하였으나, 당해 분야의 숙련자들은 본 발명을 첨부된 특허청구항의 개념 및 범위를 변경하여 수행할 수 있음을 알 것이다.
본 발명에 의해 노출된 영역에 네카티브 톤 및 포지티브 톤 둘다를 제공하도록 혼성 레지스트를 패턴화하여 고 커패시턴스 축적 노드 구조물, 및 이의 제조방법이 제공되었다.

Claims (17)

  1. ① 복사 에너지 노출 세기에 의존하는 포지티브 톤(tone) 레지스트(resist) 또는 네가티브 톤 레지스트로 작용하는 혼성 레지스트로 기판을 피복하는 단계,
    ② 상기 혼성 레지스트를 서로 다른 세기의 제1 및 제2 복사 에너지로 패턴화시켜 네가티브 톤 레지스트 영역 및 이를 둘러싸는 포지티브 톤 레지스트 영역을 둘 다 갖는 노출된 영역 및 노출되지 않은 영역을 갖는 패턴을 동시에 형성시키는 단계,
    ③ 상기 노출된 영역의 포지티브 톤 레지스트 영역으로부터 혼성 레지스트를 제거하여 패턴의 노출된 영역의 포지티브 톤 레지스트 영역에서 기판을 노출시키는 단계,
    ④ 상기 노출되지 않은 영역 및 노출된 영역의 네가티브 톤 레지스트에서 혼성 레지스트를 마스크로서 사용하여 기판을 식각시켜 노출된 영역의 네가티브 톤 레지스트 영역중 혼성 레지스트 물질 아래에 위치된 돌출부를 둘러싸는 트렌치(trench)를 기판에 생성시키는 단계,
    ⑤ 상기 트렌치와 돌출부의 측벽을 유전성 물질로 피복시키는 단계, 및
    ⑥ 상기 트렌치를 전도성 물질로 충전시키는 단계를 포함하는, 기판에 고 커패시턴스 축적 노드 구조물(high capacitance storage node structure)을 설치하는 방법.
  2. 제 1 항에 있어서,
    상기 패턴화 단계가 I-선, 전자빔(E-beam), X-선 및 원자외선으로 이루어진 그룹으로부터 선택된 화학선(actinic radiation)을 사용하여 수행되는 방법.
  3. 제 2 항에 있어서,
    상기 제 2 세기의 복사 에너지가 제 1 세기의 복사 에너지보다 더 큰 세기를 갖는 방법.
  4. 제 3 항에 있어서,
    상기 제 2 세기의 복사 에너지가 15 내지 25mJ의 세기를 갖는 방법.
  5. 제 3 항에 있어서,
    상기 제 1 세기의 복사 에너지가 5 내지 10mJ의 세기를 갖는 방법.
  6. 제 1 항에 있어서,
    상기 충전 단계에서 전도성 물질이 폴리실리콘인 방법.
  7. 제 1 항에 있어서,
    상기 제 1 피복 단계에서 기판이 실리콘인 방법.
  8. 제 1 항에 있어서,
    상기 식각 단계가 반응성 이온 식각(reactive ion etching)으로 수행되는 방법.
  9. 제 1 항에 있어서,
    상기 제거 단계가 산소 또는 오존 플라즈마 스트립핑(stripping) 공정 및 산화 산(oxidizing acid)으로 스트립핑시키는 공정으로 이루어진 그룹으로부터 선택된 방법에 의해 수행되는 방법.
  10. 제 1 항에 있어서,
    상기 충전 단계 이전에, 트렌치 및 돌출부의 측벽을 유전성 물질로 피복시키는 단계를 추가로 포함하는 방법.
  11. 제 10 항에 있어서,
    상기 제 2의 피복 단계가 침착(deposition)에 의해 수행되는 방법.
  12. 제 1 항에 있어서,
    상기 제 2의 피복 단계중 유전성 물질이 실리콘 디옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드 및 탄탈륨 옥사이드로 이루어진 그룹으로부터 선택되는 방법.
  13. ① 측벽과 하부를 갖도록 기판에 형성된 트렌치,
    ② 상기 트렌치의 하부에서 위로 돌출되어 있는 트렌치의 중심에서 트렌치 내부에위치되어 있는 기판의 돌출부,
    ③ 상기 트렌치의 측벽 및 하부, 및 트렌치 내부의 기판 돌출부에 피복되어 있는 유전성 물질, 및
    ④ 상기 유전성 물질의 상부에서 트렌치에 충전된 전도성 물질을 포함하는, 제 1 항의 방법에 따라 고 커패시턴스 축적 노드가 설치된 기판.
  14. 제 13 항에 있어서,
    상기 전도성 물질이 폴리실리콘인 기판.
  15. 제 13 항에 있어서,
    상기 유전체가 실리콘 디옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드 및 탄탈륨 옥사이드로 이루어진 그룹으로부터 선택되는 기판.
  16. ① 기판에 위치되어 있는 유전성 물질에 측벽과 하부를 갖도록 형성된 트렌치,
    ② 상기 트렌치의 하부에서 위로 돌출되어 있는 트렌치의 중심에서 트렌치 내부에 위치되어 있는 유전성 물질의 돌출부, 및
    ③ 상기 트렌치에 충전된 전도성 물질을 포함하는, 제 1 항의 방법에 따라 고 커패시턴스 축적 노드가 설치된 기판.
  17. 제 16 항에 있어서,
    상기 전도성 물질이 폴리실리콘인 기판.
KR1019970047397A 1996-09-16 1997-09-13 고커패시턴스축적절점구조물의제조방법 KR100293401B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US08/715,287 1996-09-16
US8/715,287 1996-09-16
US08/715,287 US6114082A (en) 1996-09-16 1996-09-16 Frequency doubling hybrid photoresist having negative and positive tone components and method of preparing the same
US8/878,136 1997-06-19
US08/878,136 1997-06-19
US08/878,136 US6391426B1 (en) 1996-09-16 1997-06-19 High capacitance storage node structures

Publications (2)

Publication Number Publication Date
KR19980024671A KR19980024671A (ko) 1998-07-06
KR100293401B1 true KR100293401B1 (ko) 2001-07-12

Family

ID=24873424

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019970023549A KR100268292B1 (ko) 1996-09-16 1997-06-09 혼성포토레지스트조성물과그제조방법상기조성물을이용한집적회로칩의제조방법및이방법에의해제조된집적회로칩
KR1019970047397A KR100293401B1 (ko) 1996-09-16 1997-09-13 고커패시턴스축적절점구조물의제조방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1019970023549A KR100268292B1 (ko) 1996-09-16 1997-06-09 혼성포토레지스트조성물과그제조방법상기조성물을이용한집적회로칩의제조방법및이방법에의해제조된집적회로칩

Country Status (4)

Country Link
US (3) US6114082A (ko)
JP (1) JP3723670B2 (ko)
KR (2) KR100268292B1 (ko)
TW (1) TW463227B (ko)

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6358793B1 (en) * 1999-02-26 2002-03-19 Micron Technology, Inc. Method for localized masking for semiconductor structure development
US6387783B1 (en) * 1999-04-26 2002-05-14 International Business Machines Corporation Methods of T-gate fabrication using a hybrid resist
KR100328824B1 (ko) * 1999-07-09 2002-03-14 박종섭 커패시터 제조방법
JP2001100429A (ja) * 1999-09-29 2001-04-13 Mitsubishi Electric Corp レジストのパターニング方法
US6495435B2 (en) * 2000-02-17 2002-12-17 Advance Micro Devices, Inc. Method for improved control of lines adjacent to a select gate using a mask assist feature
US7049246B1 (en) * 2000-05-19 2006-05-23 Newport Fab, Llc Method for selective fabrication of high capacitance density areas in a low dielectric constant material
US6627361B2 (en) 2001-07-09 2003-09-30 International Business Machines Corporation Assist features for contact hole mask patterns
KR100433847B1 (ko) * 2001-12-15 2004-06-04 주식회사 하이닉스반도체 스토리지 노드 형성 방법
JP4213925B2 (ja) * 2002-08-19 2009-01-28 富士フイルム株式会社 ネガ型レジスト組成物
US6905811B2 (en) * 2003-04-22 2005-06-14 Headway Technologies, Inc. Method to form reduced dimension pattern with good edge roughness
US6780736B1 (en) 2003-06-20 2004-08-24 International Business Machines Corporation Method for image reversal of implant resist using a single photolithography exposure and structures formed thereby
CA2544209C (en) 2003-10-28 2011-10-18 Sachem, Inc. Cleaning solutions and etchants and methods for using same
CN100421217C (zh) * 2004-01-29 2008-09-24 罗姆及海斯电子材料有限公司 T栅的形成方法
US7585614B2 (en) * 2004-09-20 2009-09-08 International Business Machines Corporation Sub-lithographic imaging techniques and processes
CN101137938B (zh) * 2004-11-25 2011-07-06 Nxp股份有限公司 光刻方法
US7387916B2 (en) * 2004-12-02 2008-06-17 Texas Instruments Incorporated Sharp corner lead frame
TW200715067A (en) * 2005-09-06 2007-04-16 Koninkl Philips Electronics Nv Lithographic method
US7358140B2 (en) * 2005-11-04 2008-04-15 International Business Machines Corporation Pattern density control using edge printing processes
US7598022B2 (en) * 2006-07-21 2009-10-06 National Taiwan University Positive and negative dual function magnetic resist lithography
US20080113157A1 (en) * 2006-11-13 2008-05-15 Seagate Technology Llc Method for fabricating master stamper/imprinters for patterned recording media utilizing hybrid resist
JP5277203B2 (ja) * 2006-12-25 2013-08-28 富士フイルム株式会社 パターン形成方法、該パターン形成方法に用いられる多重現像用ポジ型レジスト組成物、該パターン形成方法に用いられるネガ現像用現像液及び該パターン形成方法に用いられるネガ現像用リンス液
DE102007007719A1 (de) * 2007-02-16 2008-08-21 Forschungszentrum Karlsruhe Gmbh Verfahren zur Strukturierung einer Schicht auf einem Substrat
US8110339B2 (en) * 2007-09-06 2012-02-07 Massachusetts Institute Of Technology Multi-tone resist compositions
US8283111B2 (en) * 2008-09-17 2012-10-09 Tokyo Electron Limited Method for creating gray-scale features for dual tone development processes
US8197996B2 (en) * 2008-09-19 2012-06-12 Tokyo Electron Limited Dual tone development processes
US8728710B2 (en) * 2009-03-31 2014-05-20 Sam Xunyun Sun Photo-imageable hardmask with dual tones for microphotolithography
US8568964B2 (en) * 2009-04-27 2013-10-29 Tokyo Electron Limited Flood exposure process for dual tone development in lithographic applications
JP5520590B2 (ja) * 2009-10-06 2014-06-11 富士フイルム株式会社 パターン形成方法、化学増幅型レジスト組成物及びレジスト膜
JP5573578B2 (ja) * 2009-10-16 2014-08-20 信越化学工業株式会社 パターン形成方法及びレジスト材料
JP5548427B2 (ja) * 2009-10-30 2014-07-16 富士フイルム株式会社 組成物、レジスト膜、パターン形成方法、及びインクジェット記録方法
JP5556451B2 (ja) * 2010-07-06 2014-07-23 信越化学工業株式会社 パターン形成方法
JP5556452B2 (ja) * 2010-07-06 2014-07-23 信越化学工業株式会社 パターン形成方法
US8232198B2 (en) 2010-08-05 2012-07-31 International Business Machines Corporation Self-aligned permanent on-chip interconnect structure formed by pitch splitting
US8580479B2 (en) 2010-11-03 2013-11-12 Empire Technology Development, Llc Lithography using photoresist with photoinitiator and photoinhibitor
US8856697B2 (en) 2011-02-23 2014-10-07 Synopsys, Inc. Routing analysis with double pattern lithography
US9599895B2 (en) 2011-04-12 2017-03-21 Empire Technology Development Llc Lithography using photoresist with photoinitiator and photoinhibitor
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
JP5772717B2 (ja) 2011-05-30 2015-09-02 信越化学工業株式会社 パターン形成方法
US8822137B2 (en) 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
JP5675532B2 (ja) * 2011-08-30 2015-02-25 富士フイルム株式会社 パターン形成方法、感活性光線性又は感放射線性樹脂組成物、及び感活性光線性又は感放射線性膜
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
KR20130039124A (ko) * 2011-10-11 2013-04-19 삼성전자주식회사 반도체 소자의 패턴 형성방법
US8932796B2 (en) 2011-11-10 2015-01-13 International Business Machines Corporation Hybrid photoresist composition and pattern forming method using thereof
JP5723829B2 (ja) * 2011-11-10 2015-05-27 富士フイルム株式会社 感活性光線性又は感放射線性樹脂組成物、感活性光線性又は感放射線性膜、マスクブランクス及びパターン形成方法
US8846295B2 (en) * 2012-04-27 2014-09-30 International Business Machines Corporation Photoresist composition containing a protected hydroxyl group for negative development and pattern forming method using thereof
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
US9041116B2 (en) 2012-05-23 2015-05-26 International Business Machines Corporation Structure and method to modulate threshold voltage for high-K metal gate field effect transistors (FETs)
JP6438645B2 (ja) * 2013-09-26 2018-12-19 富士フイルム株式会社 感活性光線性又は感放射線性組成物、並びに、これを用いた、レジスト膜、パターン形成方法、レジスト塗布マスクブランクス、フォトマスクの製造方法、及び電子デバイスの製造方法
WO2015065649A1 (en) 2013-10-30 2015-05-07 California Institute Of Technology Direct photopatterning of robust and diverse materials
US9356046B2 (en) * 2013-11-22 2016-05-31 Globalfoundries Inc. Structure and method for forming CMOS with NFET and PFET having different channel materials
JP6003873B2 (ja) * 2013-11-28 2016-10-05 信越化学工業株式会社 レジスト材料並びにこれを用いたパターン形成方法
US9383646B2 (en) * 2014-02-24 2016-07-05 Irresistible Materials Ltd Two-step photoresist compositions and methods
US9678435B1 (en) * 2014-09-22 2017-06-13 Mentor Graphics, A Siemens Business Horizontal development bias in negative tone development of photoresist
KR20190141025A (ko) * 2017-05-16 2019-12-20 어플라이드 머티어리얼스, 인코포레이티드 주파수 배가 간섭 리소그래피를 이용하는 와이어 그리드 편광자 제조 방법들
JP2021530732A (ja) * 2018-07-09 2021-11-11 アプライド マテリアルズ インコーポレイテッドApplied Materials, Incorporated ライン倍増のためのフォトレジスト組成物
WO2020092963A1 (en) * 2018-11-02 2020-05-07 Brewer Science, Inc. Bottom-up conformal coating and photopatterning on pag-immobilized surfaces

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661446A (ja) * 1992-08-04 1994-03-04 Nippon Steel Corp 半導体記憶装置の製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8101200A (nl) * 1981-03-12 1982-10-01 Philips Nv Werkwijze voor het aanbrengen van een resistmateriaal op een drager en resist-materiaal.
US4568631A (en) * 1984-04-30 1986-02-04 International Business Machines Corporation Process for delineating photoresist lines at pattern edges only using image reversal composition with diazoquinone
JPH0682800B2 (ja) * 1985-04-16 1994-10-19 株式会社東芝 半導体記憶装置
US4687730A (en) * 1985-10-30 1987-08-18 Rca Corporation Lift-off technique for producing metal pattern using single photoresist processing and oblique angle metal deposition
US4707218A (en) * 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
DE3637717A1 (de) * 1986-11-05 1988-05-11 Hoechst Ag Lichtempfindliches gemisch, dieses enthaltendes aufzeichnungsmaterial und verfahren zur herstellung von positiven oder negativen reliefkopien unter verwendung dieses materials
DE3711264A1 (de) * 1987-04-03 1988-10-13 Hoechst Ag Lichtempfindliches gemisch und hieraus hergestelltes lichtempfindliches kopiermaterial
US5210000A (en) * 1989-05-22 1993-05-11 Shipley Company Inc. Photoresist and method for forming a relief image utilizing composition with copolymer binder having a major proportion of phenolic units and a minor proportion of non-aromatic cyclic alcoholic units
US5296332A (en) * 1991-11-22 1994-03-22 International Business Machines Corporation Crosslinkable aqueous developable photoresist compositions and method for use thereof
EP0543569B1 (en) * 1991-11-22 1999-03-10 AT&T Corp. Fabrication of phase-shifting lithographic masks
JPH05297597A (ja) * 1992-04-23 1993-11-12 Fujitsu Ltd レジストパターンの形成方法
US5330879A (en) * 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
TW288112B (ko) * 1993-06-02 1996-10-11 Sumitomo Chemical Co
KR960015081A (ko) * 1993-07-15 1996-05-22 마쯔모또 에이이찌 화학증폭형 레지스트 조성물
US5648196A (en) * 1995-07-14 1997-07-15 Cornell Research Foundation, Inc. Water-soluble photoinitiators

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0661446A (ja) * 1992-08-04 1994-03-04 Nippon Steel Corp 半導体記憶装置の製造方法

Also Published As

Publication number Publication date
US6372412B1 (en) 2002-04-16
JP3723670B2 (ja) 2005-12-07
US6114082A (en) 2000-09-05
TW463227B (en) 2001-11-11
US6313492B1 (en) 2001-11-06
JPH10104834A (ja) 1998-04-24
KR19980024671A (ko) 1998-07-06
KR19980024047A (ko) 1998-07-06
KR100268292B1 (ko) 2000-12-01

Similar Documents

Publication Publication Date Title
KR100293401B1 (ko) 고커패시턴스축적절점구조물의제조방법
US6391426B1 (en) High capacitance storage node structures
JP3245114B2 (ja) 側壁スペーサを有する半導体デバイスの製造方法
US6245488B1 (en) Method for forming features using frequency doubling hybrid resist and device formed thereby
US6905621B2 (en) Method for preventing the etch transfer of sidelobes in contact hole patterns
JP3287459B2 (ja) 半導体デバイスの製造方法
US7033735B2 (en) Water soluble negative tone photoresist
KR100351652B1 (ko) 메모리 디바이스의 트랜지스터 형성 방법
US5955222A (en) Method of making a rim-type phase-shift mask and mask manufactured thereby
US6184041B1 (en) Fused hybrid resist shapes as a means of modulating hybrid resist space width
US7090963B2 (en) Process for forming features of 50 nm or less half-pitch with chemically amplified resist imaging
US6200726B1 (en) Optimization of space width for hybrid photoresist
US6014422A (en) Method for varying x-ray hybrid resist space dimensions
US6210866B1 (en) Method for forming features using self-trimming by selective etch and device formed thereby
US6943124B1 (en) Two step exposure to strengthen structure of polyimide or negative tone photosensitive material
EP1578855A1 (en) Organic bottom anti-reflective composition and patterning method using the same
JP4233621B2 (ja) 基板内に高静電容量の記憶ノード構造を製造するための方法、及び高静電容量の記憶ノードを有する基板
US7960095B2 (en) Use of mixed bases to enhance patterned resist profiles on chrome or sensitive substrates
KR20050052658A (ko) 반도체 소자의 미세 패턴 형성 방법
JPH10221857A (ja) 薄膜の加工方法およびそれを用いた半導体装置の製造方法
KR20040087459A (ko) 반도체소자의 미세패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20040216

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee