KR100286468B1 - 절연체상실리콘정적랜덤액세스메모리셀의안정성을개선하는방법 - Google Patents

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포만 제프리 엘
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Abstract

절연체상 실리콘(SOI, 구체적으로는 SOICMOS) 기술로 형성되는 상보형 금속 산화물 반도체(CMOS)로 구현되는 정적 또는 동적 랜덤 액세스 메모리(SRAM 또는 DRAM) 또는 패스 게이트 논리 회로 등의 디지털 논리 장치의 여러 가지 변형은 전송 게이트 전계 효과 트랜지스터 아래에 형성되는 기생 측면 바이폴라 트랜지스터(parasitic lateral bipolar transistor)를 통해 방전 전류에 의해 발생하는 과도 기생 바이폴라 전류 방해(transient parasitic bipolar current disturbances)(예를 들면, 과도 1/2 기록 방해 불안정)을 효과적으로 억제한다. 전송 게이트 트랜지스터의 게이트 전극에 인가되는 "off" 전압의 레벨을 시프트하는 것(level shifting)은 레벨 시프트된 특정 전압 범위에서 레벨 시프트가 SOICMOS 트랜지스터의 플로팅 몸체(게이트) 내의 다수 캐리어 밀도를 크게 증가시키더라도, 칩당 메모리 용량 또는 판독/기록 메모리 사이클 시간을 손상시키지 않고도 메모리 셀의 안정성을 증가시키도록 셀 전송 게이트의 이득을 동적으로(dynamically) 변화시킨다. 또 다른 방법으로 또는 부가적으로, (칩 공간을 절약하면서) 데이터 버퍼 내의 트랜지스터 저항을 증가시키고/증가시키거나 (메모리 어레이 크기를 늘리거나 또는 칩 상의 셀 어레이의 추가가 가능한) 비트선 길이를 증가시켜 비트선의 용량을 증가시킴으로써 불안정을 피하도록 비선택된 셀의 방전이 늦춰질 수 있다.

Description

절연체상 실리콘 정적 랜덤 액세스 메모리 셀의 안정성을 개선하는 방법 {METHOD TO ENHANCE SOI SRAM CELL STABILITY}
본 발명은 일반적으로 절연체상 실리콘(silicon-on-insulator: SOI) 디지털 논리 회로에 관한 것으로, 특히 높은 집적 밀도로 형성되는 고용량(high capacity)의 정적 랜덤 액세스 메모리(static random access memory: SRAM)에 관한 것이다.
데이터 프로세서들은 그들이 실행하는 명령과 그 명령에 따라 동작이 수행되는 데이터 모두를 저장하기 위한 메모리 장치에 의해 지원되어져야 한다. 일반적으로, 최신의 데이터 프로세서 동작 속도를 지원하기 위해 필요한 내부에 저장된 데이터를 변화시킬 필요성, 액세스 속도, 액세스되는 데이터의 양 및 액세스 빈도에 따라 몇가지 서로 다른 형태의 메모리 장치들이 사용된다. 일반적으로, 응용 프로그램 및 파일의 저장용으로 상당량의 RAM이 제공되며, RAM으로부터 매우 소량(예를 들면, 바이트의 그룹)의 데이터 및/또는 명령들이 매우 높은 속도와 매우 높은 빈도로 액세스될 수 있다. 캐싱 구조(caching scheme)가 종종 대용량의 RAM으로부터 액세스 시간(apparent access time)을 감소시키기 위해 사용된다.
통상적으로 많은 양의 RAM이 DRAM의 형태로 제공되는데, 그 이유는 동적 메모리 셀이 매우 작은 수의 소자를 가지며, 매우 높은 집적밀도 및 매우 높은 칩당 메모리 용량이 쉽게 달성될 수 있기 때문이다. 그러나, DRAM은 저장된 신호를 유지하기 위해서 주기적으로 재생(refresh)되어야 하며 또한 재생 동작이 수행되는 주기 동안에는 사용될 수 없기 때문에, 최적의 액세스 속도를 제공하지 못한다. 더욱이, 신호는 누설되기 쉬운 극히 작은 전하량으로 저장되기 때문에, 센스 증폭기(sense amplifier)의 동작이 다소 느려질 수 있다. 따라서, 비록 비용이 훨씬 더 고가이며, 또한 각 메모리 셀당 복수의 트랜지스터가 필요하기 때문에 단일칩 상에 훨씬 더 작은 수의 메모리 셀 밖에 제공될 수 없다 하더라도, 프로세서에 의한 최적의 빠른 액세스를 위해서는 일반적으로 SRAM이 제공된다.
최근의 SRAM 설계는 메모리 셀 회로가 CMOS 전계효과 트랜지스터를 사용하여 형성될 경우 상당한 장점을 제공하는 SOI 기술을 종종 이용한다. 이러한 SOI 기술의 특징은 기판 상에 형성되는 산화물과 같은 절연층 상에 능동 장치를 형성하기 위한 실리콘 박막층을 형성한다는 점이다. 트랜지스터의 소스와 드레인은 예를 들어 실리콘층 내에 주입함으로써 형성되고, 트랜지스터의 게이트는 패턴화된(patterned) 산화물과 도전체(예를 들어, 금속)의 층상 구조를 형성함으로써 형성된다. 이와 같은 구조는 (절연층으로 인하여) 낮은 기생 용량(parasitic capacitance)을 갖도록 하며 또한 플로팅 몸체의 충전 효과(charging effect)로 인한 증가된 드레인 전류(채널 영역에는 접속이 이루어지지 않기 때문에 플로팅 몸체를 충전시키면 임계 전압을 동적으로(dynamically) 낮추는 다수 캐리어의 초과 저장을 제공하고, 그 결과 드레인 전류가 증가됨)를 갖도록 함으로써, 성능에 있어서 상당한 이득을 제공한다. 그러나, 플로팅 몸체는 이러한 트랜지스터의 동작에 있어서 동적 불안정성을 초래할 수 있다.
구체적으로, SOI 전계효과 트랜지스터는 일반적으로 주입에 의해 형성되는 2개의 분리된 불순물 영역을 포함하는데, 이 2개의 불순물 영역은 트랜지스터의 소스 및 드레인을 구성한다. 트랜지스터는 또한 소스와 드레인 사이에 형성되고 얇은 게이트 절연체와 전도 게이트로 덮여진 채널영역을 갖는다. 소스 및 드레인 영역은 통상적으로는 실리콘 박막층만을 통하여 연장되어 있기 때문에, 채널 영역에는 전기적 접속이 이루어지지 않으며, 따라서 소스 및 드레인 사이의 채널 영역은 전기적으로 플로팅된다. 채널 영역과 소스 및 드레인 사이의 각각의 경계는 보통은 역방향으로 바이어스된 접합을 형성한다. 채널 영역 내에서의 전도는 공핍(depletion)이 게이트 전압에 의해 제어될 수 있는 영역인 절연 게이트 바로 하부에서 일어난다. 그러나, 소스와 드레인 경계에서의 접합들도 또한 기생 측면 바이폴라 트랜지스터(parasitic lateral bipolar transistor)를 형성하는데, 이 기생 측면 바이폴라 트랜지스터는 실제로는 전계효과 트랜지스터의 다소 하부에 존재한다. 그러나, 몇가지 바이어스 조건하에서, 기생 바이폴라 장치는 전계효과 트랜지스터의 동작을 과도적으로(transiently) 지배하고 실제로는 전체 실리콘층의 거의 전부분을 차지한다.
구체적으로, 이러한 트랜지스터가 SRAM 셀에 사용될 경우, 소스, 게이트, 및 드레인 각각은 일반적으로 2개의 논리 상태 중 어느 하나에 대응하는 2개의 전압 레벨 중 하나로 유지된다. 그러나, 소스 및 드레인 모두가 하이(high) 논리 레벨(예를 들어, 2.5볼트) 상태에 있을 때, 채널 영역도 동일한 전압(2.5볼트)으로 충전될 것이다. 그 후 만일 트랜지스터의 드레인(또는, 소스)의 전극이 로우(low) 논리 레벨(예를 들어, 0.0볼트)로 재빨리 변하면, 드레인 또는 소스와 채널 영역 사이의 접합은 순방향으로 바이어스되어 전자가 드레인 또는 소스(예를 들어, 실제로는 기생 측면 바이폴라 트랜지스터의 에미터가 되는 비트선 확산 부분(bit line diffusion))로부터 (기생 바이폴라 트랜지스터의 베이스를 형성하는) 채널 영역으로 주입된다. 이 베이스-에미터 전류는 또한 기생 트랜지스터의 전도(conduction)를 발생시키며, 이것은 또한 게이트가 그렇지 않았다면 트랜지스터를 턴오프(turn off)하기에 충분한 로우 레벨로 유지되는 경우라도 큰 전류 스파이크를 발생시킨다.
SOI 전계효과 트랜지스터의 소스 및 드레인이 하이(high)로 상승되고, 그 후 소스 및 드레인 중 어느 하나가 로우(low)로 될 때마다 이러한 기생 바이폴라 전도가 발생할 수 있다는 것을 이해하여야 한다. 이러한 상태는 기록 동작 중에 항상나타나므로, 이러한 현상은 사전 충전 모드(precharged mode)로 동작되는 SRAM과 관련하여 논의될 것이다. 그러나, 기생 바이폴라 전도는 동적 랜덤 액세스 메모리(DRAM)에서도 발생할 수 있고, 방전이 충분히 클 경우 부정확하게 실행될 수 있는 주기적 리프레쉬(refresh)가 아닌 방전 전류에서 있어서 손실되는 전하를 대체하는 메카니즘이 없으므로 더욱 나쁜 결과가 자주 발생할 수 있다는 점을 것을 이해하여야 한다. 이와 유사하게, 패스 게이트 논리 회로 등의 SOI 전계효과 트랜지스터를 사용하는 다른 종류의 회로에서도 기생 바이폴라 전도가 발생하여 잘못된 기능을 일으킬 수 있다.
본질적으로, 전도 효과란, 비록 전계효과 트랜지스터가 이론적으로는 오프(off) 상태에 있지만, 전계 효과 트랜지스터가 짧은 시간 안에 턴온(turn on)되어 짧은 전류 스파이크 시간 동안 고전류를 발생하는 것 같은 효과를 나타내면서 기생 바이폴라 트랜지스터가 짧은 시간 주기동안 통전되는 것을 말한다. 따라서, 기록 동작은 선택된 셀에 대해 정확하게 통전되는데, 이 경우 전계효과 트랜지스터는 "on" 상태에 있다. 그러나, 기록되는 데이터에 대해 반대 상태인 동일 비트선 쌍에 접속된 모든 선택되지 않은 메모리 셀(여기서, 전계효과 트랜지스터는 이론적으로 "off" 상태에 있다)은 기록 동작에 의해 반전된 논리 상태를 갖는 위험한 상태에 놓이게 된다.
SRAM 셀에서는, 그 셀의 상세한 구성과는 무관하게, 셀의 저장 노드(storage node)와 기록되거나 판독되고 있는 데이터를 운반하고 또한 비트선에 대한 메모리 셀의 접속부를 제어하는 워드선에 접속되는 게이트를 갖는 한 쌍의 상보성 비트선사이에서 전송 게이트로 각각 접속되는 각 메모리 셀 내의 한 쌍의 트랜지스터로 선택(selection) 및 비선택(deselection)을 수행하는 것이 일반적이다. 최신의 SRAM 설계에서는, 또한 메모리 장치에 더 신속하게 응답하도록 하기 위해 판독 또는 기록 동작 전에 비트선을 하이 논리 레벨로 사전 충전시키는 것이 일반적이다. 따라서, 어느 특정 메모리 셀의 논리 상태와는 무관하게, 메모리의 모든 셀 내에 있는 한 쌍의 전송(transmission or transfer) 게이트 트랜지스터들 중의 한 트랜지스터의 소스 및 드레인은 하이 논리 레벨로 구동되고, 이것은 플로팅 몸체의 충전을 일으킬 것이다. 그러나, 판독 동작 중에는, 선택된 메모리 셀 상의 데이터 "0"은 대응하는 사전 충전된 비트선을 부분적으로 방전시키도록 하는 한편, 대향하는(opposite) 사전 충전된 비트선은 차분(differential) 전압이 센스 증폭기에 의해 감지될 때까지 데이터 "1"의 하이 레벨 상태로 유지한다. 이러한 이유로, 판독 동작 중에는 기생 바이폴라 전도로 인한 셀의 방해(disturbances)가 일어나지 않을 것으로 기대된다.
반면에, 기록 동작중에는 사전 충전된 비트선들 중의 하나가 로우(low)(예를 들어, 0.0볼트 또는 접지 전위와 같은 논리 로우 전압 또는 "레일 로우(rail low)" 상태) 상태로 구동되고 또한 전이(transition)가 훨씬 더 신속하게 일어나므로 (예를 들어, 과도적인 상태가 훨씬 더 짧은 시간 주기로 제한되어, 훨씬 더 높은 전류 레벨을 발생시킴), 그 결과 상술한 바와 같은 불안정 상태가 된다.
메모리 셀이 선택된 경우, 전송 게이트를 갖는 전계효과 트랜지스터는 통전되고, 셀은 통상적인 방법으로 기록된다. 그러나, 트랜지스터가 선택되지 않고 또한 전계효과 트랜지스터의 채널이 게이트 부근에서 비통전(non-conductive) 상태일 경우에도, 실리콘층 내의 기생 측면 바이폴라 트랜지스터는 충분히 (플로팅 몸체에 저장된 전하량에 따라) 통전될 수 있으며 그 결과 대응하는 선택되지 않은 메모리 셀의 상태를 변화시킨다. 트랜지스터가 선택되지는 않았지만 비트선들이 구동되기 때문에, 이러한 효과 또는 불안정 상태는 "1/2 선택 기록방해(half-select write disturb)"로 지칭된다.
플로팅 몸체 상의 전하량은 작고(0.5×10.0㎛ 크기의 게이트 상에서 2.5볼트가 걸려 있으며 70옹스트롬 두께를 갖는 게이트 산화물에 대해 약 25fC인 것으로 예측됨), 소스 및 드레인이 하이 상태로 유지되는 지속 시간 및 후술하는 바와 같은 게이트 전압으로 인한 필드(field)에 따라 변하더라도, 변위 캐패시터 전류(Cdv/dt)를 가지며 비트선이 과도적인 상태에 있는 동안 제한적으로 발생되는 dQb/dt 전류는 1.0볼트/80psec의 더 빠른 비트선 방전 속도에 대해 수 밀리암페어(milliamp) 크기에 달하는 드레인 전류 스파이크를 발생시킨다. 이러한 효과는 비트선 드라이버(driver) 부근에서는 뚜렷하게 나타나지만, 비트선에서의 과도 전압도 또한 다른 메모리 셀들의 상태를 변화시킬 수 있으며 또한 이러한 상태 변화는 선택된 셀의 위치에 의해 예측할 수 없는 방법으로 영향을 받을 수 있다. 나아가, 더욱 적극적인 SRAM 설계에서는 게이트 산화물이 더욱 얇게 만들어짐에 따라 저장 전하가 증가하게 되면 이러한 효과는 더욱 뚜렷해질 것으로 기대된다.
SRAM 설계에서는 전송 게이트 트랜지스터에 대한 메모리 셀 내의 드라이버트랜지스터의 베타(beta) 비율을 증가시켜서 셀의 안정성을 높이는 방법이 통상적으로 실시되어 왔다. 베타 비율은 각 채널 길이로 나눈 각 채널 폭의 비율(예를 들어, WD/LD: WTG/LTG)로 정의되는 것으로 2개 트랜지스터의 상대 전도도(relative conductivity)의 측정 단위이다. 즉, 드라이버 트랜지스터가 더 양호한 도전 상태가 되면, 전송 게이트 트랜지스터를 통하여 흐르는 전류는 이들 2개 트랜지스터의 전압 분할 동작으로 인해 메모리 셀 회로에 상대적으로 더 작은 효과를 갖는다. 현재의 SRAM 설계에서는 약 1.5 내지 2.0의 베타 비율이 통상적으로 사용되지만, 이러한 범위의 베타 비율은 상기 기술한 SOI 플로팅 몸체 효과로 인한 불안정성을 적절히 방지하거나 억제하기에는 불충분하다.
고집적밀도이고 칩당 메모리 셀의 수가 아주 많은 현재 또는 장래의 SRAM 설계에 있어서 드라이버 트랜지스터 채널 폭을 증가시키면 엄청난 양의 공간을 소비하기 때문에(어느 경우나 크기를 조금만이라도 증가시키면 여러 배(아마도 수백만 배)로 증가될 것이다), 1/2 선택 기록방해를 억제하기 위해 베타 비율을 2.0 이상으로 증가시키는 것은 비실용적이다. 드라이버 트랜지스터의 채널 길이는 (예를 들어, 소위 쇼트 채널 효과(short channel effect), 펀치 스루(punch-through) 등과 같은) 또 다른 바람직하지 못한 결과를 초래하지 않으면서 상당히 감소되는 것이 불가능하다.
더욱이, 베타 비율을 증가시키기 위해서 전송 게이트 트랜지스터의 전도성을 감소시키는 것은 비실용적인데, 그 이유는 전도성이 낮아지면 셀 액세스 시간을 증가시키고 또한 메모리 셀의 상태를 변화시키기 위해 메모리 셀에서 전압 스윙(voltage swing)을 저하시킬 수 있기 때문이다. 즉, 2.0보다 상당히 높은 베타 비율에서는, 메모리 셀이 매우 안정되어 기록 동작의 속도와 신뢰성 모두가 저하된다. 요약하면, 기생 측면 바이폴라 트랜지스터의 전류는 설계에 따르는 정상 동작 상태에 있는 선택된 전계효과 트랜지스터를 통과하는 전류와 크기가 비슷하기 때문에, SRAM 셀 회로의 설계에서는 1/2 선택 기록방해 효과를 피할 수 없다.
본 발명의 하나의 목적은 기생 바이폴라 전도로 인한 1/2 선택 기록 방해 불안정 또는 기타 다른 오동작(erroneous operation)을 억제하는 SRAM, DRAM 또는 패스 게이트 논리 등과 같은 디지털 논리 회로의 설계 및 동작 방법을 제공하는 것이다.
본 발명의 다른 목적은 메모리 용량을 증가시키고/증가시키거나 필요한 칩 공간을 감소시키면서도 메모리 셀의 안정성을 증가시키는 것이다.
도 1은 본 발명이 적용될 수 있는 예시적인 메모리 셀의 개략도.
도 2는 본 발명을 이해하는데 유용하고 SOI 기술로 구현되는 전계 효과 트랜지스터의 단면도.
도 3은 본 발명의 특징을 포함하는 메모리 어레이 회로의 개략도.
도 4A, 도 4B, 도 4C 및 도 4D는 상이한 게이트 전압에 대한 SOI 전계효과 트랜지스터의 과도 패스 게이트 분석을 설명하는 그래프.
도 5A 및 도 5B는 100msec 레이턴시(latency) 기간 전후에 SOICMOS 트랜지스터의 플로팅 몸체 내의 전하 분포 프로파일을 도시한 그래프.
도 6은 상대적으로 긴 레이턴시에서 상이한 게이트 전압에 대한 플로팅 몸체 전하, 축적 노드 전하 및 기생 트래지스터 이득의 변화를 도시한 그래프.
도 7은 본 발명에 따른 예시적인 워드선 드라이버 및 레벨 시프터 회로의 개략도.
도 8은 본 발명에 따른 음(negative)의 워드선 비선택 전압을 발생시키기 위한 예시적인 전하 펌프(charge pump)를 도시한 개략도.
도 9는 본 발명의 또 다른 특징에 따른 도 3의 데이터 입력 회로의 변형 및비트선 용량을 증가시키기 위한 메모리 어레이를 확대하여 도시한 도면.
도 10은 도 9 및 도 10에 도시한 본 발명 특징의 효과와 메모리 사이클 시간 및 기록 속도에서의 불리한 점이 가장 작은 것을 설명하는 타이밍도.
<도면의주요부분에대한부호의설명>
12, 14, 805, 806, 807 : 노드
20 : 기판
20' : 절연체
21 : 실리콘 층
22 : 드레인 영역
23, 25 : 접합부
24 : 소스 영역
26 : 게이트 산화물
310 : 음전하 펌프(negative charge pump)
320 : 레벨 시프터(level shifter)
330, 361, 701, 702, 704, 705, 802 : 인버터
340 : 사전 충전 회로
341, 342 : 트랜지스터
350 : 사전 충전 드라이버
360 : 기록 드라이버
362 : 전송 게이트 트랜지스터
370 : 분리 트랜지스터(isolation transistor)
380 : 센스 증폭기
410 : 전류 스파이크
420 : 비트선 하강 시간
707 : 음의 전압원(negative voltage source)
801 : 방형파 발진기(square wave oscillator)
803, 804 : 커패시터
901, 902, 903 : 트랜지스터
901', 902' : 저항
1001 : 사전 충전 기간
1002 : 비트선 전압 곡선
본 발명 상기 목적 및 기타 다른 목적을 달성하기 위해, 본 발명은 쌍안정 회로 어레이; 워드선, 비트 선 및 각 메모리 셀에 접속되는 전송 게이트; 및 전송 게이트 또는 소프트 비트선 방전에 인가되는 음(negative)의 게이트 전압과 같은 것에 의해 각 전송 게이트를 통해 쌍안정 회로들 중 각각의 저장 노드에서의 피크 방전 전류(peak discharge current)를 제한하는 구성을 포함하는 절연체상 정적 랜덤 액세스 메모리 장치가 제공된다.
본 발명의 또 다른 특징에 따르면, 메모리 셀에 접속되는 비트선을 사전 충전하는 단계; 및 상기 비트 선 중 하나의 방전 도중 비선택 메모리 셀에서의 피크 전류를 제한하는 단계를 포함하는 절연체상 실리콘 정적 랜덤 액세스 메모리 내의 1/2 선택 기록 방해 효과를 억제하는 방법이 제공된다.
상기 본 발명의 목적과 기타 다른 목적, 특징, 및 장점들은 본 발명의 바람직한 실시예에 대한 다음의 상세한 설명과 도면을 참조함으로써 더욱 잘 이해될 것이다.
이하, 도면들을 참조하여 설명한다. 구체적으로 도 1에는, 본 발명이 효과적으로 사용될 수 있는 소위 6 트랜지스터(6T) 메모리 셀의 개략도가 도시되어 있다. 메모리 셀 회로는 공지이지만, 도 1의 어느 부분도 본 발명에 대한 종래 기술로 인정되는 것은 아니라는 점에 유의해야 한다. 또한, 메모리 셀 회로의 상세한 내용 및 회로 설계는 본 발명을 실시하는데 크게 영향을 주는 것은 아니며, 더욱이 도 1에 도시한 상세한 정도의 수준으로 메모리 셀 회로를 개략적으로 도시하는 것은 본 발명을 포함하거나 또는 포함하지 않는 6T 메모리 셀을 나타내는 것일 수 있다. 또한, 본 발명이 SRAM 및 패스 게이트 논리 회로 등과 같은 SOI 전계효과 트랜지스터를 사용하여 제조되는 기타 다른 디지털 논리 회로 또는 장치에도 적용가능하다는 점이 이해될 것이다. 이와 관련하여, SRAM은 전송 게이트에 의해 제어되는 쌍안정 회로를 포함하고, 패스 게이트 논리는 일반적으로 한 쌍의 부하 트랜지스터(load transistor)(쌍안정 회로와 유사하게 교차결합될 수 있음)을 포함하고, DRAM은 용량성 메모리 소자(capacitive memory element)를 포함한다. 각 경우에 있어서, 쌍안정 회로, 부하 트랜지스터 또는 메모리 커패시터는 유사하게 접속되는 (SRAM 및 DRAM용) 전송 게이트 또는 (패스 게이트 논리용) 패스 게이트 트랜지스터에 의해 제어되므로, "제어 소자(controlled element)"라는 용어는 본 명세서에서 그러한 소자에 대응하는 회로 또는 구성 요소를 포함하는 것으로 사용된다.
구체적으로, 도 1에 도시한 바와 같은 6T 메모리 셀은 한 쌍의 인버터를 포함하고, 이 한 쌍의 인버터는 각각 반대 도전형(opposite conductivity type)(예를 들면, CMOS 또는 구체적으로 SOICMOS)으로 이루어진 한 쌍의 직렬 접속된 전계 효과 트랜지스터(P1, N3 및 P2, N4)를 포함하고 공통 게이트 접속부를 갖는다. 각 트랜지스터쌍의 공통 게이트 접속부는 각 트랜지스터쌍의 일련의 트랜지스터를 접속하는 노드와 교차결합되는데 이러한 노드 중의 임의의 하나의 노드는 저장 노드(storage node)라고 불리운다. 따라서, 노드 (12) 및 (14)는 항상 반대 논리 상태를 나타내는 전압을 취한다.
판독 또는 기록 동작을 위해 메모리 셀을 선택하는 것은 트랜지스터 N1 및 N2가 동시에 도통 상태가 되도록 하기 위해 메모리 셀에 대응하는 워드선 WL1에 하이 논리 레벨 전압(high logic level voltage)이 걸리도록 함으로써 실행된다. 판독 동작을 수행하기 위해, 표시된 논리 상태를 화살표 (16)으로 나타낸 바와 같이, 비트선 BL 및
Figure pat00001
는 모두 하이(high)로 사전 충전(precharge)되고, 비트선 중 하나는 저장된 논리값에 따라 방전된다. 기록 동작을 수행하기 위해, 비트선을 사전 충전한 후에 비트선 BL 및
Figure pat00002
에는 상보형 신호(complementary signal)가 걸리게 되고, 워드선 WL1의 하이 논리 레벨에 응답하여 전송 게이트 트랜지스터 N1 및 N2에의해 메모리 셀을 비트선에 접속하면, 필요에 따라 셀의 논리 상태를 변화시키기 위해 노드 (12) 및 (14) 중 하나에는 하이 논리 레벨을 인가하면서 다른 하나는 로우 논리 레벨로 낮추게 된다.
사전 충전 기간은 매우 짧을 수 있지만(예를 들면, 0.1nsec), 전송 게이트 트랜지스터는 레이턴시(latency)라고 하는 더 긴 기간 동안 소스 및 드레인이 하이 상태로 유지될 수 있다는 점에 유의하여야 한다. 즉, 레이턴시는 사전 충전 기간과 비트선(또는 트랜지스터)이 소스 및 드레인 모두가 하이 상태로 유지되고 전류가 흐르지 않거나 또는 반대 논리 상태가 판독 또는 기록될 때까지 계속되는 메모리 동작의 종료 후까지도 계속되는 시간을 합한 것이다. 짧은 사이클 시간 또는 사전 충전 기간에 해당되는 시간에서의 하나의 메모리 동작으로 한정할 경우에도, 레이턴시 기간은, N1 또는 N2의 플로팅 몸체/채널 영역에 전하를 모으는데는 충분히 긴 기간이 될 수 있으며, 노드 (12) 또는 (14)에 각각 하이 논리 레벨이 나타나면 1/2 선택 기록 방해가 발생하게 되는데, 이러한 경우는 늘 발생하는 것이다. 그러나, SRAM의 바람직한 동작 모드의 실제 문제로서, 주어진 모든 메모리 셀에 대하여 관련 워드선 WL1이 로우로 유지되는 동안 비트선 BL 및
Figure pat00003
는 모두 연장된 기간(예를 들면, 때때로 수백 밀리초이지만 이론적으로는 무한한 기간) 동안 하이로 유지될 수 있으며, 1/2 선택 기록 방해가 발생할 정도로 충분한 전하가 플로팅 몸체에 누적되는 가상적인 확실성(virtual certainty)의 가능성을 증가시킨다.
특히, SOI 전계효과 트랜지스터 N2(도1과의 일관성 및 설명 목적으로 n형으로 가정함)를 도시하는 도2를 참조하면, 하이 논리 레벨 전압이 드레인(노드 확산)영역 (22) 및 소스(비트선 확산) 영역 (24) 양자(이들 양자는 통상 실리콘층 (21)을 통해 연장되어 기판 (20) 상의 절연체 (20')에 이르게 됨)에 인가될 때, 게이트 산화물 (26) 아래의 플로팅 몸체 또는 채널 영역은 열적으로 발생된 캐리어(이 경우는 홀에 해당되고 "+"로 표시됨)를 저장한다. 비트선/소스가 로우 논리 상태로 되면, 접합부 (23)이 순방향 바이어스(forward bias)되고, 전자가 플로팅 몸체 내로 주입되어, 화살표 dQB/dt로 나타낸 바와 같이, 캐리어가 방출된다. 접합부 (23) 및 (25)를 포함하는 기생 측면 바이폴라 트랜지스터의 이러한 유효 베이스 전류(effective base current)는 기생 트랜지스터를 통해 전류 스파이크 IBJT(t)를 발생시키고, 이것은 노드(소스) 확산을 통해 저장 노드를 방전시키는 경향이 있어 메모리 셀의 저장 상태를 반전시키는 원인이 된다.
도 3을 참조하면, 본 발명에 따른 메모리 어레이 및 드라이버 회로의 개략도가 도시되어 있다. 메모리 어레이는 명확한 이해를 위해 (어드레스 00, 01, 10, 11을 갖는) 4개의 메모리 셀의 매트릭스로 축소되어 있는데, 그 이유는 이 정도의 작은 크기를 갖는 어레이로도 본 발명을 이해하는데 충분하기 때문이다. 또한, 도3에 도시된 상세한 정도이면 인버터 또는 드라이버 (330)과 함께 음전하 펌프(negative charge pump) (310) 및 레벨 시프터(level shifter) (320)을 제공함에 있어서 대체로 공지의 어레이와 상이하다는 것을 이해하여야 한다. 그러나, 도 3에 개략적으로 도시된 메모리 어레이의 일부분은 종래 기술로 보여질 수도 있지만 또한 본 발명의 다양한 특징에 따른 종래의 메모리 어레이의 하드웨어 변형을 나타낼 수 있다는 점을 이해하여야 한다.
도 1에 상세히 도시된 전송 게이트 접속과 유사한 방법으로, 각 셀이 상보형 비트선쌍 BL/0와
Figure pat00004
, 및
Figure pat00005
과 워드선 WL/0 또는 WL/1 각각에 접속된다는 것을 이해할 수 있다. 동적 또는 사전 충전된 SRAM 어레이 회로에서는 사전 충전 회로 (340)이 사용되어 2개의 비트선이 모두 동일한 하이 논리 전압 레벨이 된다. 트랜지스터 (341)은 비트선을 공급 전압 Vdd에 접속하는 기능을 한다. 트랜지스터 (341)은 서로 다른 값을 가질 수 있는 정해진 저항을 가지므로, 트랜지스터 (342)는 비트선을 모두 동시에 접속하여 비트선들 사이의 전압을 동일 전압으로 균형을 맞춘다. 여러 개의 사전 충전 트랜지스터가 동시에 턴온되어 상당한 크기의 게이트 용량을 집합적으로 제공하기 때문에, 사전 충전 드라이버 (350)을 제공하는 것이 효과적이다. 일반적으로, 센스 증폭기, 기록 드라이버 등과 같은 메모리 어레이 회로 내의 다른 기능 소자를 사전 충전하기 위해 유사한 장치가 제공될 수 있지만, 이러한 장치가 제공되는지의 여부와 상관없이, 이러한 장치는 본 발명을 실시하는데는 큰 영향을 미치지 않으므로 명확한 이해를 위해 생략되어 있다.
비트선은 (각각 기록 및 판독에 해당되는) 입력 및 출력 모두에 사용된다. 상술한 바와 같이, 센스 증폭기 (380)은, 센스 증폭기 인에이블선(sae line) (390)의 로우 전압에 의해 인에이블될 때, 셀 내의 저장된 데이터를 나타내는 논리 상태에 따라 사전 충전된 비트선 중 하나가 선택된 메모리 셀을 통해 방전될 때 전압차를 감지한다. 이러한 동작은 기록 동작 중에는 필요하지 않으며 또한 센스 증폭기입력은 상당한 크기의 부하를 나타내므로, 센스 증폭기는 판독 동작 이외의 동작 중에는, 분리선(isolation line) ISO의 하이 레벨에 응답하여 분리 트랜지스터(isolation transistor) (370)에서는 비트선으로부터 접속 해제(disconnect)될 수 있다.
기록 동작 중에 (센스 증폭기는 접속 해제되어 있음), 기록 드라이버 (360)에 의해 참(true)값 데이터 및 상보값 데이터가 비트선 상에 주어지게 된다. 기본적으로 이들 기록 드라이버 회로는 각각 상보형 신호를 만들어내는 인버터 회로 및 선택된 메모리 셀을 비트선에 접속하는 것과 유사한 방법으로 기록 인에이블 신호(write enable signal) WE에 따라 비트선으로부터의 입력 신호를 접속 및 접속 해제하기 위한 한 쌍의 전송 게이트 트랜지스터 (362)로 구성된다. 이렇게 제공되는 구성에 의해 적절한 전류가 비트선의 용량을 구동하고, 데이타 입력선 상에 나타나거나 또는 드라이버 출력에서 나타나는 신호 또는 잡음(noise)이 비트선의 불균형을 발생시키거나 또는 내부에서 높은 전류를 발생시키는 것이 방지된다. 또한, 특히 인버터 (361)에는 어느 정도의 한정된 전달 지연(some finite propagation delay)이 있으므로, 실제로는 입력 데이터를 조기에 인가하여 비트선에 접속되기 전에 신호 레벨이 안정화되도록 하는 경우가 종종 있다.
상기 설명으로부터, 사전 충전 시간은 일반적으로 약 0.1nsec로 매우 짧지만, 그럼에도 불구하고 이러한 시간은 전송 게이트 트랜지스터의 게이트를 형성하는 플로팅 몸체가 충분한 전하를 획득하기에 충분히 긴 시간이어서 적어도 하나의 메모리 셀의 저장 상태를 변경하기에 충분한 크기를 갖는 상당히 큰 1/2 선택 기록방해를 발생시킨다는 점을 이해할 수 있을 것이다. (플로팅 몸체에 의해 얻어진 과도 전하가 열적으로 발생되고 일반적으로 충분한 기능을 발휘하기 위해서는 수십 밀리초 정도의 시간을 필요로 하므로, 소스 및 드레인이 모두 하이로 될 때마다 플로팅 몸체의 충전이 조금씩 이루어지기 시작하며, 충전 속도는 게이트 전위 등의 다른 요인에 의해 크게 영향을 받을 수 있다. 즉, 레이턴시가 매우 짧으면 전류 스파이크가 매우 작아질 수 있지만, 소스 또는 드레인이 다시 로우로 될 때 약간의 전류 스파이크가 발생한다. 저장된 데이터가 방전 전류 스파이크에 의해 방해를 받는지의 여부는 상술한 베타 비율에 의해 결정되는 회로의 안정도를 포함하는 많은 요인에 의해 좌우되지만, 전류 스파이크의 크기가 증가함에 따라 방해받을 가능성이 점점 커진다. 그럼에도 불구하고, 레이턴시가 극히 짧은 경우라도, 1/2 선택 기록을 방해하는 순간이 발생하는 것은 통계적으로 일정한 가능성을 갖는다.) 이하는 본 발명에 따라 동작 속도 또는 칩 공간 요구 조건에 대한 불리함을 초래하지 않고도 이러한 불안정성의 하이 피크 전류 특성을 회피하는 두가지 방법을 설명한다. 또한, 약간의 동작 마진(operating margins)이 부수적으로 개선되고 더 높은 저장 용량을 갖는 메모리가 형성되도록 하는 효과가 생기는 것을 알 수 있다.
낮아진 비선택 워드선 전압
본 발명자들은 "off" 상태를 달성하기 위해 게이트에 인가되는 로우 논리 전압 레벨이 음의 레벨(negative level) 등과 같은 더 낮은 전압으로 감소되면, 기생 바이폴라 트랜지스터의 도전율 및/또는 이득이 감소될 수 있다는 사실을 발견하였다. 도 4A를 참조하면, 기생 바이폴라 트랜지스터 내의 과도 통전(transientconduction)으로 인한 전류 스파이크 (410)은 3개의 그래프 중 위쪽 그래프에서 볼 수 있다(도 4A 내지 도 4D 모두는 전압, 전류 및 전하에 있어서의 대응 변화를 유사하게 도시하고 있으며, 각 도면의 중간 그래프에서 실선 Vs로 나타낸 사전 충전 0.1nsec로 그리고 비트선 하강 시간을 200psec로 가정하는 시뮬레이션에 기초함). 이 경우, 게이트에 인가되는 전압 Vg는 도 4A의 아래쪽 그래프에 도시한 바와 같이 0이다.
도 4A의 중간 그래프는 유효 베이스-소스 바이어스 전압 Vbs는 점선으로, 방전 전류의 결과로서 나타나는 다수 캐리어(nMOS의 경우에는, 홀(holes)임)의 밀집(population)으로 인한 전하의 변화를 실선으로 보여주고 있다. 참조 번호 (420)으로 나타낸 바와 같이 비트선 하강 시간이 예를 들어 800nsec로 길어지면, 피크 전류 레벨 (410)이 감소되고 피크가 지연될 수 있다. 그러나, 기생 바이폴라 트랜지스터 전류로서 전달되는 전하량은 크게 변하지 않는다. 그러한 전하 손실은 메모리 셀 내의 쌍안정 회로의 동작 마진 범위 내로 재보충되어 메모리 셀의 안정성이 증가될 수 있지만, 상기 어느 경우도 상당한 크기의 전류 스파이크가 의도된 비트선 스윙(intended bit line swing)과는 반대로 비트선의 전압 방해를 일으킨다. 피크가 4배의 과도 시간의 증가에 대하여 약 2의 계수(factor)만큼만 감소되므로 만일 몇 개의 셀이 도통되면 이러한 현상으로 인한 비트선 전류의 크기도 상당히 커질 수 있다. 따라서, 기생 트랜지스터 전류가 관련되는 것은 중요한 문제이며, 동작 속도를 상당히 낮추지 않고서는 기생 트랜지스터 전류를 줄이는 것이 곤란하다.
도 4B는 -0.5볼트의 "off" 게이트 전압에 대한 유사한 시뮬레이션을 도시한 것으로, 이 전압은 소스 전압이 로우(low) 상태가 될 수 있는 시간을 포함하는 기간 동안에만 제공된다. 순방향으로 바이어스된 몸체-소스 전압이 게이트 전압의 하강에 의한 소스 과도 상태(source transient)가 되기 전에 하강하여 전류 스파이크가 약 1/2로 줄어드는 것을 용이하게 알 수 있다. (소스가 다시 하이로 구동되고 게이트 전압이 제로로 복귀할 때, 플로팅 몸체의 방전 때문에 유효 순방향 바이어스가 동일한(즉, 원래의) 레벨로 즉시 복귀하지 않는다는 것도 중요한 점이다.) 이와 유사하게, 도 4C 및 도 4D에서는, 유효 순방향 바이어스가 각각 -0.1볼트 및 -1.5볼트의 "off" 게이트 전압 레벨에서 훨씬 더 많이 감소되어 방전 및 전류 스파이크도 더욱 줄어든다. -1.5볼트에서, 감소된 순방향 바이어스가 기생 바이폴라 트랜지스터에서의 전류 dQb/dt를 크게 감소시키므로 전류 스파이크 및 방전은 실질적으로 일어나지 않는다. 도 4B와 비교할 때, 유효 순방향 바이어스가 도 4C에서는 방전의 감소로 인해 원래의 값에 좀 더 가깝게 복귀하고, 도 4D에서는 방전이 거의 무시할 수 있는 레벨로 감소되기 때문에 원래의 값과 실질적으로 동일한 값으로 복귀한다는 점을 유의하여야 한다.
이러한 과정의 동역학적 관계는 매우 복잡하며, 상술한 과정 및 장치는 단순히 전송 게이트 트랜지스터를 더욱 빠르게 "turn-off" 하기 위한 문제가 아니라는 점을 이해하여야 한다. 실제로, 상술한 테크닉은 사전 충전 레이턴시 기간을 약 0.1nsec 이하로 유지할 수 있을 때에만 충분한 효과를 발휘할 수 있다. 이러한 정도의 짧은 레이턴시 기간은 현존하는 SRAM에 대한 동작 조건으로 실현 가능하며, 전류 동작 모드도 워드선이 로우 상태로 유지되는 동안 비트선이 하이 상태로 유지되는 100msec 또는 그 이상의 레이턴시 기간을 가질 수 있다. 전체 레이턴시 기간 동안 플로팅 몸체가 소스/드레인 전위에 대해 충전될 뿐만 아니라, 정상 상태의 다수 캐리어(도 1에 도시한 실시예의 nFET의 경우 홀임)의 양은 워드선의 하위 레벨(down level)에 의해 결정되고 가우스 법칙에 따라 음(negative)의 게이트 전압을 점점 증가시키는데, 그 이유는 게이트가 더 높은 음의 전압으로 구동될 때 게이트와 몸체 사이의 전위차가 증가하기 때문이다. 구체적으로, 도 5A 및 도 5B는 각각 -0.5볼트 및 0.0볼트의 게이트 전압에 대하여 100msec의 레이턴시 기간 전후에 플로팅 몸체의 두께를 통과하는 전하 분포 프로파일(profile of charge distribution)을 도시한 것이다. 두 가지 경우에 있어서 레이턴시 기간 전에는, 표면 부근의 전하가 작아 대부분의 충전이 주로 플로팅 몸체 내의 상당히 깊은 곳에서 발생하지만, 레이턴시 기간 후에는 상부 표면 부근인 훨씬 더 높은 곳에서 발생한다는 점에 유의하여야 한다. 두 개의 게이트 전압에 있어서 레이턴시 기간 후의 전하를 비교하면(예를 들어, 도 5A와 도 5B를 비교하면), 플로팅 몸체의 상부 표면 부근의 전하는 -0.5볼트의 경우가 훨씬 더 높다. 이것은 음의 게이트 전압을 증가시킴에 따라 이득 감소(apparent reduction of gain)를 갖는 전류 스파이크의 감소가 레이턴시 기간이 매우 짧을 때에만 유효하다는 것을 나타내고 있다.
한편, 전류 스파이크의 크기는 플로팅 몸체의 초과 전하량(excess amount of charge) 및 기생 트랜지스터의 이득 양자에 의해 결정된다. 즉, 플로팅 몸체의 초과 전하량과 기생 트랜지스터의 이득의 곱은 메모리 셀의 저장 노드에서 제거되는 전하량을 결정한다. 레이턴시가 짧으면, 게이트 전압이 -1.5볼트 이하로 구동될 때라도 전하가 거의 발생하지 않는데, 그 이유는 약 1.0nsec보다 더 짧은 레이턴시 기간 동안에는 전하 발생 속도 또는 전하 발생량에 거의 좌우되지 않기 때문이다. 그러나, 레이턴시 기간이, 예를 들어 100msec로 상당히 긴 경우에는, 전하량이 정상 상태에 근접하게 접근하고, 초과 전하량이 커져서 음의 게이트 전압이 증가함에 따라 초과 전하량도 증가하게 된다.
전송 게이트 트랜지스터의 과도 응답(transient response)에 대한 또 다른 모델에 따르면 과도 전하가 매우 크기 때문에 레이턴시 기간이 상대적으로 길 때 트랜지스터의 응답이 주로 베타에 좌우되는 것을 보여준다. 반면에, 레이턴시 기간이 매우 짧을 때는, 상기 과정을 지배하는 것은 플로팅 몸체를 상당히 큰 값으로 충전하기 전의 적은 양의 전하와 이미 존재하는 전하량으로 인한 순방향 바이어스의 감소 및 플로팅 몸체에 용량 결합된(capacitively coupled) 음의 게이트 전압이다. 도 6은 비트선이 로우(low) 상태인 7nsec 기간(interval) 동안, 몸체 전위, 노드 전압 및 트랜지스터 이득(즉, 베타)의 변화를 도시한 그래프이다. 몸체의 전위 변화 및 노드의 전압 변화 모두가 최소값을 나타내는 것에 유의하여야 한다. -0.4볼트보다 더 큰 음의 게이트 전위에서는, 7nsec 기간 동안 상실되는 몸체의 전하량은 증가하고, 약 -0.8볼트의 게이트 전압에서는 노드의 전압 변화가 0.0볼트에서의 게이트 전압과 거의 같다.
그러나, 기생 트랜지스터의 이득 또는 베타는 더 큰 음의 게이트 전압을 갖도록 계속 감소한다. 따라서, 레이턴시 기간이 수 nsec보다 클 경우, 전류 스파이크를 효과적으로 억제하고 메모리 셀의 안정성을 증가시키는 바람직한 동작점(operating point)은 -0.3 내지 -0.7볼트의 범위이고, 바람직하게는 약 -0.5볼트이다. 또한, 약 -0.4 내지 -0.7볼트 범위의 동작점은 길고 짧은 레이턴시 기간과 모두 일치하여, 레이턴시 기간이 변함에 따라 이득 의존도와 초과 전하 의존도 간의 지배 메카니즘이 역전되더라도, 메모리 셀의 안정성의 증가가 조건에 관계없이 상당히 커지도록 한다.
이상에서는 비선택 워드선 전압을 감소시킴으로써 셀 안정성을 개선할 수 있다는 것을 설명하였고, 이하에서는 본 발명을 실시하기 위해 적합한 워드선 드라이버 및 전하 펌프의 개략도를 도시하는 도 7 및 도 8을 참조하여 메모리 셀 어레이에 비선택 워드선 전압을 제공하는 바람직한 회로를 설명한다. 워드선 드라이버 및 전하 펌프의 상세한 구성은 본 발명을 실시하는데 큰 영향을 미치는 것은 아니지만, 특히 메모리 어레이가 도 1에 도시한 것과 같은 6T 메모리 셀을 사용하여 형성될 경우, 워드선 드라이버 및 전하 펌프의 상세한 구성은 동일 칩 상에 메모리 셀 어레이와 함께 집적되는 것이 바람직하다는 점을 이해하여야 한다.
도 7을 참조하며, 워드선 드라이버 및 레벨 시프터(level shifter)(도 3의 참조 번호 (320))는 기본적으로 한 쌍의 교차 결합된 인버터(cross-coupled inverter) (701) 및 (702)를 포함하고, 이들 인버터는 각각 메모리 셀에서 쌍안정 회로를 형성하는 교차 결합된 인버터와 유사한 방법으로 기능하는 한 쌍의 상보형 트랜지스터(N7, P11 및 N8, P12)를 포함한다. 그러나, 트랜지스터 N7 및 N8의 입력은 P11 및 P12의 게이트에 접속되지 않지만 인버터 (704)(N9, P10)를 사용하여 입력 (703)에 따라 차분 구동된다. 교차 결합된 인버터는 전원 Vdd와 (접지 전위와 다른) 적당한 음의 전압원(negative voltage source) (707) 사이에 접속된다. N7 및 N8을 차분 구동하는 것과 함께 접지 전위에 관계되고 접지 전위에 낮은 저항 경로를 제공하는 인버터 (704)는 하나의 입력만이 접지 전위로 낮아지더라도 교차 결합된 인버터가 바이폴라 회로의 상태를 변경시키기에 충분한 세기로 구동되는 것을 보장한다. 교차 결합된 인버터의 쌍안정 특성은 입력 신호에 나타날 수 있는 잡음을 억제하는 기능을 한다는 점이다. 쌍안정 회로 (701) 및 (702)의 출력은 도 3의 인버터 (330) 중 하나에 대응하는 다른 인버터 (705)(N25, P24)에 입력되고, 이 인버터 (705)는 또한 음의 전압원 (707)과 관계되며, 이 음의 전압원 (707)은 워드선에 대한 Vdd또는 음의 전압을 공급하여 회로의 구동 능력을 증가시킬 수 있다.
음의 전압원 (707)은 바람직하게는 도 8에 그 예시적인 형태가 도시되어 있는 전하 펌프에 의해 제공된다. 이러한 회로는 기판의 잡음 면역성을 개선하기 위해 음의 기판 바이어스를 제공하는 고성능 DRAM에 사용되는 회로와 유사하고, 그 동작은 당업자가 용이하게 이해할 수 있어야 한다는 점에 유의하여야 한다. 기본적으로, 두 개의 교차 결합된 부하 트랜지스터(load transistor) P1 및 P3은 전류원 트랜지스터 P0 및 P2와 직렬로 접속된다. 접지와 관계되는 P1 및 P3은 방형파 발진기(square wave oscillator) (801)에서 인버터(802)를 통해 차분 구동된다. 방형파 입력의 가파른 과도부(sharp transients) 및 방형파 입력의 보상부(complement)는커패시터 (803) 및 (804)를 통해 P1 및 P3에 결합되어 P1 및 P3을 스위칭시킨다. 따라서, 입력이 하이 레벨 전압이 되면 트랜지스터 P3을 턴온시키고 노드 (805)를 접지 전위로 낮추며, 커패시터 (803)는 하이 레벨 논리 전압과 동일한 전압에 이르도록 충전을 시작한다. 이와 유사하게, 입력 신호가 로우(low)로 될 때, 트랜지스터 P1은 노드 (806)을 접지 전위로 낮추고 커패시터 (804)가 하이 레벨 논리 전압에 이르도록 충전을 시작한다. 그와 동시에, 커패시터 (803)는 접지 전위(예를 들면, 로우 논리 레벨 전압)에 관계되고 노드 (805)는 음으로 구동되는데, 그 결과 트랜지스터 P2가 도통되어 노드 (807)에 음의 전압이 인가되도록 한다. 따라서, 출력 전압은 발진기 (801)가 각각 전이(transition)를 일으킴에 따라 접지 전위 이하로 "펌프(pumped)되고", P1 및 P3의 각 저항값 및 전류 요구 조건에 대한 커패시터 (803) 및 (804)의 용량값을 조정함으로써 노드 (807)에서 음의 전압(예를 들면, 위에서 언급한 동작점)이 발진기 (801)의 주파수에 의해 조정될 수 있다.
소프트 비트선 방전
도 4A를 다시 참조하면, 비트선의 전이 시간을 증가시킴으로써 전류 스파이크의 크기가 감소될 수 있다는 점이 고려되어야 한다. 그러나, 당업자라면 알 수 있는 바와 같이, 메모리로 입력되는 데이터 신호의 입력이 늦어지면 메모리 사이클 시간 및 응답성이 손상되고 그러한 동작 모드는 필요에 따라 상보적인 상태로 가장 신속히 전환될 수 있는 상태로 사전 충전함으로써 CMOS 회로의 비대칭 응답(asymmetrical response)을 이용하는 사전 충전된 다이나믹 회로의 개념과는 반대되는 것이다.
그럼에도 불구하고, 워드선 비선택 전압의 감소 대신에 또는 워드선 비선택 전압 감소와 함께 사용 가능한 본 발명의 또 다른 변형에 따르면, 메모리 어레이 내의 다른 위치에서도 비트선의 과도 현상이 연장될 수 있다. 특히, 도 9를 참조하고 1/2 선택 기록 방해 효과가 사전 충전된 상태로부터 비트선이 방전됨에 따라 발생하는 것을 고려할 때, 비트선 용량의 RC 응답을 조정하면 비트선 과도 현상이 조정될 수 있다. 예를 들면, 비트선 드라이버 트랜지스터 (901) 및 (902)(도 3에서는 참조 번호 (362)로 집합적으로 표시되어 있음)의 채널폭은 다소 더 좁고 더 큰 저항을 가지도록 만들어질 수 있으며, 이에 따라 저항 (901') 및 (902')로 표시된 바와 같이, 칩 공간을 줄일 수 있다. 트랜지스터 (901) 및 (902)의 저항 증가 대신 또는 트랜지스터 (901) 및 (902)의 저항 증가와 함께, (903')에 표시되는 바와 같이, 채널 폭을 유사한 방법으로 좁힘으로써 트랜지스터(903)에서의 저항이 증가될 수 있고, 이렇게 하여 방전 경로 (904)로 표시되는 바와 같은 비트선 BL의 방전에만 특유한 비트선 과도 시간의 조정이 이루어진다. 후자의 경우, 메모리 셀 응답 속도 및 입력 신호의 동작 마진은 영향을 받지 않는데, 그 이유는 셀 자체의 안정성이 베타 비율의 변경에 의해 조정될 필요가 없으며, 입력 데이터 상태의 슬루 속도(slew rate)가 비트선 과도 상태를 제어하도록 조정될 필요가 없기 때문이다. 따라서, 비트선 과도 현상은 전류 스파이크의 크기를 감소시키기 위해 400 내지 600psec까지 마음대로 연장될 수 있다.
상술한 바와 같이 비트선 과도 현상이 연장되더라도 메모 동작에 거의 영향을 주지 않으면서도, 1/2 선택 기록 방해 효과를 매우 효과적으로 억제하고 도 9에도시한 바와 같은 데이터 입력 회로에 필요한 칩 면적을 감소하는데 상당히 큰 효과를 제공한다. 예를 들어, 도 10은 도 9의 트랜지스터 (903)의 두 개의 상이한 채널폭에 대한 방전 도중 시뮬레이트된 비트선 전압을 도시한 것이다. 두 개의 커브는 비트선이 Vdd에 접속될 때 증가된 비트선 전압에 의해 특성을 알 수 있는, 방전 직전의 사전 충전 기간 (1001)을 보여주고 있다. 인버터(361) 내의 p-타입 상보형 FET의 채널폭 (Wp)와 동일한 (예를 들면, 15??m의) 채널폭 Wn을 갖는 트랜지스터 (903)에 대하여, 방전 중의 비트선 전압은 곡선 (1002)로 도시되어 있다. 관습적으로, 전이 시간(transition time)은 전압이 하이 논리 레벨 전압과 로우 논리 레벨 전압 간의 차이의 90%가 되는 하이 논리 레벨 전압 아래에 있는 점 (1004)와 전압이 하이 논리 레벨 전압과 로우 논리 레벨 전압 간의 차이의 10%가 되는 로우 논리 레벨 전압 위에 있는 점 (1005) 사이의 구간으로 정의된다. 곡선 (1002)에 대하여, 전이 시간은 270psec이다.
트랜지스터 (903)의 채널폭이 약 3/4(예를 들면, 15??m에서 4??m)로 감소되면, 전압 전이 시간이 176psec만큼 증가하여 446psec가 된다. 메모리에 양호한 동작 마진을 제공하기 위해 설정된 5nsec 사이클 시간과 상기 176psec만큼의 증가를 비교하면, 단지 약 3%의 불리한 점이 있으나 이는 상술한 0.1nsec의 사전 충전 기간에 해당한다. 따라서, 이러한 비트선 하강 시간을 조정하더라도 메모리 동작에는 실질적으로 무시할 수 있는 정도의 효과를 가지면서도, 메모리 셀의 안정성을 상당히 크게 개선하고 기록 입력 회로에 필요한 칩 공간을 감소시킨다.
이와 관련하여, 주어진 셀 안정성(예를 들면, 베타 비율)에 대한 의도되지 않은 데이터의 변화를 회피하도록 개선하는 것이 전류 스파이크 도중 피크 전류의 감소로부터 이루어질 수 있는 셀 안정성보다도 더 크다는 점을 명확히 이해하여야 한다. 특히, 기생 바이폴라 트랜지스터의 전도로 인한 전류가 약간 더 긴 기간에 걸쳐 확산될 때, 메모리 셀의 저장 노드의 방전이 쌍안정 회로의 트랜지스터의 베타 비율 범위 내에서 메모리 셀의 쌍안정 회로에 의해 저장 노드에 공급될 수 있는 전류에 의해 감소된다. 저장 노드의 전압이 상태를 변화시키기 위해 셀에 대한 논리 전압 레벨들 간의 대략 중간에 해당하는 전압 이하로 낮아져야 한다는 점을 고려하면, 기생 바이폴라 트랜지스터를 통해 저장 노드로부터의 피크 전류를 가장 적절하게 감소시키는 것은 전류 스파이크를 통해 상실된 전하를 대체하도록 메모리 셀을 통해 공급된 공칭 전류량(nominal amount of current)만으로도, 현재 사용되고 있는 베타 비율 및 대응하는 안정 레벨에 있어서 1/2 선택 기록 방해 효과의 발생을 상당히 감소시키는 것에 해당될 수 있다. 따라서, 전류 스파이크가 발생하는 도중에, 감소된 게이트 전압 및 소프트 비트선 방전 중 어느 하나로 인해 피크 전류의 변화가 작더라도, 어느 경우에도 메모리 셀 안정성을 상당히 증가시킬 수 있고, 전류 스파이크를 감소하기 위한 상술한 구성의 2개 이상의 결합 효과(combined effect)(예를 들면, 증가된 메모리 용량, 기록 입력 회로 방전 트랜지스터(들)의 감소된 채널폭, 및 전송 게이트 트랜지스터의 "off" 레벨 전압이 약간 낮아지는 것 등)은 상기 언급한 베타 비율의 증가, 부대 비용 및 트레드 오프(trade-offs) 없이도 1/2 선택 기록 방해 효과의 발생을 줄여 통계적으로 매우 낮은 주파수가 되게한다.
입력 회로 및 비트선의 RC 시정수(time constant)를 조정하면 장치 설계에 있어 효과를 발휘하면서도 동작 상의 불리한 점이 거의 없는 메모리 셀의 안정성을 상당히 증가시킬 수 있다는 것이 입증되었으나, 방전 과도 시간이 비트선 방전 경로 내의 하나 이상의 트랜지스터의 채널 폭을 변화시키는 대신 또는 그러한 채널 폭 변화에 부가하여 증가될 수 있으면서 장치 설계에 있어 더 많은 효과를 발휘할 가능성이 있다는 점에 유의하여야 한다. 예를 들면, 도 10에 도시한 것과 유사한 비트선 방전 시간의 증가는 비트선 길이를 두 배로 함으로써 달성될 수 있고, 이것에 대응하여 도 9에 메모리 어레이 (305')를 포함하는 것으로 도시한 바와 같이, (부수적인 대역폭 효과를 갖는) 메모리 설계에 있어서 또는 서브 어레이(sub-array)의 메모리 용량도 두 배가 될 수 있다.
이상에서, 본 발명은 상기 하나의 바람직한 실시예로 기술되었지만, 당업자라면 본 발명이 첨부된 특허청구범위의 정신 및 범위 내에서 변경 실시될 수 있다는 것을 인식할 수 있을 것이다.
상기 기술한 바와 같이, 본 발명은 "off" 전송 게이트 트랜지스터 제어 전압 및/또는 소프트 비트선 방전을 낮춤으로써 메모리 셀의 안정성을 증가시키고 1/2 기록 방해 효과를 효과적으로 억제하고; 필요한 칩 공간의 상당한 감소 및/또는 칩상의 또는 서브 어레이의 메모리 저장 용량이 휠씬 증가될 가능성(enablement) 등의 설계 상의 장점을 발휘하면서도 동작 속도에 있어서 불리한 점이 거의 없이 1/2기록 방해 효과의 억제가 달성된다.

Claims (20)

  1. a) 제어 소자(controlled elements) 어레이;
    b) 비트선 각각에 대한 상기 제어 소자 각각의 접속을 제어하기 위하여 각각의 워드선과 비트선에 접속되는 전송 게이트 수단; 및
    c) 상기 제어 소자 중 비선택(deselected)된 제어 소자들의 각 노드로부터의 피크 기생 바이폴라 과도 방전 전류(peak parasitic bipolar transient discharge current)를 각각의 전송 게이트 수단을 통해 제한하는 수단
    을 포함하는 절연체상 실리콘 정적 논리 장치(silicon-on-insulator static logic device).
  2. 제 1항에 있어서, 상기 피크 기생 바이폴라 과도 방전 전류를 제한하는 수단이
    상기 전송 게이트들 각각을 제어하도록 인가되는 적어도 하나의 논리 레벨 전압(logic level voltage)을 시프트(shift)하는 수단
    을 포함하는 절연체상 실리콘 정적 논리 장치
  3. 제 2항에 있어서, 상기 적어도 하나의 논리 레벨 전압을 시프트하는 수단이 전하 펌프(charge pump)를 포함하는 절연체상 실리콘 정적 논리 장치.
  4. 제 2항에 있어서, 상기 피크 기생 바이폴라 과도 방전 전류를 제한하는 수단이 방전 경로(discharge path) 내 트랜지스터의 저항을 증가시키는 수단을 추가로 포함하며, 상기 방전 경로는 상기 트랜지스터를 구비한 기록 데이터 입력 회로(write data input circuit)를 포함하는 절연체상 실리콘 정적 논리 장치.
  5. 제 4항에 있어서, 상기 피크 기생 바이폴라 과도 방전 전류를 제한하는 수단이 데이터 입력과 메모리 셀의 접속부의 용량을 증가시키는 수단을 추가로 포함하는 절연체상 실리콘 정적 논리 장치.
  6. 제 2항에 있어서, 상기 피크 기생 바이폴라 과도 방전 전류를 제한하는 수단이 데이터 입력과 메모리 셀의 접속부의 용량을 증가시키는 수단을 추가로 포함하는 절연체상 실리콘 정적 논리 장치.
  7. 제 1항에 있어서, 상기 피크 기생 바이폴라 과도 방전 전류를 제한하는 수단이 방전 경로 내 트랜지스터의 저항을 증가시키는 수단을 포함하며, 상기 방전 경로는 상기 트랜지스터를 구비한 기록 데이터 입력 회로를 포함하는 절연체상 실리콘 정적 논리 장치.
  8. 제 7항에 있어서, 상기 피크 기생 바이폴라 과도 방전 전류를 제한하는 수단이 데이터 입력과 메모리 셀의 접속부의 용량을 증가시키는 수단을 포함하는 절연체상 실리콘 정적 논리 장치.
  9. 제 8항에 있어서, 상기 용량을 증가시키는 수단이 상기 메모리 셀 회로 어레이에 접속된 비트선에 접속되는 또 다른 메모리 셀 회로 어레이를 포함하는 절연체상 실리콘 정적 논리 장치.
  10. 제 1항에 있어서, 상기 피크 기생 바이폴라 과도 방전 전류를 제한하는 수단이 데이터 입력과 메모리 셀 접속부의 용량을 증가시키는 수단을 포함하는 절연체상 실리콘 정적 논리 장치.
  11. 제 1항에 있어서,
    상기 논리 장치는 정적 랜덤 액세스 메모리(SRAM)이고;
    상기 제어 소자는 쌍안정 회로(bistable circuit)를 포함하는
    절연체상 실리콘 정적 논리 장치.
  12. 제 1항에 있어서,
    상기 논리 장치는 동적 랜덤 액세스 메모리(DRAM)이고;
    상기 제어 소자는 메모리 커패시터(memory capacitor)를 포함하는 것인
    절연체상 실리콘 정적 논리 장치.
  13. 제 1항에 있어서,
    상기 논리 장치는 패스 게이트 논리 회로(path gate logic circuit)이고;
    상기 제어 소자는 부하 트랜지스터(load transistors)를 포함하는 것인
    절연체상 실리콘 정적 논리 장치.
  14. 워드선이 비선택(deselect)되고 비트선이 선택(select)될 때 절연체상 실리콘 집적 회로에서 과도 기생 바이폴라 전류 방해(transient parasitic bipolar current disturbances)를 억제하는 방법에 있어서,
    상기 절연체상 실리콘 집적 회로에 포함된 제어 소자에 접속되는 비트선을 사전 충전(precharge)하는 단계; 및
    상기 비트선 중 하나가 방전하는 동안 비선택된 제어 소자로부터의 피크 기생 바이폴라 과도 전류(peak parasitic bipolar transient current)를 제한하는 단계
    를 포함하는 과도 기생 바이폴라 전류 방해 억제 방법.
  15. 제 14항에 있어서, 상기 피크 기생 바이폴라 과도 전류를 제한하는 단계가 상기 비트선 중 하나에 접속되는 비선택된 전송 게이트에 인가되는 워드선 전압의 논리 레벨을 레벨 시프트(level shift)하는 단계를 포함하는 과도 기생 바이폴라 전류 방해 억제 방법.
  16. 제 15항에 있어서, 제어 전압의 상기 논리 레벨이 -0.3 내지 -0.7볼트 범위의 전압만큼 시프트되는 과도 기생 바이폴라 전류 방해 억제 방법.
  17. 제 9항에 있어서, 상기 제어 소자가 메모리 셀인 절연체상 실리콘 정적 논리 장치.
  18. 제 10항에 있어서, 상기 용량을 증가시키는 수단이 상기 메모리 셀 회로 어레이에 접속된 비트선에 접속되는 또 다른 메모리 셀 회로 어레이를 포함하는 절연체상 실리콘 정적 논리 장치.
  19. 제 18항에 있어서, 상기 제어 소자가 메모리 셀인 절연체상 실리콘 정적 논리 장치.
  20. 제 14항에 있어서, 상기 제어 소자가 메모리 셀인 과도 기생 바이폴라 전류 방해 억제 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120008858A (ko) * 2010-07-20 2012-02-01 엘지디스플레이 주식회사 레벨 쉬프터와 이를 이용한 표시장치

Families Citing this family (98)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6090149A (en) 1998-02-19 2000-07-18 Advanced Micro Devices, Inc. System and method for detecting floating nodes within a simulated integrated circuit
US6034886A (en) * 1998-08-31 2000-03-07 Stmicroelectronics, Inc. Shadow memory for a SRAM and method
US6281737B1 (en) * 1998-11-20 2001-08-28 International Business Machines Corporation Method and apparatus for reducing parasitic bipolar current in a silicon-on-insulator transistor
US6084810A (en) * 1999-01-19 2000-07-04 International Business Machines Corporation Dynamic logic circuit with bitline repeater circuit
US6204138B1 (en) 1999-03-02 2001-03-20 Advanced Micro Devices, Inc. Method for fabricating a MOSFET device structure which facilitates mitigation of junction capacitance and floating body effects
US6060364A (en) * 1999-03-02 2000-05-09 Advanced Micro Devices, Inc. Fast Mosfet with low-doped source/drain
US6094072A (en) * 1999-03-16 2000-07-25 International Business Machines Corporation Methods and apparatus for bipolar elimination in silicon-on-insulator (SOI) domino circuits
US6490546B1 (en) * 1999-05-04 2002-12-03 International Business Machines Corporation Method for obtaining DC convergence for SOI FET models in a circuit simulation program
US6088288A (en) * 1999-09-24 2000-07-11 Texas Instruments Incorporated Memory device and method of reducing ground bounce in a memory device
US6437594B1 (en) 2000-03-17 2002-08-20 International Business Machines Corporation SOI pass gate leakage monitor
JP2001274265A (ja) 2000-03-28 2001-10-05 Mitsubishi Electric Corp 半導体装置
US6624459B1 (en) 2000-04-12 2003-09-23 International Business Machines Corp. Silicon on insulator field effect transistors having shared body contact
US6643804B1 (en) * 2000-04-19 2003-11-04 International Business Machines Corporation Stability test for silicon on insulator SRAM memory cells utilizing bitline precharge stress operations to stress memory cells under test
US6380022B1 (en) * 2000-04-20 2002-04-30 Hewlett-Packard Company Method for creating a useful biopolar junction transistor from a parasitic bipolar junction transistor on a MOSFET
US6262911B1 (en) 2000-06-22 2001-07-17 International Business Machines Corporation Method to statically balance SOI parasitic effects, and eight device SRAM cells using same
US6621725B2 (en) * 2000-08-17 2003-09-16 Kabushiki Kaisha Toshiba Semiconductor memory device with floating storage bulk region and method of manufacturing the same
CN100442521C (zh) * 2000-08-17 2008-12-10 株式会社东芝 半导体存储装置
US6404686B1 (en) 2001-01-26 2002-06-11 International Business Machines Corporation High performance, low cell stress, low power, SOI CMOS latch-type sensing method and apparatus
US6480419B2 (en) * 2001-02-22 2002-11-12 Samsung Electronics Co., Ltd. Bit line setup and discharge circuit for programming non-volatile memory
JP2002298586A (ja) * 2001-04-02 2002-10-11 Nec Corp 半導体記憶装置のデータ書き込み方法及び半導体記憶装置
US6466489B1 (en) 2001-05-18 2002-10-15 International Business Machines Corporation Use of source/drain asymmetry MOSFET devices in dynamic and analog circuits
TWI230392B (en) * 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US7324394B1 (en) 2002-08-01 2008-01-29 T-Ram Semiconductor, Inc. Single data line sensing scheme for TCCT-based memory cells
US6903987B2 (en) * 2002-08-01 2005-06-07 T-Ram, Inc. Single data line sensing scheme for TCCT-based memory cells
US7307905B2 (en) * 2002-08-09 2007-12-11 The Governing Council Of The University Of Toronto Low leakage asymmetric SRAM cell devices
US6990011B2 (en) * 2003-05-09 2006-01-24 Stmicroelectronics, Inc. Memory circuit and method for corrupting stored data
US6964897B2 (en) * 2003-06-09 2005-11-15 International Business Machines Corporation SOI trench capacitor cell incorporating a low-leakage floating body array transistor
JP4373154B2 (ja) 2003-07-18 2009-11-25 株式会社半導体エネルギー研究所 メモリ回路およびそのメモリ回路を有する表示装置、電子機器
US7224600B2 (en) * 2004-01-08 2007-05-29 Stmicroelectronics, Inc. Tamper memory cell
EP3570374B1 (en) 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7606066B2 (en) 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US7355906B2 (en) * 2006-05-24 2008-04-08 International Business Machines Corporation SRAM cell design to improve stability
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US8264041B2 (en) 2007-01-26 2012-09-11 Micron Technology, Inc. Semiconductor device with electrically floating body
WO2009031052A2 (en) 2007-03-29 2009-03-12 Innovative Silicon S.A. Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) * 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US7948008B2 (en) 2007-10-26 2011-05-24 Micron Technology, Inc. Floating body field-effect transistors, and methods of forming floating body field-effect transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US7768816B2 (en) * 2007-12-07 2010-08-03 International Business Machines Corporation SRAM cell design to improve stability
US8349662B2 (en) 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
EP2255443B1 (en) * 2008-02-28 2012-11-28 Peregrine Semiconductor Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
US7957206B2 (en) 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7947543B2 (en) 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) * 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) * 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8723260B1 (en) 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
WO2010114890A1 (en) 2009-03-31 2010-10-07 Innovative Silicon Isi Sa Techniques for providing a semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) * 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8094505B2 (en) * 2009-10-09 2012-01-10 Intel Corporation Method and system to lower the minimum operating voltage of a memory array
US8174881B2 (en) * 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
US20110149661A1 (en) * 2009-12-18 2011-06-23 Rajwani Iqbal R Memory array having extended write operation
US8416636B2 (en) 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US8411513B2 (en) 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8369177B2 (en) 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
CN102812552B (zh) 2010-03-15 2015-11-25 美光科技公司 半导体存储器装置及用于对半导体存储器装置进行偏置的方法
US8456929B2 (en) 2010-04-07 2013-06-04 Qualcomm Incorporated Circuits, systems, and methods for dynamic voltage level shifting
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US8848419B2 (en) * 2012-08-09 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Sensing memory element logic states from bit line discharge rate that varies with resistance
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
JP2017147005A (ja) * 2016-02-16 2017-08-24 ルネサスエレクトロニクス株式会社 フラッシュメモリ
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10923185B2 (en) 2019-06-04 2021-02-16 Qualcomm Incorporated SRAM with burst mode operation
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6212996A (ja) * 1985-07-10 1987-01-21 Mitsubishi Electric Corp 半導体記憶装置
JPH05182473A (ja) * 1991-12-28 1993-07-23 Sony Corp プログラマブルリードオンリメモリ
JPH07122086A (ja) * 1993-10-22 1995-05-12 Sony Corp 半導体不揮発性記憶装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5566120A (en) * 1995-10-19 1996-10-15 Sun Microsystems, Inc. Apparatus and method for controlling transistor current leakage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6212996A (ja) * 1985-07-10 1987-01-21 Mitsubishi Electric Corp 半導体記憶装置
JPH05182473A (ja) * 1991-12-28 1993-07-23 Sony Corp プログラマブルリードオンリメモリ
JPH07122086A (ja) * 1993-10-22 1995-05-12 Sony Corp 半導体不揮発性記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120008858A (ko) * 2010-07-20 2012-02-01 엘지디스플레이 주식회사 레벨 쉬프터와 이를 이용한 표시장치
KR101721260B1 (ko) 2010-07-20 2017-03-29 엘지디스플레이 주식회사 레벨 쉬프터와 이를 이용한 표시장치

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US5774411A (en) 1998-06-30

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