KR100271125B1 - 정렬마크를 갖는 마스크 및 이를 이용한 마스크간 정렬도 측정방법 - Google Patents

정렬마크를 갖는 마스크 및 이를 이용한 마스크간 정렬도 측정방법 Download PDF

Info

Publication number
KR100271125B1
KR100271125B1 KR1019960040122A KR19960040122A KR100271125B1 KR 100271125 B1 KR100271125 B1 KR 100271125B1 KR 1019960040122 A KR1019960040122 A KR 1019960040122A KR 19960040122 A KR19960040122 A KR 19960040122A KR 100271125 B1 KR100271125 B1 KR 100271125B1
Authority
KR
South Korea
Prior art keywords
masks
alignment
mask
pattern forming
alignment mark
Prior art date
Application number
KR1019960040122A
Other languages
English (en)
Other versions
KR19980021308A (ko
Inventor
윤인수
Original Assignee
김충환
주식회사케이이씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김충환, 주식회사케이이씨 filed Critical 김충환
Priority to KR1019960040122A priority Critical patent/KR100271125B1/ko
Publication of KR19980021308A publication Critical patent/KR19980021308A/ko
Application granted granted Critical
Publication of KR100271125B1 publication Critical patent/KR100271125B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/682Mask-wafer alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67259Position monitoring, e.g. misposition detection or presence detection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67294Apparatus for monitoring, sorting or marking using identification means, e.g. labels on substrates or labels on containers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Preparing Plates And Mask In Photomechanical Process (AREA)

Abstract

본 발명은 정렬마크를 갖는 마스크 및 이를 이용한 마스크 간 정렬도 측정방법을 개시한다. 본 발명에 따른 마스크는 패턴형성영역의 내에 포함되게끔 패턴형성영역의 우측하단 및 좌측하단에 각각 위치함과 아울러 “ㅁ”자, 사각형 및 “回”자 형상들중 어느 한 형태로 형성되어진 정렬마크를 가지는 것을 특징으로 한다. 반도체소자 형성을 위한 패턴형성영역에 형성된 하나 이상의 정렬마크를 구비한다. 이 정렬마크는 일련의 마스크들 간의 정렬을 위해 사용된다.
그리고 본 발명에 따른 마스크 간 정렬도 측정방법은 마스크 간 정렬도 측정방법은 “ㅁ”자 형태를 가짐과 아울러 패턴형성영역에 포함되게끔 상기 패턴형성영역에 대하여 대각선을 이루는 위치들에 제1정렬마크들이 형성되어진 기준마스크를 이용한 웨이퍼의 노출에 의하여 패턴형성영역 및 제1정렬마크를 전사하는 제1단계와, 사각형 및 “回”자 형태들중 어느 한 형태를 가짐과 아울러 패턴형성영역에 포함되게끔 상기 패턴형성영역에 대하여 대각선을 이루는 위치들에 형성되어진 제2정렬마크들을 가지는 N개의 마스크들을 순차적으로 정렬시키는 제2단계와, 상기 전사된 제1정렬마크와 상기 N개의 마스크상의 제2정렬마크들과의 중첩 정도에 의존하여 기준마스크와 상기 N개의 마스크의 정렬마크가 서로 정렬되는 지를 각각 확인하여 마스크 간 정렬을 정확하게 할 수 있으므로 반도체소자를 신뢰도 높게 제조할수 있을뿐만 아니라 마스크 수입검사시 일관성 및 작업정도를 높임으로써 재료기준을 강화할수 있고 마스크에 관련된 작업오류 분석 및 대책의 효율성을 증대시킬수 있다.

Description

정렬마크를 갖는 마스크 및 이를 이용한 마스크간 정렬도 측정방법
제1도는 마스크를 이용한 반도체소자 제조공정을 설명하기 위해 도시한 단면도.
제2도는 마스크내의 패턴 형성 영역을 도시한 평면도.
제3도는 마스크 간 정렬에 오차가 있을 경우(mig-alignment)의 반도체 소자 제조공정을 설명하기 위해 도시한 단면도.
제4도는 본 발명에 의한 정렬마크(alignment mark)를 갖는 마스크의 평면도.
제5도는 제4도의 마스크를 사용하여 마스크 간 정렬도(alignment accuracy)를 측정하는 방법을 설명하기 위해 도시한 개념도.
제6(a)도 내지 6(c)도는 마스크 간 정렬도 측정의 일예를 설명하기 위해 도시한 평면도.
제7(a)도 내지 7(c)도는 마스크 간 정렬도 측정의 다른 예를 설명하기 위해 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체기판 12 : 소자분리막
14 : 게이트전극 16 : 절연막
18 : 접촉창 100,102,200 ; 패턴형성영역
300 : 정렬마크 M1,M2,M3 : 마스크
본 발명은 반도체장치 및 그를 이용하는 방법에 관한 것으로, 특히 집적 회로 소자 및 개별소자 등의 반도체 제품제조를 위한 웨이퍼 가공시 사용되는 마스크 및 이를 이용한 마스크 간 정렬도 측정방법에 관한 것이다.
트랜지스터와 같은 반도체소자를 제조하는데 있어서 마스크의 사용은 필수적이다. 마스크는 웨이퍼에 형성되는 패턴의 모양을 정의할수 있는 것으로 사진식각(photo lithography)공정중 노광단계에서 사용된다.
제1도는 마스크를 이용한 반도체소자 제조공정을 설명하기 위해 도시한 단면도로서 반도체기판(10)에 트랜지스터를 형성하는 과정과 이에 사용되는 마스크들을 설명하기 위한 것이다.
제1도에서 보는 바와같이, 제1마스크(M1)를 이용한 일련의 공정으로 반도체기판을 활성영역(active region) 및 비활성 영역(non-active region)으로 구분되기 위한 소자분리막(12)을 형성하고, 제2마스크(M2)를 이용한 일련의 공정으로 상기 활성영역에 게이트전극(14)을 형성한후, 제3마스크(M3)를 이용한 일련의 공정으로 상기 게이트전극(14) 양측의 반도체기판을 노출시키는 접촉창(18)을 형성한다. 그리고 미설명된 도면부호 “16”은 절연막을 나타낸다.
상기한 제1 내지 제3마스크(M1 내지 M3)를 이용하여 트랜지스터를 형성하는 통상의 경우, 상기 마스크들 간의 정렬은 반도체소자의 신뢰도에 중요한 영향을 끼친다.
상기 마스크들은 사진식각 공정중 노광단계에 사용되는 것으로서 빛을 통과시키는 영역과 빛을 통과시키지 않는 영역(검은막으로 표시되어 있으며, 통상 크롬(Cr)으로 덮혀져 있음)으로 구분되는데 이들 영역들의 모양에 의해 반도체기판에 형성되는 패턴의 모양이 결정된다.
따라서, 신뢰도 높은 소자를 형성하기 위해서는, 마스크에 새겨진 패턴들(빛을 통과시키는 영역과 빛을 통과시키지 않는 영역들에 의해 형성되는 일련의 모양)의 모양이 정확해야 할 뿐만 아니라 마스크 간의 정렬 또는 정확하게 이루어져야 한다.
제2도는 마스크 내의 패턴형성 영역을 도시한 평면도로서, 도면부호 “M”은 마스크를, “100”은 제1마스크에 지정된 패턴형성영역을, “102”는 제2마스크에 지정된 패턴형성영역을 각각 나타낸다.
여기서, 상기 패턴 형성영역은 반도체기판에 실제적으로 제조되는 패턴들의 모양이 새겨져 있는 영역을 의미한다.
제2도에서 알수 있는 바와같이 제1마스크에는 패턴형성영역(100)이 정확하게 지정되고 제2마스크에는 패턴형성영역(102)이 부정확하게 지정되었을 경우 이들 간의 정렬도를 측정할 기준이 없었다.
제3도는 마스크 간 정렬에 오차가 있을 경우(mis-alignment)의 반도체소자 제조공정을 설명하기 위해 도시한 단면도로서 상기 제1도의 도면보호와 동일하게 사용된 도면부호는 동일부재를 의미한다.
제3도를 참조하면, 소자분리막(12) 및 게이트전극(14)은 제1도에서도시된 바와같이 정확하게 형성되어 있으나, 접촉창(18)은 제1도보다 좌측으로 시프트되어 형성되어 있음을 알 수 있다. 이는 예컨대, 노출되어서는 안될 게이트전극(14)이 노출되거나(A참조) 접촉창(18)이 완전하게 개구되지 않는(B참조)것과 같은 문제점을 발생시키게 된다.
접촉창(18)이 좌측으로 시프트되는 상기 현상은 제3도을 참조하여 제3마스크의 정렬에 오차가 있기 때문에 발생됨을 알 수 있다. 즉, 상기 제1마스크(M1)와 제2마스크(M2)에 비해 상기 제3마스크(M3)가 좌측으로 시프트되어 정렬되어 있기 때문에 상기 제3마스크에 대응하는 접촉창 패턴도 좌측으로 시프트된다.
제3도와 관련하여 언급한 상기 문제는 마스크간의 정렬에 오차가 있을 경우 발생할수 있는 대표적인 문제로서 이는 반도체소자의 신뢰도에 치명적인 영향을 미친다.
반도체소자를 제조하는 데 사용되는 마스크의 품질을 평가하기위한 항목은 첫째, 일련의 마스크 간 오버레이 둘째, 마스크 개별 최소수법 허용치 셋째, 마스크 개별 직교도 넷째, 마스크 개별결함개수 및 분포밀도와 같이 크게 4가지로 분류할수 있다.
이중에서 일련의 마스크 간 오버레이, 즉 마스크 간 정렬도(alignment accuracy)와 마스크 개별 직교도(orthogonality)를 측정할 수 있는 기준은 종래에는 없었으며 측정기준의 중요한 요소인 측정수치 또한 일관성이 없었다. 따라서, 마스크 제작 및 수입검사에 있어 많은 문제점들이 유발되고 이로인해, 제조과정에서 손실이 초래된다.
따라서, 본 발명의 목적은 마스크간 정렬도를 높일수 있는 정렬마크를 갖는 마스크를 제공하는데 있다.
본 발명의 다른 목적은 상기한 마스크를 이용하여 마스크 간의 정렬도를 측정할수 있는 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 마스크는 패턴형성영역의 내에 포함되게끔 패턴형성영역의 우측하단 및 좌측하단에 각각 위치함과 아울러 “ㅁ”자, 사각형 및 “回”자 형상들중 어느 한 형태로 형성되어진 정렬마크를 가지는 것을 특징으로 한다.
본 발명에 의한 마스크에 있어서, 상기 정렬마크는 정렬이 필요한 일련의 마스크들에서 동일한 위치에 배치되어 있는 것이 바람직하며, 특히 상기 패턴형성영역의 우측상단 및 좌측하단에 각각 위치하는 것이 바람직하다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 마스크 간 정렬도 측정방법은 “ㅁ”자 형태를 가짐과 아울러 패턴형성영역에 포함되게끔 상기 패턴형성영역에 대하여 대각선을 이루는 위치들에 제1정렬마크들이 형성되어진 기준마스크를 이용한 웨이퍼의 노출에 의하여 패턴형성영역 및 제1정렬마크를 전사하는 제1단계와, 사각형 및 “回”자 형태들중 어느 한 형태를 가짐과 아울러 패턴형성영역에 포함되게끔 상기 패턴형성영역에 대하여 대각선을 이루는 위치들에 형성되어진 제2정렬마크들을 가지는 N개의 마스크들을 순차적으로 정렬시키는 제2단계와, 상기 전사된 제1정렬마크와 상기 N개의 마스크상의 제2정렬 마크들과의 중첩 정도에 의존하여 상기 기준마스크와 상기 N개의 마스크의 정렬 마크가 서로 정렬되는 지를 각각 확인하여 마스크 간 정렬도를 측정하는 제3단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 마스크간 정렬도 측정방법에 있어서, 기준마스크와 N개의 마스크간의 정렬을 각각 확인하는 상기 제2단계는 검사기구를 이용하여 행하는 것이 바람직하다. 여기서, 검사기구를 이용하여 마스크 간 정렬도를 측정하는 방법은 기준마스크에 형성되어 있는 상기 정렬마크의 좌표를 상기 검사기구에 입력하는 단계와, N 개의 마스크에 형성되어 있는 상기 정렬마크의 좌표를 각각 상기 검사기구에 입력하는 단계 및 입력된 기준마스크의 좌표와 N개의 마스크중 하나의 좌표를 비교하여 정렬도를 측정하는 단계로 진행하는 것이 바람직하다.
따라서 본 발명에 의한 정렬마크를 갖는 마스크 및 이를 이용한 마스크 간 정렬도 측정방법에 의하면, 마스크간 정렬이 정확하게 이루어지도록 함으로써 반도체소자를 신뢰도 높게 제조할수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다.
제4도는 본 발명에 의한 정렬마크를 갖는 마스크의 평면도로서, 도면부호 “M”은 마스크를 “200”은 패턴형성영역을, “300”은 정렬마크를 각각 나타낸다.
상기 정렬마크(300)는 마스크 간 정렬을 확인하기위한 마크로서 패턴 형성영역(200)에 형성되며 패턴들이 마스크에 새겨질 때 함께 새겨진다. 상기 정렬마크(300)는 적어도 하나이상 형성되며 정렬이 필요한 일련의 마스크들 즉, 집적회로 소자나 개별소자 등의 반도체소자를 제조하는데 필요한 마스크세트에서 동일한 모양으로 형성된다. 본 발명에서는 특히 정방형의 경우를 도시하고 있으며, 이는 단순한 형태이기 때문에 간단하게 패턴형성을 할 수 있도록 할뿐만 아니라 정렬확인을 용이하게 한다.
또한, 상기 정렬마크(300)는 정렬이 필요한 상기 일련의 마스크들에서 동일한 위치에 배치되어 있다. 예컨대, 기준 마스크(기준이 되는 마스크)에 배치된 정렬마크의 위치와 이와 정렬이 필요한 일련의 마스크들에 배치된 정렬마크의 위치는 동일하다. 본 발명에서는 상기 패턴형성영역(200)의 우측상단 및 좌측하단에 각각 정렬마크(300)를 형성하였다.
상기 정렬마크 및 그의 위치는 상술한 모양 및 위치에만 한정되는 것이 아니라, 다른모양 및 다른 위치에 형성되더라도 본 발명의 목적을 달성할수 있음은 본 발명이 속한 기술분야에서 통상의 지식을 가진자라면 명백하게 알수 있을 것이다.
제5도는 제4도의 마스크를 사용하여 마스크 간 정렬도를 측정하는 방법을 설명하는 방법을 설명하기위해 도시한 개념도이다.
본 발명에 의한 마스크 간 정렬도 측정방법은 크게 기준마스크와 이와의 정렬이 필요한 N개의 마스크들의 패턴형성영역에 각각 정렬마크를 형성하는 단계와 상기 기준 마스크와 상기 N개의 마스크의 정렬마크가 서로 정렬되는 지를 각각 확인하여 마스크 간 정렬도를 측정하는 단계로 진행된다. 이를 상세히 하면, 첫 번째로 포토마스크를 웨이퍼에 얼라인한 후 제1정렬마크가 패턴형성영역내에 위치하게끔 포토마스크(즉, 제1정렬마크가 새겨진 기준 마크스의 위치를 조절한다. 이 때, 제1정렬마크들은 “ㅁ”의 형태를 가짐과 아울러 패턴형성 영역에 대하여 대각선을 이루게끔 위치되게 된다. 이어서, 전사(全射)에 의하여 모든 패턴형성영역들 및 제1정렬마크들을 노출시킨다. 다음으로, 제2정렬 마크가 새겨진 N개의 마스크를 순차적으로 패턴형성영역상에 얼라인함과 아울러 제2정렬마크가 제1정렬마크와 마찬가지로 패턴형성영역에 위치하게끔하게 한다. 이 때, 제2정렬마크들은 사각형 또는 “回”자의 형태로를 가지게 되고 패턴형성영역에 대하여 대각선을 이루게끔 배치되게 된다. 이러한 상태에서 사용자는 제1정렬마크와 n개의 마스크에 의한 제2정렬마크들이 중첩되어 정도에 의존하여 포토마스크간의 런-인/아웃트(Run-in/out) 정밀도를 상대 평가할 수 있음은 물론 개별 포토마스크의 직교도도 상대평가할 수 있게 된다.
즉, 제1정렬마크가 새겨진 기준마스크와 N개의 마스크들을 준비한 후, 상기 기준마스크와 첫 번째 마스크를 정렬하여 상기 첫 번째 마스크에 새겨진 정렬마크가 정확하게 상기 기준마스크에 새겨진 정렬마크와 일치하는지를 확인하는 것에 의해 상기 첫 번째 마스크의 정도를 확인하고, 이어서, 언급한 바와 같은 확인과정을 두 번째 마스크, 세 번째 마스크 ‥‥ 및 N번째 마스크에도 진행함으로써 정렬이 필요한 일련의 마스크들의 정도를 모두 확인한다.
이때, 언급한 확인과정을 육안검사로 행할 수도 있고, 특정한 검사기구를 이용하여 행할수도 있다.
특정한 검사기구를 이용하여 마스크 간 정렬도를 측정할때는 기준 마스크에 새겨진 상기 정렬마크의 좌표를 상기 검사기구에 입력하는 단계, N개의 마스크에 새겨진 상기 정렬마크의 좌표를 각각 상기 검사기구에 입력하는 단계 및 입력된 기준마스크의 좌표와 N개의 마스크중 정렬도를 측정하고자 하는 하나의 마스크의 좌표를 비교하여 정렬도를 측정하는 단계로 진행한다.
제6도의 (a) 내지 (c)는 마스크 간 정렬도 측정의 일례를 설명하기 위해 도시한 평면도들이고, 제7도의 (a) 내지 (c)는 마스크 간 정렬도 측정의 다른 예를 설명하기 위해 도시한 평면도들이다. 제6도는 캐드(CAD)에 설계된 패턴의 극성과 마스크에 새겨진 패턴의 극성이 다를 경우 포지티브형의 측정예를 도시한다.
이때, 각 도의 (a)는 기준마스크의 정렬마크를 나타내고, (b)는 기준외 마스크의 정렬마크를 나타내며, (c)는 기준마스크의 정렬마크와 기준외 마스크의 정렬마크를 정렬시킨후의 상태를 나타낸다. 또한, 제6도의 (b), 제7도의 (b) 및 (c)를 통하여, 정렬 마크가 한자의 “回”형태로도 형성된다는 것을 알 수 있다.
따라서, 본 발명에 의한 정렬마크를 갖는 마스크 및 이를 이용한 마스크 간 정렬도 측정방법에 의하면. 먼저 기준마스크를 설정한후 기준마스크 이외의 마스크들을 기준마스크에 중첩하여 측정하는 상대적 측정방식을 취함으로써 첫 째, 마스크 제작시 측정기준의 명확화로 작업오류 및 중대사고를 방지할수 있고 둘째, 마스크 수입검사시 일관성 및 작업정도를 높임으로써 재료의 기준을 강화할수 있으며 셋째, 마스크에 관련된 작업오류분석 및 대책의 효율성을 증대시킬 수 있다.
본 발명은 지금까지 전형적인 실시예로서 설명되었으나 발명의 기술사상을 일탈하지 않는 범위에서 다양한 변형 및 수정이 가능하다는 것을 이해하여야 한다. 따라서, 본 발명은 상술한 실시예로 국한되지 않고 특허청구범위에 기재된 사항에 의해서만 정하여져야 할 것이다.

Claims (4)

  1. 반도체 소자 형성을 위하여 일련의 공정에 따라 웨이퍼의 패턴형성영역상에 얼라인 되어질 일련의 마스크들에 있어서, 상기 일련의 마스크들 각각이, 패턴형성영역의 내에 포함되게끔 패턴형성영역의 우측하단 및 좌측하단에 각각 위치함과 아울러 “ㅁ”자, 사각형 및 “回”자 형상들중 어느 한 형태로 형성되어진 정렬마크를 가지는 것을 특징으로 하는 마스크.
  2. “ㅁ”자 형태를 가짐과 아울러 패턴형성영역에 포함되게끔 상기 패턴형성영역에 대하여 대각선을 이루는 위치들에 형성되어진 제1정렬마크들이 형성되어진 기준 마스크를 이용한 웨이퍼의 노출에 의하여 패턴형성영역 및 제1정렬마크를 전사하는 제1단계와, 사각형 및 “回자”형태들 중 어느 한 형태를 가짐과 아울러 패턴 형성 영역에 포함되게끔 상기 패턴 형성 영역에 대하여 대각선을 이루는 위치들에 형성되어진 제2정렬마크들을 가지는 N개의 마스크들을 순차적으로 정렬시키는 제2단계와, 상기 전사된 제1정렬마크와 상기 N개의 마스크 상의 제2정렬마크들과의 중첩 정도에 의존하여 상기 기준마스크와 상기 N개의 마스크의 정렬마크가 서로 정렬되는 지를 각각 확인하여 마스크 간 정렬도를 측정하는 제3단계를 포함하는 것을 특징으로 하는 마스크간 정렬도 측정방법.
  3. 제2항에 있어서, 상기 기준 마스크와 N개의 마스크 간의 정렬을 각각 확인하는 상기 제2단계를 특정검사 기구를 이용하여 행하는 것을 특징으로 하는 마스크간 정렬도 측정 방법.
  4. 제3항에 있어서, 상기 검사기구를 이용하여 마스크 간 정렬도를 측정하는 상기 제2단계는 상기 기준 마스크에 형성되어 있는 상기 정렬마크의 좌표를 각각 상기 검사기구에 입력하는 단계와, N개의 마스크에 형성되어 있는 상기 정렬마크의 좌표를 각각 상기 검사기구에 입력하는 단계와, 입력된 기준마스크의 좌표와 N개의 마스크중 하나의 좌표를 비교하여 정렬도를 측정하는 단계를 포함하는 것을 특징으로 하는 마스크간 정렬도 측정방법.
KR1019960040122A 1996-09-16 1996-09-16 정렬마크를 갖는 마스크 및 이를 이용한 마스크간 정렬도 측정방법 KR100271125B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960040122A KR100271125B1 (ko) 1996-09-16 1996-09-16 정렬마크를 갖는 마스크 및 이를 이용한 마스크간 정렬도 측정방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960040122A KR100271125B1 (ko) 1996-09-16 1996-09-16 정렬마크를 갖는 마스크 및 이를 이용한 마스크간 정렬도 측정방법

Publications (2)

Publication Number Publication Date
KR19980021308A KR19980021308A (ko) 1998-06-25
KR100271125B1 true KR100271125B1 (ko) 2000-12-01

Family

ID=19473884

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960040122A KR100271125B1 (ko) 1996-09-16 1996-09-16 정렬마크를 갖는 마스크 및 이를 이용한 마스크간 정렬도 측정방법

Country Status (1)

Country Link
KR (1) KR100271125B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10048601B2 (en) 2015-08-26 2018-08-14 Samsung Electronics Co., Ltd. Apparatus for measuring mask error and method therefor

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100338736B1 (ko) * 1998-09-04 2002-07-18 윤종용 마스크정렬용마크
KR100301819B1 (ko) * 1999-06-30 2001-11-01 김영환 반도체 소자의 마스크 형성 방법
KR100345071B1 (ko) * 1999-11-03 2002-07-19 주식회사 하이닉스반도체 웨이퍼 사전 정렬 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900700924A (ko) * 1988-04-28 1990-08-17 더블유. 러셀 웨이먼 레티클 마스크 제조 방법
KR950001885A (ko) * 1993-06-07 1995-01-04 김주용 충실도가 향상된 정렬 측정마크 구조

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR900700924A (ko) * 1988-04-28 1990-08-17 더블유. 러셀 웨이먼 레티클 마스크 제조 방법
KR950001885A (ko) * 1993-06-07 1995-01-04 김주용 충실도가 향상된 정렬 측정마크 구조

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10048601B2 (en) 2015-08-26 2018-08-14 Samsung Electronics Co., Ltd. Apparatus for measuring mask error and method therefor

Also Published As

Publication number Publication date
KR19980021308A (ko) 1998-06-25

Similar Documents

Publication Publication Date Title
EP0061536B1 (en) Method of manufacturing a semiconductor device having improved alignment marks and alignment marks for said method
EP0466335B1 (en) Process of manufacturing semiconductor devices
KR0156422B1 (ko) 반도체장치 제조용 레티클
KR100189287B1 (ko) 중합정밀도 측정마크 및 그 마크의 결함수정방법
JPH1069066A (ja) マスクおよびその検査方法ならびに露光方法
JPH09166866A (ja) フォトマスクの目合わせマーク及び半導体装置
KR100271125B1 (ko) 정렬마크를 갖는 마스크 및 이를 이용한 마스크간 정렬도 측정방법
US6127075A (en) Method for checking accuracy of a measuring instrument for overlay registration
US6489067B2 (en) Reticle for manufacturing semiconductor integrated circuit
KR960011264B1 (ko) 반도체 소자의 접촉창 형태 확인 방법
KR960002287B1 (ko) 정렬/노광장치의 스텝핑 정밀도 측정방법
CN110058484A (zh) 拼接式光刻制作工艺的光掩模、半色调光掩模及其制法
KR960014961B1 (ko) 반도체 장치의 제조 방법
KR100265827B1 (ko) 레티클 제조 정확도 측정방법
KR100255087B1 (ko) 더미셀이 형성된 스테퍼용 레티클
KR100197981B1 (ko) 반도체소자의 마스크 정렬 측정방법
KR100811372B1 (ko) 오버레이 측정 마크
KR0146244B1 (ko) 포토 마스크장치 및 포토 마스크 제조 에러 측정방법
KR0141946B1 (ko) 반도체 노광장비의 정렬도 검사장치
KR100284101B1 (ko) 반도체 웨이퍼의 오버레이 마크
KR20060066798A (ko) 오버레이 정렬 마크를 구비한 마스크 및 반도체 웨이퍼
KR100192171B1 (ko) 반도체 소자의 오버레이 버어니어와 그것의 형성방법 및 검사방법
KR19990034619U (ko) 반도체 제조용 포토마스크
KR19990060022A (ko) 액정 표시 장치 패널 및 그의 제조 방법
JPS63287953A (ja) フオトマスク

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110727

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee