KR100270828B1 - 반도체장치 - Google Patents

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KR100270828B1
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semiconductor
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야스히로 구로까와
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

반도체 장치는 반도체 펠렛 (1) 및 반도체 펠렛 (1) 이 상부에 실장되는 펠렛실장부 (21) 를 갖는 패키지를 포함한다. 반도체 펠렛 (1) 은 접합물질 (6) 을 통하여 패키지의 펠렛실장부 (21) 상에 실장된다. 반도체 펠렛 (1) 이 상부에 실장되어지는 펠렛실장부 (21) 의 표면 영역은 펠렛실장부 (21) 가 상부에 실장되어지는 반도체 펠렛 (1) 의 표면영역보다 더 작게 설정됨으로써, 반도체 펠렛 (1) 의 측면을 따라 접합물질이 상승하는 것을 방지한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 펠렛이 실장되어지는 반도체 실장 보드 및 반도체 펠렛이 수용되는 패키지를 갖는 반도체 장치에 관한 것이다.
이러한 반도체 장치에 있어서, 반도체 펠렛은 패키지로 수용되거나, 또는 반도체 실장보드에 실장되어, 그 반도체 펠렛을 외부충격으로부터 보호하고, 반도체 펠렛과 외부와의 전기적인 접촉을 용이하게 한다.
또한, 세라믹 패키지는 고신뢰성이 요구되는 LSI 칩 또는 대용량 칩의 패키지로서 적절한 것으로 알려져 있다. 또한, 세라믹 패키지는 플라스틱 패키지에 비해 열방출 특성이 더욱 우수하기 때문에, 고출력 소비의 LSI 칩에 사용되고 있다. 반도체 펠렛이 세라믹 패키지에 수용되는 경우, 패키지에 형성된 펠렛 실장부상의 캐비티 (cavity) 에 접합 물질 (joint material) 또는 접착 물질이 코팅되며, 그 펠렛 실장부상에 접합물질을 통하여 실장된다. 이때, 반도체 펠렛의 테두리부분을 세정하여, "콜렛 (collet)" 으로 불리는 기구에 의해 지지함으로써, 반도체 펠렛이 펠렛 실장부에 결합되어진다.
상술한 바와 같은 반도체 장치에 있어서는, 일본 특허공개 제 212043 호 (이하, "종래기술"로서 지칭함) 에 개시된 바와 같이, 접합공정에서 접합물질이 실장 보드의 내부 양측벽상에서 상승하여, 펠렛 실장공정에서 반도체 펠렛과 펠렛 실장보드 사이에 갭이 발생됨으로써, 반도체 물질에 보이드 (void) 가 발생하거나 또는 반도체 펠렛에 크랙 (crack) 이 발생하게 된다.
이러한 문제점을 해결하기 위하여, 상술한 바와 같은 종래 세라믹 패키지에서는 펠렛 실장부의 둘레의 실장 보드상에 접합 물질의 높이를 평평하게 한 그루브가 형성된다. 즉, 접합물질의 높이를 평평하게 하기 위하여, 그루브에 접합물질이 투여된다.
그러나, 그러한 종래의 세라믹 패키지는 도 1 에 나타낸 바와 같은 문제점을 가지고 있다. 즉, 접합물질 (6) 의 코팅양이 많거나, 또는 콜렛에 의한 세정 주파수가 클 경우에는, 그 그루브가 펠렛 실장부 (34) 의 주변부 상에 제공되는 경우에도, 접합물질 (6) 이 반도체 펠렛 (1) 의 측면을 따라 반도체 펠렛 (1) 의 상부까지 (펠렛 실장부 (34) 에 접촉하게 되는 타표면에 대향측에 위치되는 반도체 펠렛의 표면방향, 즉 도 4 의 상부방향으로) 상승될 수 있다.
게다가, 만약 상술한 바와 같이 상승하는 접합물질이, 세정공정시, 반도체 펠렛, 반도체 펠렛의 접합 패드, 및 패키지 측의 접합 패드를 파지하는 콜렛의 팁 (tip) 에 접착되는 경우에는, 접합 물질이 다른 반도체펠렛의 주변부에 접착되어, 배선 접합이 수행될 수 없다고 하는 문제점이 생긴다. 접합물질이 전기전도성을 가질 경우, 배선 또는 접합 패드는 상승하는 접합물질에 의해 상호 접속되어, 회로단락 불량이 유발된다.
더욱이, 상술한 문제점을 피하기 위하여, 상승하는 접합물질을 가지는 세라믹 패키지는, 세라믹 패키지상에 반도체 펠렛을 실장하는 공정시의 육안 검사에 의해 불량 패키지로서 간주되므로, 높은 수율을 얻을 수 없다.
따라서, 상술한 문제점을 해결하기 위하여, 본 발명의 목적은, 패키지에 실장되거나, 또는 반도체 실장보드상에 실장된 반도체 펠렛을 구비하여, 접합물질이 상승하는 것을 방지할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 또다른 목적은, 패키지 내에, 또는, 반도체 실장보드상에 실장된 반도체 펠렛을 구비하여, 접합 배선의 길이를 증가시키지 않고도 상기 목적을 달성할 수 있는 반도체 장치를 제공하는 데 있다.
본 출원의 발명자는, 반도체 펠렛이 실장되어지는 펠렛 실장부의 표면 영역이 펠렛 실장부상에 실장되어지는 반도체 펠렛의 표면 영역과 같거나 더 크게 설정되는 종래 세라믹 패키지의 구성에 의해, 종래 세라믹 패키지에서의 접합물질의 상승이 유발됨을 발견하였으며, 그러한 접합물질의 상승을 방지하기 위하여 하기와 같은 수단을 제공한다.
즉, 본 발명의 패키지에 따르면, 반도체펠렛이 실장되어지는 반도체 실장부의 표면 (이하, "펠렛 실장부의 펠렛 실장표면" 이라함) 영역이 펠렛 실장부상에 실장되어지는 반도체 펠렛의 표면 (이하, "반도체 펠렛의 접합 표면) 영역보다 소정 영역만큼 더 작게 설정되어진다.
여기서, 반도체 펠렛은 실질적으로 직사각형 평행육면체로 구성되며, 펠렛 실장부의 펠렛 실장표면이 실질적으로 사각형으로 구성되는 경우, 소정 영역은 펠렛 실장부의 펠렛 실장표면의 각 측면의 길이가 반도체 펠렛의 접합표면의 대응 측면보다 0.1mm 내지 4mm 의 범위내에서 더 작도록 결정되는 것이 바람직하다.
상기와 같은 구성에 의해, 접합물질 또는 접착물질의 코팅양이 많거나, 또는 콜렛에 의해 고주파로 세정이 수행되는 경우에도, 접합물질이 반도체 펠렛의 반대방향으로 펠렛실장부의 측면을 따라 하강하므로, 접합물질이 반도체 펠렛의 측면을 따라 상승하는 것이 방지된다.
도 1 은 종래기술을 개략적으로 나타낸 단면도.
도 2 는 본 발명의 실시예 1 에 따른 세라믹 PGA 패키지를 개략적으로 나타낸 단면도.
도 3 은 본 발명의 실시예 1 의 부분 평면도.
도 4 는 본 발명의 실시예 2 에 따른 세라믹 BGA 패키지를 개략적으로 나타낸 단면도.
도 5 는 본 발명의 실시예 3 에 따른 세라믹 PGA 패키지를 개략적으로 나타낸 단면도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 반도체 펠렛 (pellet) 2 : 금속판
3 : 세라믹 부분 4 : 세라믹 캡
5, 5' : 외부 접속단자 6 : 수지 페이스트 (paste)
9 : 금속 배선 21, 33 : 펠렛실장부
C : 캐비티
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
(실시예 1)
본 발명의 실시예 1 에 따른 세라믹 패키지에서, 펠렛 실장부 (21) 는 반도체 펠렛 (1) 의 열방출 특성을 향상시키기 위하여 금속판 (2) 부분으로 형성된다. 또한, 본 실시예의 세라믹 패키지는, 외부 접속단자 (5) 에서 볼 때, 반도체 펠렛 (1) 및 펠렛 실장부 (21) 가 순서대로 제공되어지는 소위 캐비티 다운 (cavity-down) 구조를 갖는 세라믹 핀 그리드 어레이 패키지 (이하, "세라믹 PGA 패키지"라 지칭함) 이다.
다음으로, 도 2 및 3 을 참조하여 본 실시예의 세라믹 PGA 패키지를 좀더 자세히 설명한다.
본 발명의 실시예 1 에 따른 세라믹 PGA 패키지는 반도체 펠렛 (1) 의 열방출 특성을 향상시키기 위한 금속판 (2), 반도체 펠렛 (1) 을 포위하도록 형성된 세라믹 부분 (3), 캐비티에서 반도체 펠렛 (1) 을 밀봉하는 리드 (세라믹 캡) (4), 및 반도체 펠렛 (1) 에 전기 접속된 외부 접속단자 (외부핀) (5) 를 포함한다.
금속판 (2) 은 CuW (구리 텅스텐) 로 형성되며, 볼록한 형태로 구성된다. 금속판 (2) 의 돌출부 (볼록부) 는 반도체 펠렛 (1) 이 실장되어지는 펠렛 실장부 (21) 로 제공된다. 반도체 펠렛 (1) 은 접합물질 또는 접착물질 (수지 페이스트) (6) 을 통하여 펠렛실장부 (21) 에 접합된다.
세라믹 부분 (3) 은 복수개의 그린 시트 (green sheet) 를 복수개의 단계로 적층시키고 그 적층된 그린 시트를 소결시켜 형성된다. 이때, 그린 시트는 세라믹으로 소결되기 전의 "로 (raw)" 시트이다. 세라믹 부분 (3) 은 전도성 배선 (패턴) (31) 및 소결공정전에 형성되는 전도성 배선 (비아 (via)) (32) 을 포함한다. 패턴 (31) 은 스크린 프린팅 공정에 의해 적층공정전에 각각의 그린 시트상에 형성된다. 비아 (32) 는 그린 시트상에 형성된 개별 패턴 (31) 을 수직방향으로 서로 접속하기 위하여 사용되며, 소결공정전에 그린 시트에 형성된 개별 비아홀 (viahole) 에 제공된다. 또한, 세라믹 부분 (3) 은, 반도체 펠렛 (1) 이 수용되는 캐비티 (C) 를 형성하기 위하여 납땜물질 (AgCu 등) 로 금속판 (2) 에 접합된다.
본 실시예에서, 캐비티 (C) 는 도 2 에 나타낸 바와 같이, 세라믹 부분 (3) 의 내벽과 반도체 펠렛 (1) 및 돌출하는 펠렛실장부 (21) 양자사이에 공간을 갖도록 형성되는 한편, 반도체 펠렛 (1) 은 캐비티 (C) 에 수용된다.
세라믹 캡 (4) 은 캐비티 (C) 에 반도체 펠렛 (1) 을 밀봉하기 위하여 밀봉물질 (8) 로 세라믹 부분 (3) 에 접합된다. 외부 접속단자 (5) 는 세라믹 부분 (3) 의 표면상의 세라믹 캡 (4) 측에 어레이 형태로 배치된 외부핀이다. 각 외부접속단자 (5) 는 반도체 펠렛 (1) 상의 각 단자에 접속된 얇은 금속배선 (알루미늄 배선) (9), 그 알루미늄 배선 (9) 에 접속된 패턴 (31), 및 비아 (32) 에 전기적으로 접속된다.
이 실시예에서, 도 3 에 나타낸 바와 같이, 알루미늄 배선 (접합 배선) (9) 은 반도체 펠렛 (1) 상의 접합 패드로 부터 연장하여, 반도체 펠렛 상부 표면의 돌출하는 펠렛 실장부 (21) 의 바깥에 접속된다.
또한, 이 실시예에서, 펠렛 실장부 (21) 는 도 2 및 3 에 나타낸 바와 같이, 반도체 펠렛이 실장되는 펠렛 실장부 (21) 의 표면영역 (즉, 펠렛 실장부 (21) 의 펠렛실장표면) 이 펠렛실장부 (21) 에 실장되어지는 반도체 펠렛 (1) 의 표면 (하부표면) 영역 (즉, 반도체 펠렛 (2) 의 접합표면) 보다 작게 형성된다. 게다가, 도 3 에 도시된 바와 같이, 반도체 펠렛 (1) 은 (파선으로 지시된) 펠렛 실장부 (21) 의 전체 펠렛 실장표면을 덮도록 배치된다. 즉, 반도체 펠렛 (1) 의 접합 표면의 테두리가 펠렛실장부 (21) 의 펠렛실장표면의 테두리 바깥에 위치된다. 이러한 구성에서, 비록 반도체 펠렛 (1) 이 금속판 (2) 의 펠렛실장부 (21) 에 수지 페이스트 (6) 를 통하여 접합될 때, 수지 페이스트 (6) 의 코팅량이 많더라도, 잉여 수지 페이스트 (6) 가 금속판 (2) 의 펠렛실장부 (21) 의 측면을 따라, 도 2 의 하방으로 이동한다.
또한, 반도체 펠렛 (1) 이 금속판 (2) 의 펠렛실장부 (21) 에 수지 페이스트 (6) 로 접합되는 경우, 반도체 펠렛 (1) 은 일반적으로 세정되어 "콜렛" 이라 불리는 지그 (jig) 를 이용하여 펠렛실장부 (21) 에 접합된다. 이때, 비록 세정작업의 주파수가 높더라도, 수지 페이스트 (6) 는 수지 페이스트 (6) 의 코팅량이 많은 경우에서와 같이, 펠렛 실장부 (21) 의 측면을 따라, 도 2의 하방으로 이동한다.
즉, 도 2 에 나타낸 바와 같이, 접합물질 (6) 은 반도체 펠렛 (1) 의 접합표면으로부터 누출되지 않으면서도 반도체 펠렛실장부 (21) 를 덮도록 반도체 펠렛 (1) 을 펠렛실장부 (21) 에 접합시킨다.
따라서, 본 실시예의 세라믹 PGA 패키지에 따르면, 비록 수지 페이스트 (6) 의 코팅량이 많거나, 또는 세정 주파수가 크더라도, 수지 페이스트 (6) 가 반도체 펠렛 (1) 의 측면을 타고 상승하는 것을 방지함으로써, 외관상 불량 및 회로 단락 불량이 억제될 수 있으므로, 수율이 향상될 수 있다.
게다가, 이러한 구성에서는, 반도체 펠렛과 세라믹 부분 (3) 의 내부 측벽 갭이 감소될 수 있으며, 접합 배선의 길이가 단축될 수 있다.
(실시예 2)
본 발명의 실시예 2 에 따른 세라믹 패키지에서, 펠렛 실장부 (21) 는 반도체 펠렛 (1) 의 열방출특성을 향상시키기 위하여 금속판 (2) 의 일부로서 형성된다. 게다가, 이 실시예의 세라믹 패키지는 소위 반도체 펠렛 (1) 및 펠렛 실장부 (21) 가 외부 접속단자 (5') 에서 볼 때, 이 순서로 제공된 캐비티 다운 구조 (이하, "세라믹 BGA 패키지" 로서 지칭됨) 를 가지는 세라믹 볼 그리드 어레이 패키지이다.
다음으로, 이 실시예의 세라믹 BGA 패키지는 반도체 펠렛 (1) 의 열방출 특성을 향상시키기 위하여 금속판 (2), 그 반도체 펠렛 (1) 을 포위하도록 형성된 세라믹 부분 (3), 캐비티에서 반도체 펠렛 (1) 을 밀봉하기 위한 리드 (세라믹 캡) (4), 및 그 반도체 펠렛 (1) 에 전기 접속된 외부 접속단자 (볼) (5') 를 포함한다.
금속판 (2) 은 CuW (구리 텅스텐) 로 형성되며, 볼록한 형태로 설계된다. 금속판 (2) 의 돌출부는 상부에 반도체 펠렛 (1) 이 실장되어지는 펠렛 실장부 (21) 로서 역할한다. 펠렛 실장부 (21) 는 접합물질 (수지 페이스트) (6) 로 반도체 펠렛 (1) 에 접합된다.
세라믹 부분 (3) 은 복수개의 그린 시트를 복수개의 단계로 적층시켜 그 적층된 그린 시트를 소결함으로써 형성된다. 세라믹 부분 (3) 은 소결공정전에 형성되어진 도전성 배선 (패턴) (31) 및 도전성 배선 (비아) (32) 을 포함한다. 패턴 (31) 은 적층공정전에 스크린 프린팅 공정에 의해서 각각의 그린 시트상에 형성된다. 비아 (32) 는 그린 시트상에 형성된 개별 패턴 (31) 들을 또다른 패턴과 수직방향으로 접속하기 위하여 사용되며, 소결공정전에 그린 시트에 형성된 각각의 비아홀에 제공된다. 또한, 세라믹 부분 (3) 은 납땜 물질 (AgCu 등) (7) 로 금속판 (2) 에 접합되어 반도체 펠렛 (1) 이 수용되는 캐비티 (C) 가 형성된다.
이 실시예에서, 캐비티 (C) 는 도 4 에 나타낸 바와 같이, 반도체 펠렛 (1) 이 캐비티 (C) 에 수용되는 동안에, 세라믹 부분 (3) 의 내벽과 양 반도체 펠렛 (1) 및 돌출하는 펠렛 실장부 (21) 의 사이에 공간을 가지도록 형성된다.
세라믹 캡 (4) 은 밀봉물질 (8) 로 세라믹 부분 (3) 에 접합되어, 캐비티 (C) 에서 반도체 펠렛 (1) 을 밀봉한다. 외부 접속단자 (5') 는 세라믹 부분 (3) 의 표면상의 세라믹 캡 (4) 측에서 어레이 형태로 배치된 볼이다. 각각의 외부 접속단자 (5') 는 반도체 펠렛 (1) 의 각 단자에 접속된 얇은 금속배선 (알루미늄 배선) (9) 을 통하여 반도체펠렛 (1) 에 전기접속되며, 패턴 (31) 은 알루미늄 배선 (9) 및 비아 (32) 에 접속된다.
이 실시예에서, 도 4 에 나타낸 바와 같이, 알루미늄 배선 (접합 배선) (9) 은 반도체 펠렛 (1) 의 접합 패드로 부터 연장하여 돌출한 펠렛 실장부 (21) 의 바깥위치에서 반도체 펠렛 (1) 의 상부 표면에 접속된다.
또한, 이 실시예에서, 펠렛 실장부 (21) 는, 도 4 에 나타낸 바와 같이, 반도체 펠렛 (1) 이 실장되어지는 펠렛 실장부의 표면영역 (즉, 펠렛 실장부 (21) 의 펠렛실장표면) 이 펠렛 실장부 (21) 상에 실장되어지는 반도체 펠렛 (1) 의 표면 (하부표면) 영역 (즉, 반도체 펠렛 (2) 의 접합영역) 보다 작게 형성된다. 게다가, 도 4 에 나타낸 바와 같이, 반도체 펠렛 (1) 은 펠렛 실장부 (21) 의 전체 펠렛 실장표면을 덮도록 형성된다. 즉, 반도체 펠렛 (1) 의 접합표면의 주변부가 펠렛실장부 (21) 의 펠렛실장표면의 주변부의 외부에 위치된다. 이러한 구성에서, 비록 반도체 펠렛 (1) 이 수지 페이스트 (6) 를 통하여 금속판 (2) 의 펠렛 실장부 (21) 에 접합될 때, 수지 페이스트 (6) 의 코팅량이 많더라도, 잉여 수지 페이스트 (6) 는 금속판 (2) 의 펠렛 실장부 (21) 의 측면을 따라, 도 4 의 하방을 이동한다.
또한, 반도체 펠렛 (1) 이 수지 페이스트 (6) 로 금속판 (2) 의 펠렛 실장부 (21) 에 접합되는 경우, 일반적으로 반도체 펠렛 (1) 은 세정되어, 소위 "콜렛"으로 불리는 지그를 이용하여 펠렛 실장부 (21) 에 접합된다. 이때, 비록 세정 주파수가 높더라도, 수지 페이스트 (6) 는 수지 페이스트 (6) 의 코팅량이 많은 경우와 같이, 펠렛 실장부 (21) 의 측면을 따라, 도 4 의 하방으로 이동한다.
즉, 도 4 에 나타낸 바와 같이, 접합물질 (6) 은 반도체 펠렛 (1) 의 접합표면으로부터 누출되지 않으면서도 펠렛실장부 (21) 의 돌출부분을 덮도록 반도체 펠렛 (1) 을 펠렛실장부 (21) 상으로 접합시킨다.
따라서, 본 실시예의 세라믹 BGA 패키지에 따르면, 수지 페이스트 (6) 의 코팅량이 많거나, 세정 주파수가 크더라도, 수지 페이스트 (6) 가 반도체 펠렛 (1) 의 측면 부분을 타고 상승하는 것을 방지함으로써, 외관상 불량과 회로단락 불량이 억제될 수 있으므로, 수율이 향상된다.
게다가, 이러한 구성에서, 반도체 펠렛과 세라믹 부분의 내측벽 사이의 갭이 감소되며, 접합배선의 길이가 단축될 수 있다.
상술한 바와 같은 실시예 1 및 2 의 캐비티 다운 구조를 가지는 세라믹 패키지에서는, 금속판 (또는 금속판이 제공되지 않을 때에 반도체 펠렛이 실장되지 않는 펠렛 실장부의 표면) 상에 핀 등을 제공함으로써 열방출 특성이 더욱 향상될 수 있다.
(실시예 3)
본 발명의 실시예 3 에 따른 세라믹 패키지에서, 펠렛 실장부 (33) 는 세라믹 부분 (3) 의 일부로서 형성된다. 또한, 이 실시예의 세라믹 패키지는 소위 외부 접속단자 (5) 에서 볼 때 펠렛 실장부 (33) 와 반도체 펠렛 (1) 이 순서대로 제공되는 캐비티 구조를 가지는 세라믹 핀 그리드 어레이 패키지 (이하, "세라믹 PGA 패키지" 라함) 이다.
다음으로, 이 실시예의 세라믹 PGA 패키지를 도 5 를 참조하여 더욱 상세히 설명한다.
본 발명의 이 실시예에 따른 세라믹 PGA 패키지는 반도체 펠렛 (1) 이 실장되는 캐비티 (C) 를 가지는 세라믹 부분 (3), 캐비티 (C) 에 반도체 펠렛 (1) 을 밀봉하기 위한 리드 (세라믹 캡) (4), 및 반도체 펠렛 (1) 에 전기 접속된 외부 접속단자 (외부 핀) (5) 를 포함한다.
세라믹 부분 (3) 은 복수개의 그린 시트를 복수개의 단계로 적층시킨 후 그 적층된 그린 시트를 소결시켜 형성된다. 세라믹 부분 (3) 은 소결공정전에 형성되는 도전성 배선 (패턴) 과 도전성 배선 (비아) (32), 및 수지 페이스트 (6) 에 의해 반도체 펠렛 (1) 을 그 상부에 실장하는 캐비티에 볼록한 형태로 섬 (island) 으로 형성되는 펠렛 실장부 (33) 를 포함한다. 펠렛 실장부 (33) 는 세라믹 볼록부분이며, 펠렛 실장부 (33) 가 상부에 실장되어지는 세라믹부분은 세라믹 기판이다.
이 실시예에서, 캐비티 (C) 는, 도 5 에 도시된 바와 같이 반도체 펠렛 (1) 이 캐비티 (C) 에 수용되는 동안에, 세라믹 부분 (3) 의 내벽과 양 반도체 펠렛 (1) 및 돌출하는 펠렛 실장부 (33) 의 사이에 공간을 갖도록 형성된다. 패턴 (31) 은 적층공정전에 스크린 프린팅공정에 의해서 각각의 그린 시트상에 형성된다. 비아 (32) 는 그린 시트상에 형성된 개별 패턴 (31) 을 또다른 하나에 수직방향으로 접속하기 위하여 사용되며, 소결공정전에 그린 시트에 형성된 각각의 비아홀에 제공된다.
세라믹 캡 (4) 은 밀봉물질 (8) 에 의해 세라믹 부분 (3) 에 접합되어, 캐비티 (C) 에서 반도체 펠렛 (1) 을 밀봉한다. 외부 접속단자 (5) 는 세라믹 부분 (3) 의 표면상의 세라믹 캡 (4) 측의 대향에 어레이 형태로 배치된 외부 핀이다. 각각의 외부 접속단자 (5) 는 반도체 펠렛 (1) 에 접속된 얇은 금속배선 (알루미늄 배선) (9) 을 통하여 반도체 펠렛 (1) 에 전기 접속되며, 패턴 (31) 은 알루미늄 배선 (9) 및 비아 (32) 에 접속된다.
이 실시예에서, 도 5 에 도시된 바와 같이, 알루미늄 배선 (접합배선) (9) 은 반도체 펠렛 (1) 상의 접합 패드로부터 연장하여, 돌출하는 펠렛 실장부 (33) 의 바깥위치에서 반도체 펠렛 (1) 의 상부 표면에 접속된다.
또한, 이 실시예에서, 펠렛 실장부 (33) 는, 도 5 에 나타낸 바와 같이, 반도체 펠렛 (1) 이 실장되어지는 펠렛 실장부의 표면영역 (즉, 펠렛 실장부 (33) 의 펠렛실장표면) 이 펠렛 실장부 (33) 상에 실장되어지는 반도체 펠렛 (1) 의 표면 (하부표면) 영역 (즉, 반도체 펠렛 (2) 의 접합영역) 보다 작게 형성된다. 게다가, 도 5 에 나타낸 바와 같이, 반도체 펠렛 (1) 은 펠렛 실장부 (33) 의 전체 펠렛 실장표면을 덮도록 형성된다. 즉, 반도체 펠렛 (1) 의 접합표면의 주변부가 펠렛실장부 (33) 의 펠렛실장표면의 주변부의 외부에 위치된다. 이러한 구성에서, 비록 반도체 펠렛 (1) 이 수지 페이스트 (6) 를 통하여 세라믹 부분 (3) 의 펠렛 실장부 (33) 에 접합될 때, 수지 페이스트 (6) 의 코팅량이 많더라도, 잉여 수지 페이스트 (6) 는 세라믹 부분 (3) 의 펠렛 실장부 (33) 의 측면을 따라 도 4 의 하방을 이동한다.
또한, 반도체 펠렛 (1) 이 수지 페이스트 (6) 로 세라믹 부분 (3) 의 펠렛 실장부 (33) 에 접합되는 경우, 일반적으로 반도체 펠렛 (1) 은 세정되어, 소위 "콜렛"으로 불리는 지그를 이용하여 펠렛 실장부 (33) 에 접합된다. 이때, 세정 주파수가 높더라도, 수지 페이스트 (6) 는 수지 페이스트 (6) 의 코팅량이 많은 경우와 같이, 펠렛 실장부 (33) 의 측면을 따라, 도 5 의 하방으로 이동한다.
즉, 도 5 에 나타낸 바와 같이, 접합물질 (6) 은 반도체 펠렛 (1) 의 접합표면으로부터 누출되지 않으면서도 펠렛실장부 (33) 의 돌출부분을 덮도록 반도체 펠렛 (1) 을 펠렛실장부 (33) 상으로 접합시킨다.
따라서, 본 실시예의 세라믹 PGA 패키지에 따르면, 수지 페이스트 (6) 의 코팅량이 많거나, 세정 주파수가 크더라도, 수지 페이스트 (6) 가 반도체 펠렛 (1) 의 측면 부분을 타고 상승하는 것을 방지하므로, 외관상 불량과 회로단락 불량이 억제될 수 있어서, 수율이 향상된다.
게다가, 이러한 구성에서, 반도체 펠렛과 세라믹 부분의 내측벽 사이의 갭이 감소되며, 접합배선의 길이가 단축될 수 있다.
상술한 실시예 1 내지 3 에서, 펠렛 실장부의 펠렛실장표면의 영역은 하기와 같이 설정되는 것이 바람직하다. 예를들면, 반도체 펠렛이 실질적으로 직사각형 평행육면체 형태로 구성되고, 펠렛실장부의 펠렛실장표면이 실질적으로 직사각형으로 구성되는 경우에, 펠렛실장부의 펠렛실장표면의 영역은 펠렛실장부의 펠렛실장표면의 각 측면 길이가 반도체 펠렛의 접합표면의 대응 측면보다 0.1mm 내지 4mm 만큼 작게 되도록 결정된다. 이때, 정방형으로 5mm 이하의 작은 크기를 갖는 반도체 펠렛에 대하여는 고려하지 않는다. 그러나, 펠렛실장부의 영역은, 콜렛을 이용하는 세정공정에서의 내성과, 펠렛 실장부의 영역의 과도하게 작은 크기의 설계로 인하여 반도체 펠렛에서 발생하는 크랙의 방지를 고려하여 일반적으로 결정된다.
또한, 상술한 실시예 1 내지 3 에서, 3 또는 4층의 그린 시트가 적층된 후, 소결되어 세라믹 부분을 형성한다. 그러나, 본 발명에 따르면, 세라믹 부분은 5개 이상의 그린 시트를 적층시켜 형성될 수 있으며, 그린 시트층의 수는 특정값에 한정되지 않는다. 이와 같이, 도 2, 4 및 5 에 나타낸 바와 같이 패턴 (31) 및 비아 (32) 로 이루어지는 도전성 배선은 단지 배선예일 뿐이며, 본 발명은 이러한 유형에만 한정되지 않는다.
또한, 상술한 실시예 1 내지 3 에서, 개별 부품과 개별부품을 구성하는 재료를 접합하기 위한 접합물질로서 특정물질이 개시되었다. 그러나, 다른 물질이 사용되더라도, 상술한 바와 동일한 효과가 얻어질 수 있으며, 본 발명은 그들 특정 물질에만 한정되지 않는다.
패키지가 설계될 때, 패키지에 실장될 수 있는 반도체 펠렛의 크기는 알려져 있다. 펠렛 실장부는 패키지 설계시 반도체 펠렛의 크기를 기초로 설계된다.
게다가, 상술한 실시예에서, 본 발명은 세라믹 패키지에 적용된다. 그러나, 본 발명은 동일한 실장방법을 이용하여 반도체 펠렛을 그 상부나, 그 내부에 실장하기 위한 펠렛실장부를 갖는 다른 반도체 실장보드 또는 패키지에 실장될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 패키지 또는 반도체 실장보드에 반도체 펠렛을 가지며, 접합배선의 길이를 증가시키지 않고도, 반도체 펠렛과 반도체 펠렛 실장부를 접합하기 위한 접합물질이 반도체 펠렛의 상부방향으로 상승하는 것을 방지할 수 있는 반도체 장치가 제공된다.

Claims (3)

  1. 반도체 펠렛의 한 쪽 면을 접합면으로 하고, 접합재로 상기 접합면을 볼록형의 펠렛 실장부에 접합하여 이루어지는 반도체 장치에 있어서, 상기 펠렛 실장부에서의 펠렛 실장 면적은 상기 반도체 펠렛의 접합면보다 작고 상기 접합재는 반도체 펠렛의 접합면 전체를 피복하며 또한 상기 반도체 펠렛의 접합면에서 밀려나오지 않고 상기 펠렛 실장부의 볼록부 및 측부를 상기 반도체 펠렛의 접합면으로부터 아래로 가늘어지는 형상으로 피복하여 상기 반도체 펠렛과 상기 펠렛 실장부를 접합하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 펠렛 실장부의 볼록부 및 상기 반도체 펠렛에 인접하여 공간이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 반도체 펠렛 상의 본딩선은 상기 펠렛 실장부의 볼록부보다 외측에서 상기 반도체 펠렛에 접속되어 있는 것을 특징으로 하는 반도체 장치.
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