KR100268934B1 - 반도체소자의 배선형성방법 - Google Patents

반도체소자의 배선형성방법 Download PDF

Info

Publication number
KR100268934B1
KR100268934B1 KR1019970077105A KR19970077105A KR100268934B1 KR 100268934 B1 KR100268934 B1 KR 100268934B1 KR 1019970077105 A KR1019970077105 A KR 1019970077105A KR 19970077105 A KR19970077105 A KR 19970077105A KR 100268934 B1 KR100268934 B1 KR 100268934B1
Authority
KR
South Korea
Prior art keywords
layer
fsg
intermetal dielectric
semiconductor device
substrate
Prior art date
Application number
KR1019970077105A
Other languages
English (en)
Other versions
KR19990057064A (ko
Inventor
김진웅
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR1019970077105A priority Critical patent/KR100268934B1/ko
Publication of KR19990057064A publication Critical patent/KR19990057064A/ko
Application granted granted Critical
Publication of KR100268934B1 publication Critical patent/KR100268934B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체소자의 배선형성에 있어서, 금속간 유전체 막에 외부로부터 이물질이 유입되지 않도록 하기위해 금속간 유전체 막의 상, 하부에 형성하는 보호막을 유전율이 낮은 FSG(Fluorine-doped Silicate Glass)로 사용하여 신호의 스피드특성을 개선시키기 위한 것으로써, 복수개의 소자들이 형성된 기판상에 복수개의 메탈라인을 패터닝하는 공정과, 상기 메탈라인을 포함한 기판전면에 제1 FSG층을 형성하는 공정과, 상기 제1 FSG층상에 금속간 유전체 막을 형성하는 공정과, 상기 금속간 유전체막상에 제2 FSG층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체소자의 배선형성방법
본 발명은 반도체소자에 관한 것으로 특히, 저유전율을 갖는 금속간 절연막을 사용하여 신호의 스피드특성을 개선시키는데 적당한 반도체소자의 배선형성방법에 관한 것이다.
이하, 종래기술에 따른 반도체소자의 배선형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
제1(a)도 내지 제1(c)도는 종래 반도체소자의 배선형성방법을 설명하기 위한 공정단면도이다.
먼저, 제1(a)에 도시한 바와같이, 다수의 소자(도면에 도시되지 않음)가 형성된 기판(11)상에 복수개의 메탈라인(12)을 패터닝한다.
상기 기판(11)은 반도체기판 또는 반도체기판상에 형성된 절연물질을 포함한다.
이어서, 제1(b)도에 도시한 바와같이, 상기 메탈라인(12)을 포함한 기판(11)전면에 제1 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)층(13)을 형성한다.
이어, 상기 제1 PETEOS층(13)상에 금속간 유전체막(14)을 형성한다.
여기서, 상기 금속간 유전체막(14)으로서는 플로우어블 옥사이드(allowable Oxide)를 사용한다.
상기와 같이, 금속간 유전체막(14)을 형성한 다음, 상기 금속간 유전체막(14)상에 제2 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)층(15)을 적층형성한다.
이때, 상기 제1, 제2 PETEOS층(13,15)의 유전율은 약 4.0정도가 된다.
이와같이, 상기 금속간 유전체막(14)으로써, SOG(Spin On Glass)의 일종인 플로우어블 옥사이드를 사용할 경우에는 상기 금속간 유전체막(14)의 하부와 상부에 각각 제1 PETEOS층(13)과, 제2 PETEOS층(15)을 형성하게 되는데, 상기 제1, 제2 PETEOS층(13,15)을 형성하는 이유는 외부로부터(즉, 다른 배선층 및 절연층) 이물질(수분)등이 금속간 유전체막(14)으로 침투하지 못하도록 보호하기 위함이다.
그러나 상기와 같은 종래 반도체소자의 배선형성방법은 금속간 유전체막으로 수분등이 침투되지 못하도록 보호하기 위해 금속간 유전체 막의 하부 및 상부에 형성되는 제1 PETEOS층과 제2 PETEOS층의 유전상수가 높으므로 신호의 스피드특성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 금속간 유전체막의 상, 하부에 저 유전상수를 갖는 FSG(Fluorine-doped Silicate Glass)를 형성하여 신호의 스피드특성을 개선시키는데 적당한 반도체소자의 배선형성방법을 제공하는데 그 목적이 있다.
제1(a)도 내지 제1(c)도는 종래기술에 따른 반도체소자의 배선형성방법을 설명하기 위한 공정 단면도.
제2(a)도 내지 제2(c)도는 본 발명의 반도체소자의 배선형성방법을 설명하기 위한 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 12 : 메탈라인
13,15 : 제1, 제2 PETEOS층 14 : 금속간 유전체막
16,17 : 제1, 제2 FSG층
상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 배선형성방법은 복수개의 소자들이 형성된 기판상에 복수개의 메탈라인을 패터닝하는 공정과, 상기 메탈라인을 포함한 기판전면에 제1 FSG층을 형성하는 공정과, 상기 제1 FSG층상에 금속간 유전체 막을 형성하는 공정과, 상기 금속간 유전체막상에 제2 FSG층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 배선형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
제2(a)도 내지 제2(c)도는 본 발명에 따른 반도체소자의 배선형성방법을 설명하기 위한 공정단면도이다.
먼저, 제2(a)도에 도시한 바와같이, 복수개의 소자(트랜지스터 등)(도면에 도시되지 않음)들이 형성된 기판(11)상에 메탈을 증착한 후, 사진식각 공정을 이용한 패터닝공정으로 복수개의 메탈라인(12)들을 형성한다.
여기서, 상기 기판(11)은 반도체기판 또는 반도체기판상에 형성된 절연물질을 포함한다.
이어, 제2(b)도에 도시한 바와같이, 상기 메탈라인(12)들을 포함한 반도체기판(11)전면에 플루오린이 도핑된 제1 FSG(Fluorine-doped Silicate Glass)층(16)을 형성한다.
여기서, 상기 제1 FSG층(16)을 형성하는 이유는 메탈라인(12)또는 하부층으로부터 후에 형성되는 금속간 유전체막의 유전상수를 증가시키는 수분등과 같은 이 물질이 침투되지 못하게 하기 위함이다.
그리고, 제2(c)도에 도시한 바와같이, 상기 제1 FSG층(16)상에 금속간 유전체막(14)을 형성한다.
이때, 상기 금속간 유전체막(14)은 SOG(Spin On Glass)의 일종인 플로우어블 옥사이드(Flowable Oxide)를 사용한다.
이어, 상기 금속간 유전체막(14)상에 제2 FSG층(17)을 차례로 적층형성한다.
여기서, 상기 제2 FSG층(17)을 형성하는 이유는 후에 계속되는 공정중에 이물질(수분)이 금속간 유전체막(14)으로 침투되어 유전율을 증가시키는 것을 방지하기 위함이다.
그리고, 상기 제1, 제2 FSG(16,17)의 유전율은 약 3.5정도이며, 고밀도 플라즈마장비에서 화학기상증착법(CVD)으로 증착한다.
이와같이, 반도체소자의 배선형성에 있어서, 금속간 유전체막(14)으로 SOG(Spin On Glass)의 일종인 플로우어블 옥사이드를 사용할 경우에는 상기 금속간 유전체막(14)으로 이물질등이 침투되지 못하도록 금속간 유전체막(14)의 상, 하부에 보호막을 형성하게 되는데, 상기 금속간 유전체막(14)뿐만 아니라 상기 보호막의 유전율 또한 신호의 스피트특성에 영향을 미치게 된다.
이상 상술한 바와같이, 본 발명의 반도체소자의 배선형성방법은 금속간 유전체막으로의 이물질이 침투되는 것을 방지하기 위해 금속간 유전체 막의 상, 하부에 보호막을 형성하게 되는데 상기 보호막으로써, 유전율이 낮은 FSG층을 이용함에 따라 신호의 스피드특성을 개선시키는 효과가 있다.

Claims (4)

  1. 복수개의 소자들이 형성된 기판상에 복수개의 메탈라인을 패터닝하는 공정과, 상기 메탈라인을 포함한 기판전면에 제1 FSG층을 형성하는 공정과, 상기 제1 FSG층상에 금속간 유전체막을 형성하는 공정과, 상기 금속간 유전체막상에 제2 FSG층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 배선형성방법.
  2. 제1항에 있어서, 상기 금속간 유전체막은 SOG일종인 플로우어블 옥사이드(Flowable Oxlde)를 사용하는 것을 특징으로 하는 반도체소자의 배선형성방법.
  3. 제1항에 있어서, 상기 기판은 반도체기판 또는 반도체기판상에 형성된 절연물질을 포함하는 것을 특징으로 하는 반도체소자의 배선형성방법.
  4. 제1항에 있어서, 상기 제1, 제2 FSG층은 고밀도 플라즈마장비에서 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체소자의 배선형성방법.
KR1019970077105A 1997-12-29 1997-12-29 반도체소자의 배선형성방법 KR100268934B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970077105A KR100268934B1 (ko) 1997-12-29 1997-12-29 반도체소자의 배선형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970077105A KR100268934B1 (ko) 1997-12-29 1997-12-29 반도체소자의 배선형성방법

Publications (2)

Publication Number Publication Date
KR19990057064A KR19990057064A (ko) 1999-07-15
KR100268934B1 true KR100268934B1 (ko) 2000-12-01

Family

ID=19529476

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970077105A KR100268934B1 (ko) 1997-12-29 1997-12-29 반도체소자의 배선형성방법

Country Status (1)

Country Link
KR (1) KR100268934B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100802252B1 (ko) * 2001-12-26 2008-02-11 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
KR100920036B1 (ko) * 2002-11-25 2009-10-07 매그나칩 반도체 유한회사 반도체소자의 층간막 평탄화방법
KR100743657B1 (ko) * 2006-06-29 2007-07-30 주식회사 하이닉스반도체 반도체 소자의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970052515A (ko) * 1995-12-30 1997-07-29 김주용 반도체 소자의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970052515A (ko) * 1995-12-30 1997-07-29 김주용 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR19990057064A (ko) 1999-07-15

Similar Documents

Publication Publication Date Title
CA1248641A (en) Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US6281585B1 (en) Air gap dielectric in self-aligned via structures
EP1029344B1 (en) Method of forming hsq layers and borderless vias with hsq gap filled patterned metal layers
US5789313A (en) Process for producing a semiconductor device with a planar top surface
JPH08501904A (ja) 通気性エッチ停止層を有するチップ相互接続部
KR970072102A (ko) 반도체장치 및 그 제조방법
GB2329069A (en) Interconnections for semiconductor devices
US6624061B2 (en) Semiconductor device and method of manufacturing the same capable of reducing deterioration of low dielectric constant film
KR100327721B1 (ko) 최종패시베이션구조물
KR20010019643A (ko) 저유전율 절연막을 갖는 다층 금속배선의 형성방법
KR100430924B1 (ko) 집적회로 및 그의 제조 방법
KR100268934B1 (ko) 반도체소자의 배선형성방법
JPH10303295A (ja) 半導体装置の製造方法
US6010965A (en) Method of forming high integrity vias
KR20020010807A (ko) 반도체소자의 층간절연막 형성 방법
KR20010086025A (ko) 티타늄 나이트라이드와 고밀도 플라즈마 산화막 사이의인터레이어
KR100349346B1 (ko) 반도체장치의 배선패턴 형성방법
KR100340903B1 (ko) 금속배선층형성방법.
KR0165758B1 (ko) 반도체 소자의 제조 방법
KR100248621B1 (ko) 반도체소자의 제조방법
KR100260356B1 (ko) 반도체소자의 다층 금속배선 형성방법
KR100287893B1 (ko) 반도체소자의제조방법
KR100307969B1 (ko) 에어갭을 갖는 반도체 소자의 다층 보호막 형성 방법
KR100244713B1 (ko) 반도체 소자의 제조방법
KR100501592B1 (ko) 반도체 소자의 층간절연막 형성 방법_

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080619

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee