KR100501592B1 - 반도체 소자의 층간절연막 형성 방법_ - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 층간절연막 형성 방법에 관한 것으로, 특히 고속화 반도체 소자의 다층 금속배선 형성시 금속배선 간의 유전용량을 줄이기 위하여 각 금속배선 사이에 저유전율 절연막을 형성시키는 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
금속배선을 포함하는 전체 구조 상부에 저유전율 절연막을 형성하고, 에치백 및 화학적기계연마 공정으로 금속배선 상부에 증착된 저유전율 절연막을 제거하여 각 금속배선 사이에만 저유전율 절연막이 채워지도록 하는데, 에치백 및 화학적기계연마 공정시 잔류 저유전율 절연막의 두께 제어가 어려운 문제점이 발생함.
3. 발명의 해결 방법의 요지
저유전율 절연막 형성시 화학적기계연마 공정으로 잔류 저유전율 절연막의 두께 제어가 가능하도록 금속배선 상부에 층간절연막으로 사용이 가능한 식각 정지층을 형성함.
4. 발명의 중요한 용도
반도체 소자의 층간 절연막 형성 공정.
Description
본 발명은 반도체 소자의 층간절연막 형성 방법에 관한 것으로, 특히 고속화 반도체 소자의 다층 금속배선 형성시 금속배선간의 유전용량을 줄이기 위하여 각 금속배선 사이에 저유전율 절연막을 형성시키는 방법에 관한 것이다.
반도체 소자의 급격한 고속화 추세는 이미 250 ㎒의 동작 속도를 갖는 마이크로프로세서(microprocessor)를 실용화시켰다. 이와 같은 추세는 마이크로프로세서 뿐만 아니라 논리 소자(logic device) 및 메모리 소자(memory device) 등의 반도체 소자에서도 고속화를 요구하고 있어 향후 2000년에는 600 ㎒ 이상의 속도를 갖는 메모리 소자가 보급될 전망이다.
이러한 반도체 소자의 고속화를 충족시키기 위해서는 RC-딜레이(delay)가 감소된 집적회로를 제조하는 것이 필수적인데, 전도층의 저항과 층간절연막이 갖는 캐패시턴스(capacitance)를 감소시켜 이를 해결하고 있다. 그러나 반도체 소자가 점점 고집적화 되어감에 따라 위와 같은 방법으로는 RC-딜레이를 감소시키는데 한계가 있다. 또한 과도한 다층 금속배선이 반도체 소자의 수율을 감소시키는 요인으로 작용하므로, 알루미늄(Al) 대신 구리(Cu)와 같은 비저항이 낮은 금속 재료로 다층 금속배선을 형성시키고, 저유전율 폴리머(polymer) 또는 불소가 확산된 실리콘산화막(F-doped SiO2) 등과 같은 저유전율 물질로 층간절연막을 형성시키는 방법을 사용하고 있다.
그러나, 이러한 방법 역시, 콘택 홀(contact hole) 또는 비아 홀(via hole) 형성시 버티컬 홀(vertical hole) 형성이 어렵고, 비아 포아스닝(Poisoning) 현상에 의하여 콘택 저항이 확보되지 않는 문제점이 발생한다. 또한 층간절연막으로 사용되는 저유전율 재료는 열전도율이 낮아 반도체 소자의 하부 트랜지스터 및 전도층에서 발생되는 열을 외부로 충분히 방열시키지 못하므로, 반도체 소자의 동작중 고열로 인한 손상을 유발한다.
따라서 도 1(a) 내지 도 1(c)에 도시된 단면도와 같이, 저유전율 물질과 함께 열전도율이 양호한 실리카 산화막을 적층하여 층간절연막을 형성하고 있으나, 복잡해진 공정으로 인한 또다른 문제점이 발생하고 있다.
도 1(a)는 필드산화막(2)이 형성된 반도체 기판(1) 상부에 제 1 층간절연막(3)을 형성하고, 제 1 층간 절연막(3)의 선택된 영역에 다수의 콘택 홀을 형성하여 제 1 금속배선(4) 및 반사방지막(5)을 순차적으로 형성한 후, 전체 구조 상부에 보호막(6) 및 저유전율 절연막(7)을 순차적으로 형성한 단면도이다.
이 후 공정으로 도 1(b)와 같이, 제 1 금속배선(4) 상부에 형성된 보호막(6)이 노출되도록 저유전율 절연막(7)을 에치백(etch back)하고 화학적기계연마(Chemical Mechanical Polishing) 공정으로 평탄화시켜, 각각의 제 1 금속배선(4)들 사이에만 저유전율 절연막(7)이 채워지도록 한다. 다음으로 전체 구조 상부에 열전도율이 양호한 실리카 산화막(8)을 형성하여 반사방지막(5), 보호막(6), 저유전율 절연막(7) 및 실리카 산화막(8)의 적층 구조로 이루어진 제 2 층간절연막(10)이 형성되도록 한다. 즉, 각각의 제 1 금속배선(4) 상부에는 열전도율이 양호한 실리카 산화막(8)이 형성되어 소자의 구동시 발생되는 열을 방열시키고, 제 1 금속배선(4)들 사이에 채워진 저유전율 절연막(7)은 배선간 유전용량을 줄여주어 RC-딜레이를 감소시키는 역할을 하도록 제 2 층간절연막(10)을 형성한다. 그러나 위에서 설명된 에치백 공정과 병행하여 수행되는 화학적기계연마 공정은 잔류 저유전율 절연막(7)의 두께 제어가 어려워, 제 1 금속배선(4) 상부의 저유전율 절연막(7)이 완전히 제거되지 않고 잔류하게 되거나 반면에 과도 식각되어 하부 구조에 손상을 줄 수 있는 문제점이 발생한다.
도 1(c)는 각각의 제 1 금속 배선(4) 상부에 형성된 실리카 산화막(8), 보호막(6) 및 반사방지막(5)을 순차로 식각하여 콘택 홀을 형성한 후, 제 2 금속배선(9)을 형성한 단면도이다.
이와 같은 공정으로 다층 금속배선을 형성하여 고속화 반도체 소자를 구현하고 있으나 공정이 복잡하고 잔류 저유전율 절연막(7)의 두께 제어가 어려워 수율이 떨어지는 문제점이 있다.
본 발명은 고속화 반도체 소자의 다층 금속배선 형성 과정에서 저유전율 절연막의 화학적기계연마 공정시 연마량을 쉽게 제어하여 위와 같은 문제점을 해결하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 반도체 소자의 층간절연막 형성 방법은, 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 상부에 금속배선, 식각 정지층 및 반사방지막이 순차로 적층된 구조의 패턴을 형성하는 단계와, 전체 구조 상부에 보호막 및 저유전율 절연막을 순차로 형성한 후, 상기 저유전율 절연막을 열처리하는 단계와, 화학적기계연마 공정을 상기 식각 정지층이 노출되는 시점까지 실시하여 상기 금속배선 및 식각 정지층으로 이루어진 패턴 사이에 저유전율 절연막이 채워져 있도록 하는 단계와, 상기 노출된 저유전율 절연막을 전자-빔이나 플라즈마 처리하여 막질을 조밀화시키는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 층간절연막 형성 방법을 설명하기 위해 순차적으로 도시한 단면도이다.
도 2(a)는 필드산화막(12)이 형성된 반도체 기판(11) 상부에 제 1 층간절연막(13)을 형성하고, 제 1 층간절연막(13)의 선택된 영역에 다수의 콘택 홀을 형성하여 제 1 금속배선용 금속층(14), 식각 정지층(stopping layer ; 15) 및 반사방지막(16)을 순차적으로 형성한 후, 제 1 금속배선 형성하기 위하여 감광막 패턴(17)을 형성한 단면도이다. 식각 정지층(15)은 유전율이 3.5 이상인 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘옥시나이트라이드(SiOxNyHz) 또는 실리콘 리치옥사이드(SiO2-x) 등으로 형성하여, 이 후 저유전율 절연막의 화학적기계연마 공정시 공정을 종료시키는 마스크 역할을 하도록 하고, 화학적기계연마 공정의 종료 후에는 그대로 층간절연막의 역할을 할 수 있도록 한다. 반사방지막(16)은 타이타늄나이트라이드(TiN) 또는 비정질 실리콘(amorphous Si)으로 형성되거나, 또는 식각 정지층(15)과 동일한 공정에서 동일한 물질로 형성될 수도 있다.
도 2(b)는 도 2(a)에 도시된 감광막 패턴(17)을 이용하여 제 1 금속배선(14A)을 형성하고 전체 구조 상부에 보호막(18) 및 저유전율 절연막(19)을 형성한 단면도이다. 이 때 저유전율 절연막(19)의 유전율은 1.0 이상 3.9 이하가 되도록 한다. 또한 저유전율 절연막(19)은 공정상 스핀-온-폴리머(Spin-On-Polymer) 또는 스핀-온-글라스(Spin-On-Glass)로 형성될 수도 있다.
이후 공정으로 도 2(c)와 같이, 저유전율 절연막(19)을 열처리한 후, 화학적기계연마 공정으로 제 1 금속배선(14A) 상부의 저유전율 절연막(19)을 제거한다. 화학적기계연마 공정은 제 1 금속배선(14A) 상부의 저유전율 절연막(19), 보호막(18) 및 반사방지막(16)을 순차로 제거시키고, 식각 정지층(15)이 노출되면 종료된다. 따라서 하부 구조의 손상 없이 각각의 제 1 금속배선(14A) 상부에 잔류하는 저유전율 절연막(19)을 완전히 제거하고, 제 1 금속배선(14A) 사이에만 저유전율 절연막(19)이 채워지도록 한다. 한편, 식각 정지층(15)은 제 1 금속배선(14A) 상부에서 그대로 층간절연막의 역할을 하므로, 그 상부에 제 2 금속배선(20)을 형성할 수 있다. 이때 제 2 금속배선(20)을 형성하기 전에 저유전율 절연막(19)을 전자-빔이나 플라즈마 처리하여 막질이 조밀화(densify)된 부분(19A)을 형성시킨다. 한편, 저유전율 절연막(19)의 막질을 조밀화 시키기 위한 전자-빔이나 플라즈마 처리를 실시하지 않고 막질이 우수한 CVD 산화막을 전체구조상에 형성시킨 후 제 2 금속배선(20) 형성공정을 진행할 수 있다.
이와 같은 방법으로 식각 정지층(15), 보호막(18) 및 저유전율 절연막(19)으로 이루어진 제 2 층간절연막(30)을 사용하여 다층 금속배선 구조를 형성함으로써, 식각 정지층(15)이 자동적으로 콘택 홀 및 비아 홀이 형성될 영역에 남게되므로 신뢰성(reliability) 높은 콘택 홀 및 비아 홀을 형성할 수 있고, 저유전율 절연막(19)을 소자에 용이하게 적용할 수 있어 고속 동작을 위한 반도체 소자를 구현할 수 있다.
상술한 바와 같이 본 발명에 의하면, 저유전율 절연막의 화학적기계연마 공정시 그 연마량이 쉽게 제어되어 고속화 반도체 소자의 수율 개선에 탁월한 효과가 있다. 또한 반도체 소자의 동작 속도 개선을 위하여 사용되는 신 물질로 인하여 콘택 홀 및 비아 홀 형성에 발생하는 문제점이 자연적으로 해소되어 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
도 1(a) 내지 도 1(c)는 종래의 기술에 따른 반도체 소자의 층간절연막 형성 방법을 설명하기 위해 순차적으로 도시한 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 층간절연막 형성 방법을 설명하기 위해 순차적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 및 11 : 반도체 기판 2 및 12 : 필드산화막
3 및 13 : 제 1 층간절연막 14 : 제 1 금속배선용 금속층
4 및 14A : 제 1 금속배선 5 및 16 : 반사방지막
15 : 식각 정지층 6 및 18 : 보호막
17 : 감광막 패턴 7 및 19 : 저유전율 절연막
8 : 실리카 산화막 9 및 20 : 제 2 금속배선
10 및 30 : 제 2 층간절연막
Claims (4)
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 기판 상부에 금속배선, 식각 정지층 및 반사방지막이 순차로 적층된 구조의 패턴을 형성하는 단계와,전체 구조 상부에 보호막 및 저유전율 절연막을 순차로 형성한 후, 상기 저유전율 절연막을 열처리하는 단계와,화학적기계연마 공정을 상기 식각 정지층이 노출되는 시점까지 실시하여 상기 금속배선 및 식각 정지층으로 이루어진 패턴 사이에 저유전율 절연막이 채워져 있도록 하는 단계와,상기 노출된 저유전율 절연막을 전자-빔이나 플라즈마 처리하여 막질을 조밀화시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 층간절연막 형성 방법.
- 제 1 항에 있어서,상기 식각 정지층은 유전율이 3.5 이상의 실리콘 산화물, 실리콘 질화물, 실리콘옥시나이트라이드 및 실리콘 리치옥사이드중 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 층간절연막 형성 방법.
- 제 1 항에 있어서,상기 반사방지막은 타이타늄나이트라이드, 비정질 실리콘 및 상기 식각 정지층과 동일한 물질중 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 층간절연막 형성 방법.
- 제 1 항에 있어서,상기 저유전율 절연막은 유전율이 1.0 이상 3.9 이하의 저유전율 폴리머, 불소가 확산된 실리콘산화막, 스핀-온-폴리머 및 스핀-온-글라스중 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 층간절연막 형성 방법.
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| KR20000027937A (ko) | 2000-05-15 |
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