KR20050056349A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR20050056349A
KR20050056349A KR1020030089290A KR20030089290A KR20050056349A KR 20050056349 A KR20050056349 A KR 20050056349A KR 1020030089290 A KR1020030089290 A KR 1020030089290A KR 20030089290 A KR20030089290 A KR 20030089290A KR 20050056349 A KR20050056349 A KR 20050056349A
Authority
KR
South Korea
Prior art keywords
film
fsg film
fsg
forming
photoresist pattern
Prior art date
Application number
KR1020030089290A
Other languages
English (en)
Inventor
정승만
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020030089290A priority Critical patent/KR20050056349A/ko
Publication of KR20050056349A publication Critical patent/KR20050056349A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 듀얼 다마신(Dual Damascene) 공정을 이용한 반도체 소자의 금속배선 형성방법을 개시한다. 개시된 본 발명의 방법은, 하부 금속배선이 형성된 반도체 기판을 제공하는 단계; 상기 기판 상에 제1 FSG막을 형성하는 단계; 상기 제1 FSG막 표면에 O2 플라즈마 처리를 실시하는 단계; 상기 O2 플라즈마로 표면 처리된 상기 제1 FSG막 상에 제1 SiN막 및 제2 FSG막을 차례로 형성하는 단계; 상기 제2 FSG막 표면에 O2 플라즈마 처리를 실시하는 단계; 상기 02 플라즈마로 표면 처리된 상기 제2 FSG막 상에 비아홀 형성영역을 한정하는 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제2 FSG막, 제1 SiN막 및 제1 FSG막을 식각하여 비아홀을 형성하는 단계; 상기 제1감광막패턴을 제거하고, 상기 제2 FSG막 상에 트렌치 형성영역을 한정하는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 제2 FSG막을 식각하여 트렌치를 형성하는 단계; 상기 제2감광막패턴을 제거한 후, 상기 결과물 전체에 Cu막을 증착하는 단계; 상기 제2 FSG막이 노출될 때까지 상기 Cu막을 씨엠피하여 상기 비아홀을 포함한 트렌치 구조를 채워 상기 하부 금속배선과 연결되는 상부 금속배선을 형성하는 단계; 및 상기 결과물 상에 제2 SiN막을 형성하는 단계를 포함한다.

Description

반도체 소자의 금속배선 형성방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 듀얼 다마신(Dual Damascene) 공정을 이용한 금속배선 형성 시의 층간절연막으로 사용되는 FSG(Fluorine-doped Silicate Glass)막의 표면을 개질시키기 위한 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 동작 속도를 향상시키기 위한 방법으로 게이트 길이를 감소시켜 게이트 지연 시간(Gate delay time)을 줄이는 방법을 사용하고 있다. 하지만, 소자가 고집적화 되어 감에 따라, BEOL(Back End Of Line) 금속화(Metallization)에 의한 RC 지연(Resistance Capacitance Delay)에 의해 소자의 동작 속도가 결정된다.
이러한 RC 지연을 줄이기 위하여, 저항이 낮은 구리를 이용하여 금속배선을 형성하고, FSG(Fluorine-doped Silicate Glass)와 같은 저유전(Low-k)물질을 이용하여 층간절연막을 형성하면서, 듀얼 다마신(Dual damascene) 공정으로 층간절연막에 비아홀(Via Hole)과 금속배선이 형성될 트렌치(Trench)를 동시에 형성한다.
듀얼 다마신 공정은 트렌치(Trench)를 먼저 형성하고 비아홀(Via Hole)을 형성하는 방법과 비아홀(Via Hole)을 먼저 형성하고 트렌치(Trench)를 형성하는 방법이 있다. 이 중에서, 비아홀(Via Hole)을 먼저 형성하고 트렌치(Trench)를 형성하는 방법은 마스크 공정이 용이하기 때문에 앞의 방법보다 많이 사용된다.
이러한 듀얼 다마신 공정을 이용한 종래의 반도체 소자의 금속배선 형성방법에 대하여 간략하게 설명하면 다음과 같다.
종래의 반도체 소자의 금속배선 형성방법은, 도면에 도시되어 있지는 않지만, 먼저, 하부 금속배선이 형성된 반도체 기판 상에 제1 FSG(Fluorine-doped Silicate Glass)막, SiN막, 제2 FSG막 및 비아홀(Via Hole) 형성영역을 한정하는 제1감광막패턴을 차례로 형성한다. 여기서, 상기 제1,제2 FSG막은 층간절연막이다.
다음으로, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제2 FSG막과 SiN막 및 제1 FSG막을 식각하여 하부 금속배선을 노출시키는 비아홀(Via Hole)을 형성한다. 이어서, 상기 제1감광막패턴을 제거한다.
그리고, 상기 제2 FSG막 상에 트렌치(Trench) 형성영역을 한정하는 제2감광막패턴을 형성한 다음, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 비아홀(Via Hole) 상측의 제2 FSG막을 식각하여 트렌치(Trench)를 형성한다. 이때, 상기 트렌치(Trench)를 형성하기 위한 상기 제2 FSG막의 식각은 상기 SiN막을 식각정지막으로 이용하여 수행한다. 다음으로, 상기 제2감광막패턴을 제거한다.
그리고나서, 상기 비아홀(Via Hole)을 포함한 트렌치(Trench)를 매립하도록 상기 제2 FSG막 상에 금속막, 예컨데, Cu막을 증착한 상태에서, 상기 제2 FSG막이 노출될 때까지 상기 Cu막을 CMP(Chemical Mechanical Polishing)하여 하부 금속배선과 콘택되는 상부 금속배선을 형성한다.
그러나, 종래의 기술에서는 FSG막이 형성된 후, 상기 FSG막이 공기 중에 노출되면 공기 중의 수분을 흡수하여 상기 FSG막의 유전율이 상승되고, 또한, 후속으로 형성되는 감광막패턴의 CD(Critical Dimension)가 작아지며, 상기 FSG막 상에 형성되는 SiN막과의 접착성(Adhesion)이 약화되어 물집(Blistering) 등이 발생되는 문제점이 발생된다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은, 상기 FSG막이 공기 중의 수분을 흡수하는 것을 방지함으로써, 상기 FSG막의 유전율 상승을 방지하는 것은 물론, 후속으로 형성되는 감광막패턴의 CD(Critical Dimension) 감소 및 상기 FSG막 상에 형성되는 SiN막과의 접착성 약화를 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선 형성방법은, 하부 금속배선이 형성된 반도체 기판을 제공하는 단계; 상기 기판 상에 제1 FSG막을 형성하는 단계; 상기 제1 FSG막 표면에 O2 플라즈마 처리를 실시하는 단계; 상기 O2 플라즈마로 표면 처리된 상기 제1 FSG막 상에 제1 SiN막 및 제2 FSG막을 차례로 형성하는 단계; 상기 제2 FSG막 표면에 O2 플라즈마 처리를 실시하는 단계; 상기 02 플라즈마로 표면 처리된 상기 제2 FSG막 상에 비아홀 형성영역을 한정하는 제1감광막패턴을 형성하는 단계; 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제2 FSG막, 제1 SiN막 및 제1 FSG막을 식각하여 비아홀을 형성하는 단계; 상기 제1감광막패턴을 제거하고, 상기 제2 FSG막 상에 트렌치 형성영역을 한정하는 제2감광막패턴을 형성하는 단계; 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 제2 FSG막을 식각하여 트렌치를 형성하는 단계; 상기 제2감광막패턴을 제거한 후, 상기 결과물 전체에 Cu막을 증착하는 단계; 상기 제2 FSG막이 노출될 때까지 상기 Cu막을 씨엠피하여 상기 비아홀을 포함한 트렌치 구조를 채워 상기 하부 금속배선과 연결되는 상부 금속배선을 형성하는 단계; 및 상기 결과물 상에 제2 SiN막을 형성하는 단계를 포함한다.
여기서, 상기 O2 플라즈마 처리는 인-시튜(In-Situ) 및 엑스-시튜(Ex-Site)방식 중 어느 하나를 이용하고, 상기 O2 플라즈마 처리는 에너지원으로서 열에너지 및 광에너지 중 어느하나를 이용한다.
본 발명에 따르면, O2 플라즈마 처리로 상기 FSG막 표면을 개질시킴으로써, 공기 중의 수분이 상기 FSG막에 흡수되는 것을 방지하여, 상기 FSG막의 유전율 상승을 방지하는 것은 물론, 후속으로 형성되는 감광막패턴의 CD(Critical Dimension)가 감소되는 것을 방지할 수 있고, 상기 FSG막 상에 형성되는 SiN막과의 접착성(Adhesion) 약화를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법은, 도 1a에 도시된 바와 같이, 먼저, 하부 금속배선(미도시)이 형성된 반도체 기판(10) 상에 제1 FSG(Fluorine-doped Silicate Glass)막(11)을 형성한다. 그리고, 상기 제1 FSG막(11) 표면에 O2 플라즈마(Plasma) 처리를 실시한다.
여기서, 상기 O2 플라즈마 처리 시에, 인-시튜(In-Situ) 및 엑스-시튜(Ex-Site)방식 중 어느 하나를 이용하고, 에너지원으로서 열에너지 및 광에너지 중 어느하나를 이용한다. 이때, 상기 광에너지로는 적외선 및 자외선을 예로 들수 있다.
다음으로, 도 1b에 도시된 바와 같이, 상기 O2 플라즈마로 표면 처리된 상기 제1 FSG막(11) 상에 제1 SiN막(12), 제2 FSG막(13)을 차례로 형성한다. 그리고, 상기 제2 FSG막(13) 표면에 O2 플라즈마 처리를 실시한다.
여기서, 상기 제2 FSG막(13) 표면에 실시하는 상기 O2 플라즈마 처리는 상기 제1 FSG막(11) 표면에 실시하였던 O2 플라즈마 처리와 동일하다.
이어서, 도 1c에 도시된 바와 같이, 상기 02 플라즈마로 표면 처리된 상기 제2 FSG막(13) 상에 비아홀(Via Hole) 형성영역(미도시)을 한정하는 제1감광막패턴(14)을 형성한다.
그리고, 도 1d에 도시된 바와 같이, 상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제2 FSG막(13), 제1 SiN막(12) 및 제1 FSG막(11)을 식각하여 하부 금속배선을 노출시키는 비아홀(Via Hole)(15)을 형성한다. 그런다음, 상기 제1감광막패턴을 제거하고, 상기 제2 FSG막(13) 상에 트렌치(Trench) 형성영역(미도시)을 한정하는 제2감광막패턴(16)을 형성한다.
이어서, 도 1e에 도시된 바와 같이, 상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 비아홀(Via Hole)(15) 상측의 제2 FSG막(13)을 식각하여 트렌치(Trench)(17)를 형성한다. 이때, 상기 트렌치(Trench)(17)를 형성하기 위한 상기 제2 FSG막(13)의 식각은 상기 제1 SiN막(12)을 식각정지막으로 이용하여 수행한다.
다음으로, 상기 제2감광막패턴을 제거한다. 그리고나서, 상기 결과물 전체에 Cu막(18)을 증착한다.
그리고, 도 1f에 도시된 바와 같이, 상기 제2 FSG막(13)이 노출될 때까지 상기 Cu막을 CMP(Chemical Mechanical Polishing)하여 상기 Cu막으로 상기 비아홀(Via Hole)(15)을 포함한 트렌치(Trench)(17) 구조를 채워 상기 하부 금속배선과 연결되는 상부 금속배선(18a)을 형성한다. 그런 다음, 상기 결과물 상에 제2 SiN막(19)을 형성한다.
여기서, 상기 상부 금속배선(18a)은, 도시하지는 않았으나, 베리어막을 포함하는 것으로 이해될 수 있다.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 반도체 소자는 상기 O2 플라즈마 처리된 FSG막의 표면이 공기 중의 수분에 대한 베리어(Barrier)역할을 하기 때문에, 상기 공기 중의 수분이 상기 FSG막에 흡수되는 것을 방지할 수 있다.
이상에서와 같이, 본 발명은 FSG막을 형성한 다음, 상기 FSG막 표면에 O2 플라즈마 처리를 실시하여 상기 FSG막 표면을 개질시킴으로써, 공기 중의 수분이 상기 FSG막에 흡착되는 것을 방지하여, 상기 FSG막의 유전율이 상승됨을 방지할 수 있음은 물론, 후속으로 형성되는 감광막패턴의 CD(Critical Dimension)가 감소되는 것을 방지할 수 있으며, 상기 FSG막 상에 형성되는 SiN막과의 접착성(Adhesion)이 약화됨을 방지할 수 있다. 이에, 소자의 신뢰성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 공정 단면도.
-도면의 주요 부분에 대한 부호의 설명-
10 : 반도체 기판 11 : 제1 FSG막
12 : 제1 SiN막 13 : 제2 FSG막
14 : 제1감광막패턴 15 : 비아홀
16 : 제2감광막패턴 17 : 트렌치
18 : Cu막 18a : 상부 금속배선
19 : 제2 SiN막

Claims (3)

  1. 하부 금속배선이 형성된 반도체 기판을 제공하는 단계;
    상기 기판 상에 제1 FSG막을 형성하는 단계;
    상기 제1 FSG막 표면에 O2 플라즈마 처리를 실시하는 단계;
    상기 O2 플라즈마로 표면 처리된 상기 제1 FSG막 상에 제1 SiN막 및 제2 FSG막을 차례로 형성하는 단계;
    상기 제2 FSG막 표면에 O2 플라즈마 처리를 실시하는 단계;
    상기 02 플라즈마로 표면 처리된 상기 제2 FSG막 상에 비아홀 형성영역을 한정하는 제1감광막패턴을 형성하는 단계;
    상기 제1감광막패턴을 식각 장벽으로 이용하여 상기 제2 FSG막, 제1 SiN막 및 제1 FSG막을 식각하여 비아홀을 형성하는 단계;
    상기 제1감광막패턴을 제거하고, 상기 제2 FSG막 상에 트렌치 형성영역을 한정하는 제2감광막패턴을 형성하는 단계;
    상기 제2감광막패턴을 식각 장벽으로 이용하여 상기 제2 FSG막을 식각하여 트렌치를 형성하는 단계;
    상기 제2감광막패턴을 제거한 후, 상기 결과물 전체에 Cu막을 증착하는 단계;
    상기 제2 FSG막이 노출될 때까지 상기 Cu막을 씨엠피하여 상기 비아홀을 포함한 트렌치 구조를 채워 상기 하부 금속배선과 연결되는 상부 금속배선을 형성하는 단계; 및
    상기 결과물 상에 제2 SiN막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1항에 있어서, 상기 O2 플라즈마 처리는 인-시튜(In-Situ) 및 엑스-시튜(Ex-Site)방식 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1항에 있어서, 상기 O2 플라즈마 처리는 에너지원으로서 열에너지 및 광에너지 중 어느하나를 이용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
KR1020030089290A 2003-12-10 2003-12-10 반도체 소자의 금속배선 형성방법 KR20050056349A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030089290A KR20050056349A (ko) 2003-12-10 2003-12-10 반도체 소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030089290A KR20050056349A (ko) 2003-12-10 2003-12-10 반도체 소자의 금속배선 형성방법

Publications (1)

Publication Number Publication Date
KR20050056349A true KR20050056349A (ko) 2005-06-16

Family

ID=37250964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030089290A KR20050056349A (ko) 2003-12-10 2003-12-10 반도체 소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR20050056349A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929732B1 (ko) * 2007-12-24 2009-12-03 주식회사 동부하이텍 반도체 소자의 배선 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100929732B1 (ko) * 2007-12-24 2009-12-03 주식회사 동부하이텍 반도체 소자의 배선 제조방법

Similar Documents

Publication Publication Date Title
US6319809B1 (en) Method to reduce via poison in low-k Cu dual damascene by UV-treatment
US6159661A (en) Dual damascene process
KR20050069591A (ko) 반도체 소자의 듀얼 다마신 배선 및 그 제조 방법
US20070238306A1 (en) Method of forming dual damascene semiconductor device
KR20010019643A (ko) 저유전율 절연막을 갖는 다층 금속배선의 형성방법
US6821896B1 (en) Method to eliminate via poison effect
KR100614782B1 (ko) 이중 다마신 구조를 포함하는 집적회로 제조방법 및 집적회로
KR20050114784A (ko) 반도체 소자의 구리배선 형성방법
US7300879B2 (en) Methods of fabricating metal wiring in semiconductor devices
KR20050056349A (ko) 반도체 소자의 금속배선 형성방법
KR100323719B1 (ko) 반도체소자의 금속배선 및 그 제조방법
KR20030058523A (ko) 듀얼 다마신공정에 의한 다층 금속배선의 형성 방법
KR20040093565A (ko) 반도체 소자의 제조방법
KR100791688B1 (ko) 반도체 제조 공정에서의 듀얼 다마신 패턴 형성 방법
JPH11186274A (ja) デュアル・ダマスク技術
KR100678003B1 (ko) 듀얼 다마신 패턴 형성 방법
KR20090044669A (ko) 반도체소자의 층간 절연 방법
KR100393968B1 (ko) 반도체 소자의 이중 다마신 형성방법
KR20040058959A (ko) 듀얼 다마신 패턴 형성 방법
KR100497776B1 (ko) 반도체 소자의 다층배선 구조 제조방법
KR100219062B1 (ko) 반도체 장치의 금속배선 형성방법
KR100406733B1 (ko) 반도체 소자의 제조 방법
KR20040063299A (ko) 이중 다마신 공정을 사용하여 비아 콘택 구조체를형성하는 방법
KR100415988B1 (ko) 반도체 장치의 비아홀 형성 방법
TW202029367A (zh) 半導體裝置的製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination