KR19990057064A - 반도체소자의 배선형성방법 - Google Patents

반도체소자의 배선형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 배선형성에 있어서, 금속간 유전체막에 외부로부터 이물질이 유입되지 않도록 하기 위해 금속간 유전체막의 상, 하부에 형성하는 보호막을 유전율이 낮은 FSG(Fluorine-doped Silicate Glass)로 사용하여 신호의 스피드특성을 개선시키기 위한 것으로써, 복수개의 소자들이 형성된 기판상에 복수개의 메탈라인을 패터닝하는 공정과, 상기 메탈라인을 포함한 기판전면에 제 1FSG층을 형성하는 공정과, 상기 제 1FSG층상에 금속간 유전체막을 형성하는 공정과, 상기 금속간 유전체막상에 제 2FSG층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

반도체소자의 배선형성방법
본 발명은 반도체소자에 관한 것으로 특히, 저유전율을 갖는 금속간 절연막을 사용하여 신호의 스피드특성을 개선시키는데 적당한 반도체소자의 배선형성방법에 관한 것이다.
이하, 종래기술에 따른 반도체소자의 배선형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 1c는 종래 반도체소자의 배선형성방법을 설명하기 위한 공정단면도이다.
먼저, 도 1a에 도시한 바와 같이, 다수의 소자(도면에 도시되지 않음)가 형성된 기판(11)상에 복수개의 메탈라인(12)을 패터닝한다.
상기 기판(11)은 반도체기판 또는 반도체기판상에 형성된 절연물질을 포함한다.
이어서, 도 1b에 도시한 바와 같이, 상기 메탈라인(12)을 포함한 기판(11) 전면에 제 1PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)층(13)을 형성한다.
이어, 상기 제 1PETEOS층(13)상에 금속간 유전체막(14)을 형성한다.
여기서, 상기 금속간 유전체막(14)으로서는 플로우어블 옥사이드(Flowable Oxide)를 사용한다.
상기와 같이, 금속간 유전체막(14)을 형성한 다음, 상기 금속간 유전체막(14)상에 제 2PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)층(15)을 적층 형성한다.
이때, 상기 제 1, 제 2PETEOS층(13, 15)의 유전율은 약 4.0정도가 된다.
이와 같이, 상기 금속간 유전체막(14)으로써, SOG(Spin On Glass)의 일종인 플로우어블 옥사이드를 사용할 경우에는 상기 금속간 유전체막(14)의 하부와 상부에 각각 제 1PETEOS층(13)과, 제 2PETEOS층(15)을 형성하게 되는데, 상기 제 1, 제 2PETEOS층(13, 15)을 형성하는 이유는 외부로부터(즉, 다른 배선층 및 절연층) 이물질(수분)등이 금속간 유전체막(14)으로 침투하지 못하도록 보호하기 위함이다.
그러나 상기와 같은 종래 반도체소자의 배선형성방법은 금속간 유전체막으로 수분등이 침투되지 못하도록 보호하기 위해 금속간 유전체막의 하부 및 상부에 형성되는 제 1PETEOS층과 제 2PETEOS층의 유전상수가 높으므로 신호의 스피드특성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로써, 금속간 유전체막의 상, 하부에 저유전상수를 갖는 FSG(Fluorine-doped Silicate Glass)를 형성하여 신호의 스피드특성을 개선시키는데 적당한 반도체소자의 배선형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 1c는 종래기술에 따른 반도체소자의 배선형성방법을 설명하기 위한 공정단면도
도 2a 내지 2c는 본 발명의 반도체소자의 배선형성방법을 설명하기 위한 공정단면도
<도면의 주요부분에 대한 부호의 설명>
11 : 기판 12 : 메탈라인
13, 15 : 제 1, 제 2PETEOS층
14 : 금속간 유전체막 16, 17 : 제 1, 제 2FSG층
상기의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 배선형성방법은 복수개의 소자들이 형성된 기판상에 복수개의 메탈라인을 패터닝하는 공정과, 상기 메탈라인을 포함한 기판전면에 제 1FSG층을 형성하는 공정과, 상기 제 1FSG층상에 금속간 유전체막을 형성하는 공정과, 상기 금속간 유전체막상에 제 2FSG층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 배선형성방법을 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 2c는 본 발명에 따른 반도체소자의 배선형성방법을 설명하기 위한 공정단면도이다.
먼저, 도 2a에 도시한 바와 같이, 복수개의 소자(트랜지스터 등)(도면에 도시되지 않음)들이 형성된 기판(11)상에 메탈을 증착한 후, 사진식각 공정을 이용한 패터닝공정으로 복수개의 메탈라인(12)들을 형성한다.
여기서, 상기 기판(11)은 반도체기판 또는 반도체기판상에 형성된 절연물질을 포함한다.
이어, 도 2b에 도시한 바와 같이, 상기 메탈라인(12)들을 포함한 반도체기판(11) 전면에 플루오린이 도핑된 제 1FSG(Fluorine-doped Silicate Glass)층(16)을 형성한다.
여기서, 상기 제 1FSG층(16)을 형성하는 이유는 메탈라인(12) 또는 하부층으로부터 후에 형성되는 금속간 유전체막의 유전상수를 증가시키는 수분등과 같은 이물질이 침투되지 못하게 하기 위함이다.
그리고, 도 2c에 도시한 바와 같이, 상기 제 1FSG층(16)상에 금속간 유전체막(14)을 형성한다.
이때, 상기 금속간 유전체막(14)은 SOG(Spin On Glass)의 일종인 플로우어블 옥사이드(Flowable Oxide)를 사용한다.
이어, 상기 금속간 유전체막(14)상에 제 2FSG층(17)을 차례로 적층형성한다.
여기서, 상기 제 2FSG층(17)을 형성하는 이유는 후에 계속되는 공정중에 이물질(수분)이 금속간 유전체막(14)으로 침투되어 유전율을 증가시키는 것을 방지하기 위함이다.
그리고, 상기 제 1, 제 2FSG(16, 17)의 유전율은 약 3.5정도이며, 고밀도 플라즈마장비에서 화학기상증착법(CVD)으로 증착한다.
이와 같이, 반도체소자의 배선형성에 있어서, 금속간 유전체막(14)으로 SOG(Spin On Glass)의 일종인 플로우어블 옥사이드를 사용할 경우에는 상기 금속간 유전체막(14)으로 이물질등이 침투되지 못하도록 금속간 유전체막(14)의 상, 하부에 보호막을 형성하게 되는데, 상기 금속간 유전체막(14) 뿐만 아니라 상기 보호막의 유전율 또한 신호의 스피트특성에 영향을 미치게 된다.
이상 상술한 바와 같이, 본 발명의 반도체소자의 배선형성방법은 금속간 유전체막으로의 이물질이 침투되는 것을 방지하기 위해 금속간 유전체막의 상, 하부에 보호막을 형성하게 되는데 상기 보호막으로써, 유전율이 낮은 FSG층을 이용함에 따라 신호의 스피드특성을 개선시키는 효과가 있다.

Claims (4)

  1. 복수개의 소자들이 형성된 기판상에 복수개의 메탈라인을 패터닝하는 공정과,
    상기 메탈라인을 포함한 기판전면에 제 1FSG층을 형성하는 공정과,
    상기 제 1FSG층상에 금속간 유전체막을 형성하는 공정과,
    상기 금속간 유전체막상에 제 2FSG층을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 배선형성방법.
  2. 제 1항에 있어서,
    상기 금속간 유전체막은 SOG일종인 플로우어블 옥사이드(Flowable Oxide)를 사용하는 것을 특징으로 하는 반도체소자의 배선형성방법.
  3. 제 1항에 있어서,
    상기 기판은 반도체기판 또는 반도체기판상에 형성된 절연물질을 포함하는 것을 특징으로 하는 반도체소자의 배선형성방법.
  4. 제 1항에 있어서,
    상기 제 1, 제 2FSG층은 고밀도 플라즈마장비에서 화학기상증착법으로 형성하는 것을 특징으로 하는 반도체소자의 배선형성방법.
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