KR100341848B1 - 반도체소자의보호막형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 보호막 형성 방법에 관한 것으로, 보호막 형성시 발생되는 보이드(Void)로 인한 금속 배선의 결함을 방지하기 위하여 최상부 금속 배선의 하부에 캐핑막을 형성하고, 상기 최상부 금속 배선을 폴리이미드막으로 보호하므로써 금속 배선에 결함이 발생되지 않도록 하여 소자의 신뢰성을 향상시키며, 공정을 단순화시킬 수 있는 반도체 소자의 보호막 형성 방법에 관한 것이다.

Description

반도체 소자의 보호막 형성 방법
본 발명은 반도체 소자의 보호막 형성 방법에 관한 것으로, 특히 금속 배선에 결함이 발생되지 않도록 하여 소자의 신뢰성이 향상될 수 있도록 한 반도체 소자의 보호막 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 금속층은 이중 또는 다중 구조로 형성된다. 그러므로 금속층간의 절연 및 외부의 영향으로부터 금속층을 보호하는 공정은 매우 중요하다 할 수 있다. 그러면 이와 같은 목적으로 실시되는 종래 반도체 소자의 보호막 형성 방법을 도 1A 내지 도 1C를 통해 설명하면 다음과 같다.
종래에는 도 1A에 도시된 바와 같이 절연층(2)이 형성된 실리콘 기판(1)상에 알루미늄(Al)과 같은 금속을 증착한 후 패터닝하여 하부 금속 배선(3)을 형성한다. 그리고 금속층간의 절연 및 평탄화를 위하여 도 1B에 도시된 바와 같이 전체 상부면에 금속층간 절연막(4), SOG(Spin On Glass)막(5A)을 순차적으로 형성하고, 상기 금속층간 절연막(4)이 노출되는 시점까지 상기 SOG막(5A)을 에치 백(Etch Back)하여 표면을 평탄화시킨 다음 전체 상부면에 산화막(5B)을 형성한다.
그리고 상기 산화막(5B)상에 금속을 증착하고 패터닝하여 상부 금속 배선(6)을 형성한다. 이후 상기 상부 금속 배선(6)을 외부의 영향으로부터 보호하기 위하여 전체 상부면에 제 1 및 제 2 보호막(7 및 8)을 순차적으로 형성한다. 상기 제 1 및 제 2 보호막(7 및 8)은 실리콘 산화막 및 실리콘 질화막을 화학 기상 증착 방법으로 증착하여 형성하는데, 이때 상기 상부 금속 배선(6) 사이의 제 1 및 제 2 보호막(7 및 8)에 보이드(Void; 9)가 발생되는데, 특히 금속 배선간의 거리가 보호막의 총두께보다 짧을 겅우에는 상기 보이드(9)의 발생율이 높아진다. 그러므로 수분의 흡수 및 열 팽창 등으로 인하여 소자의 신뢰성이 저하된다.
또한 상기 제 1 및 제 2 보호막(7 및 8)은 압축 응력이 크기 때문에 압축 응력 스트레스(Stress)에 의해 상기 상부 금속 배선(6)에 낫치(Notch) 및 보이드 등과 같은 결함이 발생된다.
따라서, 본 발명은 상기의 문제를 해결하기 위해 안출된 것으로, 본 발명은 최상부 금속 배선의 하부에 캐핑막을 형성하고, 상기 최상부 금속 배선을 폴리이미드막으로 보호하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 보호막 형성 방법을 제공하는 데 그 목적이 있다.
도 1A 내지 도 1C는 종래 반도체 소자의 보호막 형성 방법을 설명하기 위한 소자의 단면도.
도 2A 내지 도 2C는 본 발명에 따른 반도체 소자의 보호막 형성 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 및 11: 실리콘 기판 2 및 12: 절연층
3 및 13: 하부 금속 배선 4 및 14: 금속층간 절연막
5A: SOG막 5B: 산화막
6 및 16: 상부 금속 배선
7 및 8: 제 1 및 제 2 보호막 15: 캐핑막
17: 폴리이미드막
상기한 목적을 달성하기 위한 본 발명은 절연층이 형성된 실리콘 기판상에 하부 금속 배선을 형성한 후 전체 상부면에 금속층간 절연막을 형성하고 표면을 평탄화시키는 단계와, 상기 금속층간 절연막상에 굴절율이 높은 캐핑막을 형성하는 단게와, 상기 캐핑막상에 상부 금속 배선을 형성한 후 전체 상부면에 폴리이미드막을 형성하는 단계로 이루어지는 것을 특징으로 하며, 또한 상기 폴리이미드막을 형성하는 단계로부터 상기 폴리이미드막을 열처리하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2A 내지 도 2C는 본 발명에 따른 반도체 소자의 보호막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2A는 절연층(12)이 형성된 실리콘 기판(11)상에 금속을 증착한 후 패터닝하여 하부 금속 배선(13)을 형성하고, 전체 상부면에 금속층간 절연막(14) 및캐핑(Capping)막(15)을 순차적으로 형성한 상태의 단면도이다.
상기 금속층간 절연막(14)은 증착 후 화학적 기계적 연마(CMP) 방법으로 평탄화시키거나, SOG막을 도포한 후 플로우시켜 평탄화시키며, 상기 캐핑막(15)은 옥시나이트라이드(Oxynitride)막 또는 질화막을 2000 내지 5000Å의 두께로 증착하여 형성한다.
이때, 상기 캐핑층(15)은 비교적 조성이 치밀한 옥시나이트라이드막 또는 질화막과 같은 질화막 계열의 물질을 이용하여 형성하므로써, 후속 공정에 의해 발생되는 불순물 등이 외부로부터 침투되는 것을 차단할 수 있다.
도 2B는 상기 캐핑막(15)상에 금속을 증착한 후 패터닝하여 상부 금속 배선(16)을 형성한 상태의 단면도이고, 도 2C는 전체 상부면에 폴리이미드막(17)을 2 내지 5μm의 두께로 형성한 상태의 단면도이다.
상기 폴리이미드막(17)은 전체 구조 상부에 감광막(Photo sensitive) 이나 비감광막(Non-photo sensitive) 폴리이미드를 2 내지 5μm의 두께로 코팅한 후, 350℃의 온도에서 3시간 동안 열처리 공정(Curing)을 실시하여 형성한다.
상기와 같이, 폴리이미드막(17)은 폴이이미드의 특성상 유동성이 좋아 보이드가 발생되지 않으며, 인장 응력을 가지기 때문에 상기 상부 금속 배선(16)에 결함이 발생되는 것을 방지할 수 있다. 또한, 상기 폴리이미드를 코팅한 후 열처리 공정을 실시하므로써 상기 상부 금속 배선(16)의 합금이 가능하다.
상술한 바와 같이, 본 발명에 의하면 최상부 금속 배선의 하부에 캐핑막을형성하고, 상기 최상부 금속 배선을 폴리이미드막으로 보호하므로써 금속 배선에 결함이 발생되지 않도록 하여 소자의 신뢰성이 향상되며, 상기 폴리이미드막 형성 후 실시되는 열처리에 의해 금속 배선의 합금이 가능하여 공정을 단순화시킬 수 있는 탁월한 효과가 있다.

Claims (6)

  1. 절연층이 형성된 실리콘 기판상에 하부 금속 배선을 형성한 후 전체 상부면에 금속층간 절연막을 형성하고 표면을 평탄화시키는 단계;
    상기 금속층간 절연막상에 굴절율이 높은 캐핑막을 형성하는 단계; 및
    상기 캐핑막상에 상부 금속 배선을 형성한 후 전체 상부면에 폴리이미드막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 보호막 형성 방법.
  2. 제 1 항에 있어서,
    상기 캐핑막은 2000 내지 5000Å의 두께로 형성된 것을 특징으로 하는 반도체 소자의 보호막 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 캐핑막은 옥시나이트라이드인 것을 특징으로 하는 반도체 소자의 보호 막 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 캐핑막은 질화막인 것을 특징으로 하는 반도체 소자의 보호막 형성 방법.
  5. 제 1 항에 있어서,
    상기 폴리이미드막은 2 내지 5㎛의 두께로 형성된 것을 특징으로 하는 반도체 소자의 보호막 형성 방법.
  6. 제 1 항에 있어서,
    상기 폴리이미드막을 형성한 후, 상기 폴리이미드막을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 보호막 형성 방법.
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