KR100252456B1 - 전자 방출 장치, 그것을 사용하는 화상 형성 장치 및 그 제조 방법 - Google Patents

Abstract

본 발명의 전자 방출 장치는 전자 방출부를 갖는 도전성 막을 포함한 전자 방출 소자와, 전자를 흡인하는 흡인 전극으로 구성된다. 도전성 막에 전기적으로 절연된 연재 영역이 포함되어 도전성 막을 고전위 측과 저전위 측으로 분리한다. 절연 영역은 고전위 측에서 돌출하는 부분과 저전위 측에서 돌출하는 부분으로 형성되는 거의 주기적인 형상을 갖는다. 절연 영역의 한 주기에서 고전위 측에서 돌출하는 부분의 적어도 일부에 연속적으로 전자 방출부들이 형성된다.

Description

전자 방출 장치, 그것을 사용하는 화상 형성 장치 및 그 제조 방법

본 발명은 전자원 및 전자원의 응용으로서 표시 장치에 관한 것으로, 특히 세로운 구조를 갖는 표면 전도형 전자 방출 소자, 전자 방출 장치 또는 표면 도전 전자 방출 소자를 사용하는 전자원, 및 전자원의 응용으로서 표시 장치와 같은 화상 형성 장치에 관한 것이다.

표면 전도형 전자 방출 장치를 사용하는 전자 방출 장치는 단순한 구조를 가지며, 용이하게 제조될 수 있으며 수 V 내지 수십 V의 구동 전압에 의해 구성될 수 있다. 최근에, 평탄형 표시 장치로서 전자 방출 장치가 개발되어 연구되어 왔다.

예를 들어, 일본 특허 공보 제7-235255호에는 표면 전도형 전자 방출 장치 및 그것을 사용하는 전자 방출 장치의 구조 및 제조 방법이 상세히 기술되어 있다. 종래 기술을 간단히 기술하겠다.

제1a도 및 제1b도는 종래의 표면 전도형 전자 방출 소자의 개략도이다. 제1a도는 소자의 평면도이며, 제1b도는 소자의 측면도이다. 소자는 기판(1), 포지티브 소자 전극(2) 및 네거티브 소자 전극(3)을 포함하며, 전원(도시되지 않음)에 접속되어 있다. 도전성 막(5004 및 5005)는 포지티브 소자 전극(2) 및 네거티브 소자 전극(3)에 각각 전기적으로 접속된다. 전극(2 및 3)의 두께는 수십 nm 내지 수 ㎛이다. 도전성 막(5004 및 5005)의 두께는 약 1nm 내지 수십 nm이다. 균열(5006)은 도전성 막(5005)로부터 도전성 막(5004)를 거의 전기적으로 분리시킨다. 제조 공정과 함께 균열의 특징적 특성을 기술하겠다. 소자가 형성된 후, 균열(5006)의 포지티브 소자 전극층 상의 도전성 막의 말단부로부터 전자들이 분산 및 방출된다.

제2도를 참조하여, 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치를 후술하겠다.

제2도는 제1a도 및 제1b도에 도시된 구조를 갖는 표면 전도형 전자 방출 소자를 도시하는 개략도이다.

이 장치는 소자 전압 V_f을 소자에 인가하기 위한 전원(10), 소자 전극(2 및 3) 양단을 흐르는 소자 전류 I_f를 측정하기 위한 전류계(11), 소자의 전자 방출부로부터 방출된 전자들을 포착하기 위한 흡인 전극(12), 전압 V_a을 흡인 전극(!2)에 인가하기 위한 고전압 전원(13) 및 표면 전도형 전자 방출 소자로부터 방출된 전자들에 의해 발생된 방출 전류 I_e를 측정하며 흡인 전극(12)에 달하는 전류계(14)를 포함한다. 게다가, 필요하면 전자 도달 위치의 분포를 측정하기 위해 메쉬 전극 또는 인 플레이트(phosphor plate)가 흡인 전극(12)에 부착된다. 전자를 방출하기 위해, 전원(10)은 소자 전극(2 및 3)에 접속되며, 전원(13)은 전자 방출 소자 및 흡인 전극(12)에 접속된다. 소자 전류 I_f및 방출 전류 I_e를 측정하기 위해, 전류계(11 및 14)는 제2도에 도시된 바와 같이 접속된다.

표면 전도형 전자 방출 소자 및 흡인 전극은 제2도에 도시된 바와 같이, 소자에 인가된 전압 및 전극이 진공관 이외에 제어될 수 있도록 진공관(16)에 설정되어 있다. 배기 펌프(15)는 터보 펌프 및 회전 펌프로 이루어지는 통상 고진공 배기 시스템 및 이온 펌프로 이루어지는 초 고진공 배기 시스템에 의해 구성된다. 전체 진공관(16) 및 전자 방출 소자 기판은 히터(도시되지 않음)에 의해 가열될 수 있다.

소자 전압 V_f는 약 0 내지 수십 V 범위 내에서 변할 수 있으며, 흡인 전극의 전압 V_a는 0 내지 kV 범위 내에서 변할 수 있다. 흡인 전극과 전극 방출 소자 사이의 거리 H는 수 mm와 비슷하게 설정된다.

이제, 제3a도 내지 제3c도를 참조하여, 표면 전도형 전자 방출 소자를 제조하는 방법을 후술하기로 한다.

[단계-a]

세정된 소다-석회 글래스 상에 스퍼터링에 의해 약 0.5㎛의 두께를 갖는 실리콘 산화막이 형성되며, 기판(1) 상에 소자 전극(2 및 3)의 포토레지스트 패턴(네거티브 패턴)이 형성된다. 예를 들어, 5nm의 두께를 갖는 Ti 막 및 100nm 두께를 갖는 Ni 막이 진공 피착에 의해 최종 구조 상에 순차적으로 피착된다. 포토레지스트 패턴은 유기 용매에 의해 용해된다. Ni 및 Ti 피착막은 리프트 오프(lifted off)되어 소자 전극(2 및 3)을 형성한다(제3a도 참조).

[단계-b]

약 100nm 두께를 갖는 Cr 막은 진공 피착에 의해 피착되며, 포토리소그래피에 의해 패터닝되어, 도전성 막에 적합한 개구를 형성한다. 유기 Pd 합성물(ccp4230, Okuno Seiyaku K.K.에 의해 상용화됨)은 스피너에 의해 회전가능하게 도포되며, 가열 및 베이킹 처리가 수행되어, 주성분이 팔라듐 산화물인 미세 입자로 형성된 도전성 막(7)을 형성한다. 미세 입자의 막은 복수의 미세 입자들로 구성된 막이다. 미세 구조의 경우에는, 미세 입자들은 분산된 입자들로 한정되지 않는다. 이 막은 또한 서로에 인접하게 또는 서로 중첩되도록 배열된(섬 구조도 또한 포함됨) 미세 입자들로 구성된 막일 수도 있다.

[단계-c]

Cr 막은 산 에천트를 사용하여 에칭되고, 리프트 오프되어 소망 패턴의 도전성 막(7)을 형성한다(제3도 참조).

[단계-d]

소자는 제2도에 도시된 장치 내에 설정된다. 이 장치는 약 2.7×10^-3Pa(2×10^-5Torr)의 진공도로 진공 펌프에 의해 배기된다. 소자 전압 V_f을 소자에 인가하기 위한 전원(10)이 소자 전극(2 및 3)의 양단에 전극을 인가하여 소위 통전 포밍(energization forming)이라 불리는 대전 처리를 수행한다. 통전 포밍 처리는 일정하거나 점차적으로 증가되는 펄스 높이를 갖는 펄스 전압을 인가함으로써 수행된다. 이러한 통전 포밍 처리를 사용하여, 도전성 막(7)은 국부적으로 파괴, 변형 또는 그 특성이 변화되어 균열(5006)을 형성한다(제3c도 참조). 동시에, 통전 포밍중에 도전성 막(7)이 국부적으로 파괴 또는 변형되지 않도록 저항 측정 펄스가 예를 들어, 0.1 V의 전압의 통전 포밍 펄스들 사이에 삽입된 후, 저항을 측정한다. 도전성 막(7)의 측정된 저항이 약 1MΩ 이상이 되는 경우, 소자로의 전압 인가가 중단되어 통전 포밍이 종료된다.

[단계-e]

통전 포밍 처리된 소자는 양호하게는 소위 활성화(activation)라 불리는 처리를 받는다. 활성화 처리로 사용하여, 소자 전류 I_f및 방출 전류 I_e는 크게 변한다. 활성화 처리는 예를 들어, 통전 포밍에서와 같이, 유기 물질의 가스를 함유하는 대기 내에 펄스 인가를 반복함으로써 수행된다. 이러한 대기는 예를 들어, 오일 확산 펌프(oil diffusion pump) 또는 회전 펌프를 사용하여 진공관을 배기할 때 대기 내에 남아있는 유기 가스를 사용하거나, 이온 펌프 또는 그와 같은 것을 사용하여 진공관을 충분히 배기함으로써 얻어진 진공으로 적당한 유기 물질의 가스를 공급하여 얻어질 수 있다. 유기 물질의 양호한 가스 압력은 용융 형태, 진공관의 형태 또는 유기 물질의 타입에 따라 변하며, 그 상황에 따라 적절히 설정된다. 적절한 유기 가스의 예로는 알칸, 알켄 및 알킨과 같은 알리파틱 탄화수소, 아로마틱 탄화수소, 알콜, 알데히드, 케톤, 아민, 페놀, 카르복실산 및 설폰산과 같은 유기산이 있다. 특히, 메탄, 에탄 또는 프로판과 같이 C_nH_2n+2로 나타낸 포화된 탄회수소, 에틸렌 또는 프로필렌, 벤젠, 톨루엔, 메탄올, 에탄올, 포름알데히드, 아세트알데히드, 아세톤, 메틸 에틸 케톤, 메틸아민, 에틸아민, 페놀, 포름산, 초산 또는 프로피오닉산 또는 그들의 혼합물과 같이 C_nH_2n으로 나타낸 불포화된 탄화수소가 사용될 수 있다. 이러한 공정으로 인해, 대기 중에 존재하는 유기 물질로부터 발생되는 카본 및/또는 카본 화합물이 소자 상에 피착되어, 소자 전류 I_f및/또는 방출 전류 I_e가 크게 변화된다. 활성화 처리의 종단은 소자 전류 I_f및 방출 전류 I_e를 측정하면서 적절히 결정된다. 펄스 폭, 펄스 간격 및 펄스 높이는 적절히 설정된다. 카본/또는 카본 화합물은 예를 들어, 그레파이트(그레파이트는 소위 HOPG, PG 또는 GC를 포함하며, HOPG는 거의 완전한 그레파이트 결정 구조이며, PG는 약 20nm의 결정 그레인을 갖는 약간 무질서한 결정 구조이며, GC는 2nm 정도의 작은 크기를 갖는 결정 구조를 포함하며 상당히 무질서한 결정 구조를 갖는다) 또는 비결정 카본(비결정 카본은 비정질(amorphous) 카본 또는 비정질 카본의 혼합물 및 그래파이트의 미세 결정을 의미한다)을 의미한다. 카본 및/또는 카본 화합물의 두께는 양호하게는 50nm 이하이며, 보다 양호하게는 30nm 이하이다. 카본 화합물을 피착함으로써, 유효적인 균열의 폭은 전자들이 포지티브 소자 전극층 상의 도전성 막의 말단부로부터 분산되고 방출도;도록 감소된다. 최종 소자의 전자 방출 위치가 10 내지 100nm의 측정시 균열을 따라 평균화되는 경우, 전자 방출 위치는 공지된 바와 같이 균열을 따라 연속적으로 분포된다. 즉, 전자 방출 지점은 10 내지 100nm의 해상도로 거의 연속적으로 균일하게 존재한다.

상기 처리에 의해 얻어진 전자 방출 소자는 양호하게는 안정화 처리(stabilization)가 수행된다. 안정화 처리시, 진공관 내 및 소자 상의 유지 물질이 제거된다. 진공관(16)을 배기하기 위한 진공 펌프(15)의 경우, 오일을 사용하지 않는 펌프는 양호하게는 애퍼처로부터 발생된 오일이 소자 특성에 영향을 미치는 것을 방지하는데 사용된다. 특히, 수착 펌프 및 이온 펌프의 결합체와 같은 진공 배기 장치가 사용될 수 있다. 오일 확산 펌프 또는 회전 펌프가 배기 장치로서 사용되고 배기 장치로부터 발생된 오일 성분으로부터의 유기 가스가 활성화 처리시 사용되는 경우, 이러한 성분의 부분압은 최소화되어야 한다. 배기관 내의 유기 성분의 부분압은 양호하게는 카본 및/또는 카본 화합물을 피착하기에는 너무 낮은 예를 들어, 1.3×10^-6Pa(1×10^-8Torr) 이하이며, 보다 양호하게는 1.3×10^-8Pa(1×10^-10Torr) 이하이다. 진공관이 배기될 때, 전체 진공관은 양호하게는 진공관 또는 전자 방출 소자의 내벽 상에 흡수된 유기 물질 분자를 쉽게 제거하도록 가열된다. 가열은 양호하게는 80℃ 내지 250℃에서 수행되며 보다 양호하게는, 150℃ 이상에서 가능한 한 길게 한시간 수행된다. 그러나, 가열 조건은 이것으로 한정되지는 않는다. 가열은 진공관의 크기 및 형태 및 전자 방출 소자의 구조를 포함하는 다양한 조건에 따라 적절히 선택될 조건에서 수행된다. 진공관 내의 압력은 최소화되어야 하며, 양호하게는 1.3×10^-5Pa(1×10^-7Torr) 이하이며, 보다 양호햐게는 1.3×10^-6Pa(1×10^-8Torr) 이하이다. 소자를 구동하기 위한 분위기로서, 안정화 처리의 종단의 분위기가 양호하게는 유지된다. 그러나, 분위기는 이것에만 한정되는 것은 아니다. 유기 물질이 충분히 제거되는 한, 진공 자체의 정도가 약간 저하되더라도 충분히 안정한 특성이 유지될 수 있다. 이러한 진공 분위기를 사용함으로써, 카본 및/또는 카본 화합물의 새로운 피착이 방지될 수 있으며, 진공관의 내벽 또는 소자의 기판 상에 흡수된 H₂O 또는 O₂는 제거되어 소자 전류 I_f및 방출 전류 I_e를 안정화 한다.

제4도를 참조하여, 상술된 소자 구조를 가지며 상기 제조 방법에 의해 제조된 전자 방출 장치의 기본 특징을 설명하겠다. 제4도는 제2도에 도시된 전자 방출 장치에 의해 측정된 방출 전류 I_e, 소자 전류 I_f및 소자 전압 V_f사이의 전형적인 관계를 도시한다. 제4도는 방출 전류 I_e가 소자 전류 I_f보다 매우 작기 때문에 임의 유닛을 사용하여 도시되어 있다. 모든 축들은 실제 크기로 나타나 있다.

제4도로부터 분명하듯이, 전자 방출 장치는 방출 전류 I_e와 소자 전압 V_f사이의 관계에서 3가지 특성을 갖는다. 첫째, 소정 전압(이하, 임계 전압이라 칭함: 제4도에서 V_th) 이상인 소자 전압이 소자에 인가되면, 방출 전류 I_e가 급격히 증가한다. 인가된 전압이 임계 전압 V_th미만이면, 거의 방출 전류 I_e가 검출되지 않는다. 즉, 이러한 소자는 방출 전류 I_e에 대해 정확히 규정된 임계 전압 V_th을 갖는 비선형 소자이다. 두번째, 방출 전류 I_e가 소자 전압 V_f에 영향을 받기 때문에, 방출 전류 I_e는 소자 전압 V_f에 의해 제어될 수 있다. 세번째, 흡인 전극(12)에 의해 포착된 도달 전하량은 소자 전압 V_f이 인가되는 시간에 영향을 받는다. 즉, 흡인 전극(12)에 의해 포착된 전하량은 소자 전압 V_f이 인가되는 시간에 의해 제어될 수 있다.

상술된 특성에 따르면, 임계 전압 이상의 전압에서, 흡인 전극(12)에 의해 포착된 전자들은 대향 소자 전극 양단에 인가된 펄스 전압의 펄스 높이 및 폭에 의해 제어된다. 임계 전압 미만의 전압에서는, 흡인 전극에 거의 전자들이 도달하지 못한다. 다수의 전자 방출 소자가 배열되는 경우에도, 표면 전도형 전자 방출 소자는 개별 소자에 펄스 전압을 적절히 인가함으로써 입력 신호에 따라 선택될 수 있으므로, 전자 방출량이 제어될 수 있다.

복수의 전자 방출 장치가 이러한 원리에 기초하여 구성되는 경우, 평탄형 화상 표시 장치가 형성될 수 있다. 구성 방법은 일본 특허 공보 제7-235255호에 상세히 개시되어 있다. 이것을 간단히 기술하겠다. 복수의 표면 전도형 전자 방출 소자는 평탄형 화상 표시 장치의 화소에 따라 동일한 기판 상에 배열된다. 소자 전극(2 및 3)으로부터 배선들은 행 방향 및 열 방향 배선으로서 단순 매트릭스 내에 배열된다. 흡인 전극으로서는 공통 전극이 사용된다. 인 막은 전자 방출 소자에 대응하는 위치에서 흡인 전극 상에 도포되어, 화소를 형성한다. 화소들은 흡인 전극에 의해 흡인된 전자들에 의해 턴온될 수 있다. 구동시, 포지티브 전위 V(V_th>V>V_th/2)가 선택적으로 행 방향 배선에 인가되며, 네거티브 전위 -V(V_th>V>V_th/2)는 열 방행 배선에 선택적으로 인가된다. 이러한 동작으로 인해, 행 및 열에 따른 선택된 소자들만이 임계 전압 V_th이상의 소자 전압으로 인가된다. 이러한 사실 및 전자 방출 장치의 상술된 특성에 기초하여, 행 및 열에 따른 선택된 소자들만이 구동될 수 있다.

일반적 표면 전도형 소자를 사용하는 상술된 전자 방출 장치 이외에, 다음의 발명이 응용된다. 포지티브 소자 전극 및 네거티브 소자 전극이 대칭적이지 않은 표면 전도형 전자 방출 소자는 일본 특허 공보 제1-311532호, 제1-311533호 및 제1-311534호에 제안되어 있다. 일본 특허 공보 제1-311532호, 제1-311533호 및 1-311534호에서, 그 목적은 흡인 전극에 도달되는 전자 빔을 형성하는 것이다. 본 발명은 후술되는 바와 같이, 종래 기술의 문제점과는 상이한 문제점을 해결하는 것이다.

종래 기술에 기술된 전자 방출 장치의 원리에 따른 평탄형 표시 장치에서, 소자 전류량 I_f에 대한 흡인 전극(12)에 도달하는 전자들의 방출 전류량 I_e의 비에 대응하는 효율 η(η=I_e/I_f)은 양호하게는 높다. 특히, 효율 η이 증가될 수 있으면, 동일한 방출 전류 I_e를 얻을 필요가 있는 소자 전류 I_f는 감소될 수 있다. 소자들을 접속하기 위한 배선들이 쉽게 설계되거나 소자 저하가 억제되는 것이 기대될 수 있다.

본 발명에 의해 해결되는 문제점은 흡인 전극에 일정 전류량을 유지하면서 전자 방출 장치의 효율을 향상시키는 것이다.

이러한 문제점을 좀더 상세히 설명하기 위해, 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치의 메카니즘이 후술될 것이다.

상술된 바와 같이, 통전 포밍이라 불리는 처리 및 활성화라 불리는 처리를 사용하여, 도전성 막이 포지티브 소자 전극에 전기적으로 접속된 부분 및 네거티브 소자 전극에 전기적으로 접속된 부분으로 분리되도록 표면 전도형 전자 방출 소자의 도전성 막 내에 균열이 형성된다, 막 내의 nm의 균열 폭을 갖는 부분이 존재한다는 것을 알 수 있다. 게다가, 다양한 실험 및 컴퓨터 시뮬레이션은 전자들이 nm의 균열부에 인접한 고 전위측 막의 말단부로부터 거의 동위 원소적으로 방출된다는 것의 밝혀졌다(정확히 말하면, 전자들은 고전위측 막 부분의 말단부로부터 동위 원소적으로 방출되며, 실험 결과는 어떠한 반대도 없이 시뮬레이션 결과와 일치한다고 가정한다). 고전위측 막 부분은 도전성 막(5004) 및 포지티브 소자 전극(2)를 포함하는 등전위 부분으로 간주될 수 있는 전기적으로 접속된 부분이다. 유사하게, 도전성 막(5005) 및 네거티브 소자 전극(3)을 포함하는 등전위 부분으로 간주될 수 있는 부분은 이하 저전위측 막 부분으로서 참조된다.

정전계 내의 전자의 이동을 실험함으로써, 고전위측 막 부분의 말단부로부터 방출된 전자들이 전계 방출 전자 방출 소자에서 네거티브 소자 전극측으로부터 방출된 것과는 상이한 기능을 나타낸다는 것이 발견되었다. 전자 방출 장치 내의 전자들의 특징적 이동은 이하 실험될 것이다.

실제 표면 전도형 전자 방출 소자 내의 균열은 불규칙한 지그재그 형태를 갖는다. 지그재그 균열의 크기는 소자 형성 방법 또는 그 같은 방법에 영향을 받더라도, 때로 포지티브 소자 전극과 네거티브 소자 전극 사이의 폭의 거의 1/2 이하이다. 그러므로, 지그재그 균열을 고려하여 이론이 이루어져야 한다. 기술의 편의를 위해, 먼저, 최소 크기를 갖는 지그재그 균열이 있는 소자 및 이러한 소자에 대응하는 이론적 모델을 기술하기로 한다. 즉, 선형 균열의 경우의 정전 전위 분포는 기술될 것이다. 제5a도 내지 제5c도는 다양한 차례의 전위 분포의 단면도이다. (선형 균열의 경우의 전자들의 이동의 실험 후, 지그재그 경우의 균열이 상세히 실험될 것이며, 본 발명의 문제점이 설명될 것이다).

균열(30) 부분은 선형 균열이며, 소자 전극의 표면 및 막 부분은 z=0인 평면에 위치하며, 소정의 영역[제6도의 영역(34); 상세히 후술될 것임]보다 상당히 큰 영역을 갖도록 연장된다고 가정한다. 전위 분포가 고전위측 막 부분(31) 및 저전위측 막 부분(32) 상에 정확히 이원화된다고 간주되는 경우, 고전위측 막 부분(31) 및 저전위측 막 부분(32)는 2개의 대향하는 전극판에 전기적으로 접근될 수 있다. 소자와 흡인 전극(12) 사이의 거리 H는 주어진 영역(34)와 비교하여 상당히 크며, 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치 내의 전계 분포(E_x,0,E_z)는 (x,y) 평면을 복소수 평면이라 간주하고 수학식 1에 의해 구해진다.

[수학식 1]

여기서, i=

이며, π는 원형비이다. 좌표의 중심은 균열의 중심에 설정되며 D는 유효 균열 폭이다. V_f는 수 V 내지 수십 V의 범위 내에서 소자에 인가되는 전압이다. V_a는 수 kV 내지 수십 kV의 범위 내에서 소자 및 흡인 전극 양단에 인가된 전압이다. 소자와 흡인 전극 사이의 거리 H는 수 mm 정도이다. 그러므로, V_a/H는 약 10⁶내지 10⁷V/m 정도이다.

유효 폭 D는 폭이 균열 크기의 수십배의 거리만큼 균열의 중심으로부터 분리된 위치에서 실제 전계와 일치하도록 수학식 1에 알맞은 파라미터로서의 폭을 의미한다. 실험적으로 공지된 바와 같이, 이러한 폭은 표면 전도형 전자 방출 소자에서 수 nm 정도이다.

제5a도 내지 제5c도는 다양한 척도로 수학식 1에 의해 기술된 전계를 적분함으로써 얻어진 전위 분포를 도시한다. 제5a도는 mm의 전위 분포를 도시한다. 제5b도는 ㎛의 전위 분포를 도시한다. 제5c도는 nm의 전위 분포를 도시한다. (수학식 1에 의해 근사화된 균열, 고전위측 막 부분, 저전위측 막 부분 및 흡인 전극(12)는 각각 30, 31, 32 및 33으로 나타나 있으며, 대응 부분은 제5a도 내지 제5c도에 도시되어 있다).

전계는 z=0인 평면 상의 균열(Y-축)에 평행한 직선에서 0이며, 여기서 x 값은 다음의 수학식 2에 의해 구해진다.

[수학식 2]

여기서, 전위가 복소수 전위의 허수부라 간주되면, 흐름 전계는 조파 기능으로서 고유 전위 때문에 전계 0 지점에 대응하여 침체된다. 액체와 정전 전계 사이의 유사(analogy)에 기초하여, 전계가 침체된 선형 부분은 침체 라인 또는 (x,y) 평면의 단면적 형태에 기초된 침체 지점(35)으로 참조된다. 침체 지점(35)에 대한 균열의 중심으로부터의 거리 x_s는 이러한 시스템의 특징적 균열을 대표하는 길이이다. 전자 방출 장치의 순서에서, x_s≫D이며, x_s는 수학식 3에 상당히 근사화될 수 있다.

[수학식 3]

수학식 3에서 분명한 것과 같이, x_s는 유효 폭 D(x_s≫수 nm)에 무관하다. V_a는 1kV이며, V_f는 15V이며 H는 5mm인 경우, x_s는 약 23.9㎛이다.

수학식 3의 근사값은 다음의 수학식 4와 근사화된 전계 분포에 대응한다.

[수학식 4]

여기서, 균열 폭에 대한 x_s의 비율은 상당히 높은, 즉, 균열(30)의 중심으로부터 유효 균열 폭 D의 수배의 반경을 갖는 반구 원통 외부의 영역에서 이러한 근사치는 양호한 근사치이다. 수학식 4의 우측의 제1항은 소위 회전(revolve) 전계를 나타낸다. 제2항은 세로 전계라 불리는 전계를 나타낸다. 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치의 특성적 전계는 회전 전계 및 세로 전계의 합에 의해 근사화될 수 있다.

수학식 4에 대응하는 전위 분포는 수학식 5로서 수학식 4를 적분함으로써 얻어질 수 있다.

[수학식 5]

여기서, Im은 허수 부분을 나타낸다.

수학식 1에 의해 얻어진 전계의 분석은 전계가 Z-축의 포지티브 방향으로 벡터 성분을 가지는 영역이 고전위측 막 부분(31) 내에 존재한다는 것을 보여준다. 이 영역은 Y-축을 따라 균열(30)의 중심 및 침체 지점(35)의 중심에 중심 축을 설정하면서 반경이 1/2 x_s인 거의 반구 영역을 변환함으로써 얻어진 반구 원통형을 가진다. 이 영역에서, 전자는 아래쪽 힘을 받는다. 이 영역은 이후 네거티브 경사 영역(36)이라 칭하겠다. 대응하는 영역은 제5b도에서 빗금친 부분으로 나타나 있다. 수학식 4의 근사치가 유지되는 경우, 네거티브 경사 영역(36)은 Z-X 평면 상의 완전한 반구 및 X-축으로 둘러싸인다.

전자가 특정 효과에 의해 고전위측 필름부(31)의 말단부로부터 방출될 때에도, 하향력(제5b도에서 Z축의 네거티브 방향)을 받을 때 네거티브 경사 영역(36)에 전자들이 떨어지게 된다. 부가하여, 다양한 분석들에 의해 전자들이 고전위측 필름부(31)의 표면상으로 떨어지고, 어떤 전자들은 고전위측 필름부(31)내로 흡수되어 소자 전류로 흐르게 되고, 어떤 다른 전자들은 진공내로 다시 분산되는 것을 밝히고 있다. 전자들은 고전위측 필름부(31)의 말단부로부터 방출된 다음에, 반복적으로 떨어져 분산된다. 네거티브 경사 영역(36)을 완전히 통과하는 전자들만이 흡인 전극(33)에 도달하여 방출 전류가 된다.

X 방향을 따른 고전위측 필름부(31)와 저전위측 필름부(32)의 길이가 x_s보다 더 길 때, 필름부는 상기 근사법에서와 같이, 대향 전극 플레이트로 간주될 수 있다. 지그재그 균열의 크기가 x_s보다 더 적을 때, 균열은 선형 균열로 간주될 수 있다.

상기 면에서, 표면 전도형 전자 방출 소자의 균열은 선형 균열로 간주될 수 있다. 상술된 "임의의 영역"은 Y 방향을 따라 연장되며, 전자가 존재하는 Z 방향으로 소자 표면에서 수 내지 수십 배 X_s의 높이를 가지며, X 방향으로 정체 지점의 두배 내지 10배의 크기를 갖는 평행 6면체 원통 영역이다. 즉, 1) 균열부는 굴곡의 폭이 x_s보다 작을 때 선형 균열로 간주될 수 있고, 2) 필름의 일부의 표면과 소자의 전극의 불균일부는 x_s보다 더 적고, 3) 고전위측 필름부와 저전위측 필름부는 평행 6면체 원통에 포함된 영역보다 충분히 큰 영역을 가로 질러 연장되어 있고, 4) H≫x_s가 유지될 때, 시스템은 수학식 1 또는 수학식 4로 설명된 전계 분포를 갖는 것으로 생각될 수 있다. 일반 표면 전도형 전자 방출 소자를 이용한 전자 방출 장치는 대부분 상기 조건을 만족한다.

평행 6면체 원통에 포함된 영역을 통과하는 전자는 소자와 흡인 전극(33) 사이에 제5a도에서 나타낸 평행 전계로 인해 거의 포물선 이동으로 간주될 수 있는 이동을 보이고 있다.

수학식 1 또는 수학식 4로 근사화된 전계 분포는 흡인 전극(33)에 대응하는 포착 전극과, 등전위부(31) 및 (32)에 대응하는 전극이 동일한 기판상에 형성되어 있는 전자 방출 장치의 것과는 다른 성질을 갖는다. 소자에 인가되는 전압치가 클때, 예를 들어, V_f가 200V이고, V_a가 1kV이고, H가 5mm일 때, x_s는 약 300㎛이다. 수학식 1 또는 수학식 4로 설명된 소자를 형성하기 위해서는, mm의 소자를 고려해야 한다. 따라서, 소자에 인가된 전압치가 크고, 소자 크기는 서브밀리미터 정도 이하로 되어 있을 때, 소자는 상술된 표면 전도형 전자 방출 소자의 특성 전계 분포와 다른 전계 분포를 갖는 것을 쉽게 추정할 수 있다.

정전계의 거의 모든 특성을 위에서 설명하였다. 전자의 이동과 이 정전계의 정전 구조 사이의 관계가 이하 후술될 것이다.

에너지 보존 법칙 때문에, e가 전자의 전하이고, W_f가 고전위측 필름부(31)의 표면에서의 평균 일 함수일 때 소자로부터 (진공내로) 방출되는 전자의 에너지는 (eV_f-W_f)로 주어진다. 일반 물질에 대해서, V_f가 수 내지 수십 V이고, 일 함수가 약 5eV 정도이기 때문에, 전자는 수 내지 수십 eV의 에너지를 갖는다. 수 내지 수십 eV의 에너지를 갖는 전자는 알려진 바와 같이, 고 에너지를 갖는 것과 다른 성질을 갖는데, 이 성질에 대한 상세 설명을 명확하게 하지는 않았다. 여러 조사로부터 명백한 바와 같이, 탄성 분산은 고전위측 필름부(31)의 표면상에 발생한다. 탄성 분산 성분의 전체 비율을 β로 나타낼 때, 이 값 β는 약 0.1 내지 0.5이다. 부가하여, 전자들이 이들의 저 에너지 때문에 양자 이론면에서 파형과 유사한 행동을 보이고 있으며, 필름 표면이 3차원 패턴(불균일)을 갖고 있기 때문에, 등방성으로 분산되는 성분이 있다. 따라서, 특정 방향으로 분산되는 성분의 비율이 확률적으로 주어질 수 있다는 것을 이해할 수 있다.

이러한 분산 기구 때문에, 전자의 이동이 통계학적으로 취급되어야 하는 것을 이해할 수 있다. 부가하여, 값 β가 1보다 작기 때문에, 분산이 반복될 때 마다 진공내의 전자는 값 β의 이승에 의해 감소하는 것을 알았다.

이러한 다발성 분산이 효율 η(=I_e/I_f)을 감소시키는 것으로 생각된다. 따라서, 이 효율을 개선하기 위한 수단으로, 고전위측 필름부(31)의 표면상에의 전자 하강의 회수가 감소되어야 한다.

상술한 바와 같이, 선형 균열(30)을 갖는 표면 전도형 전자 방출 소자는 거의 반원 형상을 갖는 네거티브 경사 영역(36)을 갖고, 이 네거티브 경사 영역(36)은 고전위측 필름부(31)의 표면상에 전자가 떨어지게 한다. 따라서, 이 네거티브 경사 영역(36)의 제어가 가장 중요한 과제가 되고 있다.

그러나, 상기 설명에 있어서, 네거티브 경사 영역(36)의 감소 정도와, 네거티브 경사 영역(36)의 크기가 상대적으로 감소되는 비교 타겟은 불분명하다. 전자의 에너지로 결정되는 이 시스템의 특정 길이가 후술된다. 이 길이는 전자의 이동으로 결정된다.

네거티브 경사 영역(36)과 균열(30) 근처에서는, 전계가 일차 근사법에 의해 회전 전계로 간주될 수 있다. V_a=0에서의 회전 전계와 관련되는 전자의 이동이 수학식 4로 분석된다. 결과적으로, 고전위측 필름부(31)상에서 일정 지점(x₀, 0, 0)으로부터 등방성으로 방출되는 전자가 고전위측 필름부(31)상에 떨어지는 지점의 Y 방향 분포가 적분될 때, 이 분포는 거의 시뮬레이션에 의해 다음 수학식으로 나타남을 알았다:

[수학식 6]

여기에서 N은 표준화 상수, g₀은 포지티브의 단조 증가 함수, C는 아래 수학식 7로 나타낸 배율 파라미터이다:

[수학식 7]

전자 궤도가 방출 위치에서 그 배율에 의해서만 결정된다는 것은 V_a가 0일 때, 특성 길이가 이 시스템에 존재하지 않는 것을 의미한다. 최대 도착 위치는 또한 균열의 중심부로부터 방출 위치의 배수로 결정된다. 따라서, 방출 또는 분산된 전자는 다음 수학식의 높이(Z축의 포지티브의 방향에서의) 까지 최대로 상승한다고 생각될 수 있다:

[수학식 8]

Cx₀

V_f가 14V이고, W_f가 5.0eV일 때, C는 130이다. x₀이 5nm일 때, Cx₀는 약 650nm이다.

전자의 이동으로 결정된 길이가 알려져 있을 때, 네거티브 경사 영역(36)의 상대적 크기가 결정되어야 하는 비교 타겟은 분명해진다. 즉, 네거티브 경사 영역(36)은 Cx₀과 비교하여 그렇게 크지 않다.

지그재그 균열의 효과가 이하 설명된다. 상기 조사로부터, 단순화된 전계(1)가 더욱 근사화될 때, 수학식 1은 수학식 4로 재구성될 수 있다. 전자는 확률 처리, 즉 분산을 거치기 때문에, 연산 결과가 수학식 4의 전계에서 전자 궤도의 세트가 수학식 1에서 성취된 밀도와 거의 동일한 밀도에서의 분포를 갖는 것을 나타낸다. (수학식 6에서, 유효 균열 폭 D 등의 존재 유무에 따른 효과가 연산된다. 알려진 바와 같이, 균열 폭이 x_s보다 충분히 작을 때, 전자 궤도는 균열 폭 D의 존재 유무에 크게 영향을 받지 않는다. 충분히 작은 유효 균열 폭 D(D=0)에 대한 수학식 4의 전계가 표면 도전 전자 방출 소자를 사용한 전자 방출 장치의 특성 전계임을 이해할 수 있다. 따라서, 고전위측 필름부(31)와 저전위측 필름부(32)로 이루어진 소자부와 흡인 전극(33)으로 형성된 전계를 충분히 작은 유효 균열 폭 D(D=0)에 대해 조사하는 것이 중요하다.

지그재그 균열에 대해서도, 흡인 전극(33)과 소자 사이의 거리에 대한 최대치 x_s의 비율(x_s/H)은 충분히 작은 것으로 생각될 수 있다(H≫x_s). 이 비율은 유효 균열 폭이 전혀 존재하지 않을 때 고전위측 필름부(31)와 저전위측 필름부(32)로 이루어지는 소자부로 형성된 전계와 흡인 전극(33)으로 형성된 전계의 선형적인 합(중첩)으로 근사화될 수 있다.

실재 균열이 제로가 아닌(non-zero) 폭을 가질 때에도, 지그재그 균열의 전계의 실질적 부분은 유효 균열 폭이 충분히 적을 때(D=0) 소자 부분의 전계 분포인 것으로 예상된다.

저전위측 필름부(32)의 전위가 제로라고 가정하면, 이차원 평면에 존재하는 지그재그 균열을 가지며 충분히 작은 폭(D=0)을 갖는 소자부로 형성된 전위 분포는 반공간(half-space)상에서 그린의 함수(Green's function)의 특성 때문에 고전위측 필름부(31)에 대한 입체각에 비례함을 보여주고 있다. 고전위측 필름부(31)의 형상을 Λ로 나타내고, 고전위측 필름부(31)에 대하여 z>0인 반공간상에서의 일정지점(x,y,z)으로부터의 입체각을 ΩΛ(x,y,z)로 나타낼 때, 이 지점에서의 전위는 수학식 9로 주어진다:

[수학식 9]

(V_a가 0일 때, 전자로 감지되는 전위는 제7도에서 나타낸 바와 같이, 고전위측 필름부에 대한 입체각에 대응한다.) 전계는 이 전위를 방향 미분하여 취득된다. 제로가 아닌 균열 폭에 대해서도, 수학식 9는 상기 조사로부터 명백하게 되는 바와 같이, 유효 균열 폭 D가 x_s보다 충분히 작을 때 양호한 근사법으로 유지된다.

이 균열이 z=0일 때 X-Y 평면상에 (x,y,z)=(0,y,0)인 Y축을 따라 형성된다고 가정하면, 수학식 9는 수학식 5로 되돌아온다는 것을 쉽게 확인할 수 있다.

네거티브 경사 영역의 감소 관점으로부터, 수학식 9와 네거티브 경사 영역 사이의 관계가 이하 조사될 것이다. 네거티브 경사 영역은 전자 방출 소자에 의해 형성된 회전 전계의 우세 영역으로 이해될 수 있다. 더욱 특별하게는, 네거티브 경사 영역의 경계선상에서, 회전 전계의 z 방향 성분은 흡인 전극(33)에 의해 형성된 세로 전계와 균형을 이루고, 회전 전계는 이 영역에서 우세하다. 하전위측 필름부(32)의 전위가 제로라고 가정하면, 값 V_f의 등전위선(평면)은 정체 지점(선)에서 시작하여 균열에서 저전위측 필름부(32)로 충분히 분리되는 위치에서 X-Y 평면에 평행하게 된다. V_f의 등전위선(평면)의 내측 (균열을 포함하는 측) 영역을 소자 전위 영역으로 부를 때, 네거티브 경사 영역이 소자 전위 영역내로 한정된다는 것이 쉽게 이해될 수 있다. 이 성질은 균열이 선형 균열인지의 여부에 상관 없다.

네거티브 경사 영역(36)는 소자 전위 영역을 축소함으로써 작아질 수 있다. 제8a도 내지 제8d도는 실재로 형성된 특성 전위를 나타낸다. 제8a도 내지 제8c도는 대응하는 고전위측 필름부와 저전위측 필름부가 각각 31과 32로 나타나 있는, 소자 모델의 평면도이다. 제8b도 및 제8d도는 제8a도 및 제8c도에서의 점선을 따른 단면상으로, 제8a도 및 제8c도에서 나타낸 직선과 지그재그 균열에 각각 대응하는 전위 분포를 나타낸다. 선으로 둘러싸인 네거티브 경사 영역(40)이 적어진다.

소자 전위 영역을 축소하기 위해서는, 고전위측 필름부(31)의 영역이 수학식 9로부터 결정되는 바와 같이, 전자 궤도에 관련하여 증가될 수 있다. 그러나, 종래의 표면 도전 전자 방출 소자에서는, 지그재그 균열이 제어되지 않으며, 전자 방출부가 제어되지 않아, 이 아이디어는 실제 사용되지 못하고 있다.

이것을 더욱 상세히 설명한다. 설명을 간편하게 하기 위해서, 종래의 표면 도전 전자 방출 소자의 균열을 모델화한다. 균열의 부분 직선부가 주기적으로 배열되어 있는 제9a도에서 나타낸 바와 같이 균열에 대해 조사가 행해진다. 길이 방향 크기는 약 10㎛이고, 주기는 약 20㎛이다. 고전위측 필름부의 말단부로부터 방출되어 흡인 전극에 이르는 전자의 비율이 컴퓨터 시뮬레이션에 의해 연산된다. 제9b도에서, 횡좌표는 위치를 나타내고, 종좌표는 효율을 나타낸다. 횡좌표에 평행한 일직선부는 선형 균열에 대한 연산 결과를 나타낸다. 균열 위의 Cx₀에 대해서는, 고전위측 필름부에 대한 입체각이 π를 초과하는 위치가 존재할 때, 입체각이 π보다 적어지는 부분이 동시에 발생하게 된다. 이 사실에 비추어 볼 때, 제9b도의 그래프에서 나타낸 바와 같이, 어떤 부분에서는 효율이 선형 균열의 것을 초과하고, 어떤 다른 부분에서는 선형 균열의 것보다 더 작다. 이 때문에, 전자가 방출되는 부분이 소자부를 가로지르는 균열을 따라 분포되어 있을 때, 평균 전자 도착 비율은 선형 균열의 것과 거의 동일하다. 진폭과 주기가 제9a도에서 나타낸 지그재그 균열의 것보다 작을 때, 선형 균열에 대한 네거티브 경사 영역은 효과적으로 적어진다. 네거티브 경사 영역의 형상은 제9a도에서 나타낸 것보다 선형 균열의 것에 더 가깝다. 따라서, 작은 지그재그 균열의 효과가 무시된다고 추정할 수 있다. 실제로, 이러한 효과는 시뮬레이션에 근거하여 수치 경험으로 취득된다.

상술한 바와 같이, 지그재그 균열의 크기가 비교적 적을 때, 네거티브 경사 영역이 어떤 부분에서는 커지지만 이와 동시에 그 외 부분에서는 적어진다. 이 때문에, 단순한 지그재그 균열에 대해서는, 전체 전자 도착 비율과 효율이 개선될 수 없다.

본 발명의 목적은 표면 도전 전자 방출 소자를 통해 흐르는 전류량을 이 소자로부터 이미 방출된 전자에 의해 수신된 전계를 제어하여 흡인 전극에 도착하는 전자의 전류량에 대한 비율로서의 효율을 개선하는 것이다. 이 과제는 일정 성분으로부터 전자를 추출하기 위한 전계 제어의 것과는 다르다. 따라서, 이 문제를 해결하기 위한 수단은 아이디어 면에서는 전혀 다르고, 그 효과도 또한 전혀 다르다.

효율을 지배하는 요소중 하나가 네거티브 경사 영역의 크기이다. 상술한 바와 같이, 네거티브 경사 영역의 크기는 네거티브 경사 영역의 형상에 따라 다르다. 본 발명에서는, 네거티브 경사 영역이 균열의 형상과 전자 방출부의 위치를 제어함으로써 제어되어 상기 문제를 해결할 수 있다.

더욱 특별하게는, 네거티브 경사 영역이 균열의 고전위측 필름부측으로 돌출한 부분에서 적기 때문에, 전자 방출부의 분포는 돌출부만이 전자를 방출하도록 제어된다.

전자가 높은 전자 도착 비율을 갖는 부분에서 선택적으로 방출될 때, 평균 전자 도착 비율이 증가될 수 있으므로, 이후에 상세히 기술되는 바와 같이, 효율은 더욱 커질 수 있다.

본 발명은 효율을 증가시키기 위한 설계 지침을 제공하도록 구성된다. 공지된 바와 같이, 표면 도전 전자 방출 소자가 활성화 처리되고, 균열을 따른 전자 방출부가 최소한 수십 nm에서 100nm의 길이에 걸쳐 균열을 따른 영역에서 평균화되며 더 큰 측정치로 관찰되게 될 때, 이 평균 분포의 전자 방출부는 균열을 따라 거의 연속적이며 균일하다. 전자 방출부는 표면 도전 전자 방출 소자의 특정 특성을 사용함으로써 상기 면에서 연속적인 선 부분으로 설계 및 구성될 수 있다. 본 발명은 표면 도전 전자 방출 소자의 특정 성질을 이용하여 구성되므로, 흡인 전극에서의 전류량을 감소하지 않고 효율을 증가시키기 위한 설계 지침을 제공할 수 있다.

네거티브 경사 영역을 축소하기 위해서는, 약간의 형상의 변화를 고려할 수 있다. 네거티브 경사 영역을 효율적으로 구성하기 위해서는, 이 형상은 본 발명의 주기적인 형상에 제한된다(이 주기적 형상은 일반 비주기적 형상과 용이하게 대체될 수 있다).

여러 형상은 본 발명에서 설명되고, 이들 형상은 여러 형상 파라미터를 포함한다. 기본적으로, 이 형상은 세 파리미터, 즉 전자 방출부의 주기 ℓ_p, 진폭 ℓ_a, 및 길이(방출 길이) ℓ_p를 공통 인자로 갖는다. 이 세 형상 파라미터의 역할을 본 발명의 기본 형상에 기초하여 설명한다.

제10a도 내지 제10d도는 본 발명의 기본 실시예를 나타낸다. 이 파라미터에 따른 흡인 전극에서의 효율과 전류량 I_e의 변화가 이 실시예에 기초하여 설명된다. 이에 따라, 효과를 실제화하기 위한 파라미터 범위가 결정되고, 균열 형상을 설계 및 제어하기 위한 지침이 형상 파라미터가 범위 내에 있도록 주어진다. 이 지침에 따라 제어된 균열로는 본 발명의 과제가 취득될 수 있는데, 즉 효율이 전류량 I_e을 감소하지 않으면서 증가될 수 있다.

제10a도는 본 발명의 가장 간단한 형상을 나타내는 평면도이다. 제10a도에서 나타낸 바와 같이, 균열은 90°에서의 선부분으로 이루어진 주기적인 직각 형상으로 인위적으로 제어 및 형성된다. 제10a도에서, 두꺼운 선(38)이 전자 방출부를 나타낸다. 균열의 부분(38)에서는, 전자가 균열을 따라 고전위측 필름부의 말단부로부터 방출된다. 나머지 균열부가 특정 기술에 의해 전자를 방출하지 않도록 설계된다. 분리된 전자 방출부의 선부분의 길이를 ℓ_e로 나타낸다. Y방향을 따른 크기는 제10a도에서 나타낸 바와 같이, ℓ_a로 나타낸다. 주기적 패턴의 주기는 ℓ_p로 나타낸다.

ℓ_e에 대한 의존성이 먼저 조사된다. 제10b도는 지그재그 균열의 흡인 전극에서의 효율 η 및 전류량 I_e대 지그재그 균열의 것의 비율의 ℓ_e에 대한 의존성을 나타내는 그래프로서, 이것은 나머지 파라미터가 고정되어 있을 때 관찰되는 것이다. 제10b도에서 명백하게 되는 바와 같이, 효율은 증가한다. 그러나, 표면 도전 전자 방출 소자에서는, 전자 방출점은 최소한 100nm의 해상도에서 연속적으로 존재한다. 이 때문에, 전자 방출부의 길이가 축소될 때, 고전위측 필름부의 말단부에서의 전자 방출량은 이에 따라 선형적으로 감소한다. 전류량 I_e은 제10b도에서 나타낸 바와 같이 피크치를 갖는다(I_e는 효율과 길이 ℓ_e의 곱에 비례한다).

제10c도는 균열 형상의 주기 ℓ_p가 나머지 파라미터를 고정시키면서 변화될 때 관찰되는 ℓ_p에 대한 효율의 의존성을 나타내고 있다. ℓ_e가 커짐에 따라, 효율은 증가한다(단조 증가). 이와 동시에 의존성이 집중된다. 소자 길이 W₁가 고정되어 있을 때, 주기의 증가는 전체 전자 방출부 길이의 감소에 등가이다. 따라서, ℓ_p의 증가는 실제적인 문제점으로서 흡인 전극(12)에서의 전류량 I_e의 감소를 초래한다(I_e는 η에 거의 비례하고 ℓ_p에 거의 역비례한다). 제10c도는 또한 소자 길이 W₁이 고정되어 있을 때 I_e의 의존성을 나타낸다. 따라서, ℓ_p는 또한 ℓ_e와 같이, 타겟 효과에 따라서 최적의 범위를 갖는다.

제10d도는 균열의 크기 ℓ_a와 효율 사이의 관계를 나타낸다. 이 균열 형상에 대해서, 크기는 전자 방출부 길이에 관련되지 않는다. ℓ_a에 대한 I_e의 의존성은 효율 η에 기초해서만 존재하고, I_e는 효율 η에 비례한다. ℓ_a가 증가함에 따라, 효율은 단조 증가한다. 이 의존성은 또한 특정 값으로 집중한다. 소자를 실제 제작할 때에, ℓ_a는 화소의 피치와 같은 여러 이류로 인해 유한 길이여야 하고, 또한 실질적인 문제로 최적의 값을 갖는다.

상기에서 특정 형태(제10a도)가 실험되었다. 이들 결과들은 서로 복잡한 상관 관계를 갖는 형태 파라미터들, 흡인 전극의 전위(V_a), 또는 소자 전압(V_f)으로 인해 때때로 값이 크게 변화한다. 그러나, 상술된 품질 특성들은 변화하지 않는다.

제11a도 내지 제11c도에 도시된 형태들에 대해서도 유사한 실험이 이루어질 수 있다.

본 발명에서, 정상적으로 고려가능한 조건들에 기초한 실험은 파라미터들의 다음의 범위 내에서 양호하게 선택된다는 것이 판명된다.

5㎛≤ℓ_p≤80㎛

1㎛≤ℓ_e≤40㎛

1㎛≤ℓ_a≤100㎛

범위들 내의 이들 파라미터들은 총효율이 선형 균열을 갖는 소자의 1.2배가 되게 한다.

양호하게는, 지그재그 균열의 특성 길이(ℓ_a)가 정체점의 스케일(x_s)보다 거의 크거나 같도록 설정된다.

종래의 지그재그 균열에 있어서, 지그재그 균열의 고전위 측에 돌출하는 부분들로부터의 전자 방출의 효율의 증가에 의해 오목부로부터의 전자 방출 효율의 감소가 차단된다. 이러한 이유로, 효율이 선형 균열에 대한 효율과 그렇게 다르지 않다.

그러나, 이것은 진폭(ℓ_a)이 충분히 큰 경우에는 적용하지 않는다. 제12a도 및 제12b도에 도시된 바와 같이, 제어된 균열들이 형성되며, 균열의 전체 영역으로부터 전자가 방출된다. 단위 길이당 전자 방출 효율이 효율 밀도로서 간주되는 경우, 효율 밀도의 분포는 균열의 선성분(line element)을 따라 정의될 수 있다. 진폭(ℓ_a)이 크게 되는 경우, (제12도의 부분(38)에 상응하는) 돌출부에서의 효율 밀도는 ℓ_a에 대해서 비선형적으로 증가한다. (제12도의 부분(39)에 상응하는) 오목부에서, 효율 밀도는 음이 아니 함수이기 때문에 하한치를 갖는다. ℓ_a가 작은 경우, 이들 효율 밀도들은 ℓ_a=0의 부근에서 선형화될 수 있다. 종래의 표면 전도형 전자 방출 소자의 지그재그 균열에 있어서, 균열에 따라 있는 방출부에 대해서 효율 밀도를 적분함으로써 구해진 적분값, 즉, 이러한 시스템의 (총)효율은 선형 균열에 대한 것과 거의 같다. 그러나, ℓ_a가 증가하는 경우, 돌출부에서의 전자 방출 효율 밀도가 증가하여서, 전체 영역 양단의 적분값(총효율)은 어떤 경우들의 선형 균열에 대한 것보다 크게 된다. 효율 밀도는 균열의 형태에 크게 의존하며 분포 함수의 적분값으로서 구해질 수 있다. (영역의 한 부분에서 효율 밀도가 매우 높다고 가정하자. 이러한 경우에도, 측정치가 매우 작은 한, 그리고 다른 영역의 효율 밀도가 선형 균열에 대한 것보다 매우 낮은 경우, 총효율은 선형 균열에 대한 것보다 낮게 된다.) 그러나, 수치적 실험에 의해 제11a도 내지 제11c도에 도시된 형태들에 대해서 연속 전자 방출부가 형성되는 경우에도, 전자 방출 효율이 증가될 수 있다는 것을 판명되었다. 실험의 결과로서, 파라미터들이 다음의 범위들 내에서 양호하게 선택된다. 이러한 경우에, ℓ_e는 절연 영역의 고전위 측에 돌출하는 부분의 길이를 나타낸다.

5㎛≤ℓ_p≤80㎛

1㎛≤ℓ_e≤20㎛

5㎛≤ℓ_a≤100㎛

V_a/H≤0.5×10⁶[V/m]

전기장 V_a/H의 한계는 큰 값의 V_a/H에 대해서, 돌출부의 효율 밀도는 충분히 증가하지 않으며 따라서 총효율이 선형 균열을 갖는 소자의 총효율보다 크게 되지는 않는다는 사실에 기인한다.

따라서, 상기 설계 아이디어를 근간으로 하여 제어된 형태 및 제어된 전자 방출부에 균열을 갖는 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치를 제공하는 것이 본 발명의 목적이다.

본 발명의 제1양상에 따라, 전자 방출부를 갖는 도전막을 포함한 전자 방출 소자와, 도전성막보다 전위가 V_a만큼 높고 막으로부터의 거리가 H인 전자를 흡인하는 전극으로 구성된 전자 방출 장치가 제공되는데, 도전막에 전기적으로 절연된 연재 영역이 형성되어 도전막을 고전위 측과 저전위 측으로 분리하여서 전위차(V_f)가 형성될 수 있으며, 절연 영역은 영역(V_fH/V_aD)>>1내에서 폭 D를 가지며 고전위 측에서 돌출하는 부분과 저전위 측에서 돌출하는 부분으로 형성되는 거의 주기적인 형상을 가지며, 절연 영역의 한 주기에서 고전위 측에서 돌출하는 부분 중 적어도 일부에, 양호하게는 어떤 전자들도 방출되지 않은 부분들과 교번되는, 연속으로 전자 방출부들이 형성된다. 양호하게는, 절연 영역의 한 주기에 포함된 전자 방출부의 길이 ℓ_e, 절연 영역의 주기 ℓ_p, 및 절연 영역의 고전위 측에서 돌출하는 부분과 저전위 측에서 돌출하는 부분 간의 지그재그 거리 ℓ_a는 다음의 범위:

5㎛≤ℓ_p≤80㎛

1㎛≤ℓ_e≤40㎛

1㎛≤ℓ_a≤100㎛

내에 속한다.

상기 조건들에 부가적으로, 본 발명에 따라, 전자 방출 장치가 제공되는데, 전자 방출부들을 포함하는 도전성막을 갖는 전자 방출 소자는 대향하는 한 쌍의 소자 전극을 더 포함하고, 도전막의 고전위 측 상의 부분과 저전위 측 상의 부분은 소자 전극에 각각 접속되고, 소자 전극에 의해 샌드위치된 영역은 고전위 측에서 돌출하는 부분과 저전위 측에서 돌출하는 부분으로 형성된 주기적인 형상을 가지며, 도전막은 소자 전극에 의해 샌드위치된 영역의 고전위 측에서 돌출하는 부분에 주로 형성된다.

본 발명에 따라, 전자 방출부 상에 또한 그 부근에 탄소 및/또는 탄소 화합물을 함유한 피착물이 형성될 수 있다.

본 발명에 따라, 전자 방출 소자는 표면 전도형 전자 방출 소자일 수 있다.

본 발명의 제2양상에 따라, 전자 방출부를 포함하는 도전성막을 갖는 전자 방출 소자와, 전자를 흡인하는 전극으로 구성된 전자 방출 장치가 제공되는데, 도전막에 전기적으로 절연된 연재 영역이 형성되어 도전성막을 고전위 측과 저전위 측으로 분리하고, 절연 영역은 고전위 측에서 돌출하는 부분과 저전위 측에서 돌출하는 부분으로 형성되는 거의 주기적인 형상을 가지며, 절연 영역에 연속적인 선형 전자 방출부가 형성되며, 절연 영역의 한 주기에 포함된 고전위 측에서 돌출하는 부분의 길이 ℓ_e, 절연 영역의 주기 ℓ_p, 및 절연 영역의 고전위 측에서 돌출하는 부분과 저전위 측에서 돌출하는 부분 간의 지그재그 거리 ℓ_a는 다음의 범위:

5㎛≤l_p≤80㎛

1㎛≤l_e≤20㎛

5㎛≤l_a≤100㎛

내에 속하며, 흡인 전극과 저전위 측의 도전막 간의 전위차 V_a와, 흡인 전극과 전자 방출 소자 간의 거리는 아래식

V_a/H≤0.5×10⁶[V/m]

을 만족시킨다.

상기 조건들에 부가적으로, 본 발명에 따라, 전자 방출 장치가 제공되는데, 전자 방출부들을 포함하는 도전성막을 갖는 전자 방출 소자는 대향하는 한 쌍의 소자 전극을 더 포함하고, 도전막의 고전위 측 상의 부분과 저전위 측 상의 부분은 소자 전극에 각각 접속되고, 소자 전극에 의해 샌드위치된 영역은 고전위 측에서 돌출하는 부분과 저전위 측에서 돌출하는 부분으로 형성된 주기적인 형상을 가지며, 도전막은 소자 전극에 의해 샌드위치된 영역에 형성된다.

본 발명에 따라, 전자 방출부 상에 또한 그 부근에 탄소 및/또는 탄소 화합물이 형성될 수 있다.

본 발명에 따라, 전자 방출 소자는 표면 전도형 전자 방출 소자일 수 있다.

본 발명의 제3양상에 따라, 전자 방출 장치가 제공되는데, 상기 전자 방출 장치는: 상기 전자 방출 장치를 구성하는 다수의 전자 방출 소자가 기판 상에 배열된 전자원과, 전자를 흡인하는 흡인 전극을 포함한다.

본 발명에 따라, 전자원에 전자 방출 소자에 전기 접속되는 배선을 매트릭스 형으로 형성한다.

본 발명에 따라, 전자원에 전자 방출 소자에 전기 접속되는 배선을 사다리형으로 형성한다.

본 발명의 제4양상에 따라, 상기 전자 방출 장치의 구성을 갖는 화상 형성 장치가 제공되는데, 흡인 전극은 전자원으로부터 방출된 전자 빔의 조사에 의해 광을 방출하여 화상을 형성한다.

본 발명의 제5양상에 따라, 발명의 요약의 서두에 설명된 전자 방출 장치를 제조하는 방법이 제공되는데, 이 방법은 절연 영역에 전자 방출부 이외의 부분을 형성하기 위해 집속 이온 빔, 레이저 처리, 및 포토리소그래피의 마이크로패터닝 기술 중 어느 하나에 의해 도전막의 일부를 제거시키는 단계와, 도전막에 전압을 인가하여 전류를 흐르게 함으로써, 전자 방출부를 형성하는 단계를 포함한다.

이하, 본 발명이 실시예를 들어 설명될 것이다.

제1a도 및 제1b도는 종래의 표면 전도형 전자 방출 소자의 기본 구조를 도시하는 도면.

제2도는 종래의 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치의 설명도.

제3a도, 제3b도 및 제3c도는 종래의 표면 전도형 전자 방출 소자를 제조하는 방법의 설명도.

제4도는 종래의 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치의 전류 특성을 도시하는 그래프.

제5a도, 제5b도 및 제5c도는 종래의 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치의 특성적 전위 분포를 도시하는 도면.

제6도는 종래의 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치의 특성적 전위 분포를 도시하는 도면.

제7도는 평면 내에서 이원화된 전위 지정 경계에 대한 전위 분포의 설명도.

제8a도, 제8b도, 제8c도 및 제8d도는 선형 균열 및 지그재그 균열을 갖는 표면 전도형 전자 방출 소자들을 사용하는 전자 방출 장치 내의 특성적 전위 분포를 도시하는 도면.

제9a도 및 제9b도는 종래의 소자 내의 지그재그 균열의 효과의 설명도.

제10a도, 제10b도, 제10c도 및 제10d도는 파라미터들에 대한 제어된 지그재그 균열의 의존도를 도시하는 도면.

제11a도, 제11b도 및 제11c도는 특정한 지그재그 균열들의 실시예들을 도시하는 도면들.

제12a도 및 제12b도는 ℓ_a에 대한 제어된 지그재그 균열의 의존도를 도시하는 도면.

제13a도 및 제13b도는 본 발명의 표면 전도형 전자 방출 소자의 기본 구조를 도시하는 도면.

제14a도, 제14b도 및 제14c도는 본 발명의 표면 전도형 전자 방출 소자를 제조하는 방법을 설명하는 단면도.

제15a도, 제15b도, 제15c도 및 제15d도는 본 발명의 표면 전도형 전자 방출 소자의 실시예들을 도시하는 도면들.

제16도는 본 발명의 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치의 설명도.

제17도는 본 발명의 매트릭스 어레이를 갖는 전자원의 구조를 도시하는 부분적 평면도.

제18도는 제17도의 라인 18-18을 따라 취해진 구조를 도시하는 단면도.

제19a도, 제19b도, 제19c도, 제19d도, 제19e도, 제19f도, 제19g도 및 제19h도는 본 발명의 매트릭스 어레이를 갖는 전자원을 제조하는 방법을 설명하는 단면도.

제20도는 본 발명의 매트릭스 어레이를 갖는 전자원을 사용하는 화상-형성 장치의 구조를 도시하는 사시도.

제21도는 본 발명의 매트릭스 어레이를 갖는 전자원 및 형상-형성 장치를 제조하는 작업 프로세싱에 대한 배선을 도시하는 개략도.

제22도는 본 발명의 화상-형성 장치를 사용하는 화상 표시 시스템을 도시하는 블럭 다이어그램.

제23a도 및 제23b도는 본 발명의 표면 전도형 전자 방출 소자의 실시예의 설명도.

제24a도, 제24b도 및 제24c도는 본 발명의 표면 전도형 전자 방출 소자를 제조하는 방법의 실시예의 설명도.

제25도는 본 발명의 표면 전도형 전자 방출 소자를 사용하는 전자 방출 장치의 전류 특성을 도시하는 그래프.

제26도 및 제27도는 본 발명의 표면 전도형 전자 방출 소자를 제조하는 방법의 실시예의 설명도.

제28a도 및 제28b도는 본 발명의 표면 전도형 전자 방출 소자의 실시예의 설명도.

* 도면의 주요부분에 대한 부호의 설명

1 : 기판 2 : 포지티브 소자 전극

3 : 네거티브 소자 전극 6 : 균열

7 : 도전성 막 10,13 : 전원

11,14 : 전류계 15 : 진공 펌프

[실시예 1]

본 실시예의 전자 방출 소자는 종래 기술의 제1a도 및 제1b도에 도시된 것과 동일한 구조를 갖는다. 그러나, 종래 기술에서 제어되지 않는 균열(5006)이 제13a도 및 제13b도에 도시된 바와 같이 균열(6)을 획득하기 위해 본 발명에서는 제어된다. 본 발명의 전자 방출 소자를 제조하는 방법은 제14a도 내지 제14c도를 참조로 하여 설명될 것이다.

단계-a

두께가 5nm인 Ti막 및 두께가 30nm인 Pt막이 세제, 증류수, 및 유기 용제로 세정된 석영 기판 상에 진공 피착으로 순차적으로 형성되었다. 포토레지스트(AZ1370; Hoechst사 제조)가 입혀지고 레지스트층을 형성하기 위해 구워진다. 소자 전극들(2 및 3)의 레지스트 패턴을 형성하기 위해 포토마스트를 사용하여 노광 및 현상이 이행되었다. Pi/Ti 막의 불필요한 부분은 웹 에칭에 의해 제거된다. 마지막으로, 소자 전극들(2 및 3)을 형성하기 위해 레지스트 패턴이 유기 용제에 의해 제거되었다. 소자 전극들(2 및 3) 간의 간격(11)은 20㎛였으며, 전극 길이(W2)는 300㎛였다(제14a도).

단계-b

두께가 50nm인 Cr막(도시 생략)이 진공 피착에 의해 피착된다. Cr 마스크를 형성하기 위해 종래의 포토리소그래피에 의해 도전성] 막에 부합하는 개구부가 형성된다.

주구성 성분이 팔라듐 산화물(PdO)인 미세 입자들로 형성된 박막을 형성하기 위해 유기적 Pd 화합물(CCP-4230; Okuno Seiyaku K.K.사 제조)이 입혀지고, 가열되고, 대기 중에서 310℃로 구워진다. 웹 에칭에 의해 Cr마스크가 제거되고 리프트 오프되어서 소망된 패턴을 갖는 도전성]막(7)을 형성한다. 도전성] 막의 저항값은 4.0×104Ω/□였다(제14b도).

단계-c

이 소자는 집속 이온 빔 프로세싱 장치(FIB)에 설치되며, 도전성] 막의 소망된 부분이 FIB를 사용한 스퍼터링에 의해 제거되어서, 제15a도에 도시된 형태를 갖는 절연된 영역을 형성한다. 이 경우에, ℓ_e는 5㎛이고, ℓ_p는 9㎛이고, ℓ_a는 10㎛이다.

절연 영역의 폭은 고전위측에 돌출하는 부분들(제15a도의 두꺼운 선들로 표시된 부분들)에서는 40nm이며 다른 부분들(제15a도의 얇은 선들로 표시된 부분들)에서는 1㎛이다. 이것은 고전위측에 돌출하는 부분들 만이 전자 방출부로서 사용되기 때문이다.

단계-d

소자는 제16도에 도시된 진공 프로세싱 장치에 설치되고, 활성화 처리가 이행된다. 제16도에 도시된 구조는 종래 기술인 제2도에 도시된 것과 동일하다.

진공 유닛(16)이 진공 펌프(15)에 의해 일시적으로 고진공으로 진공화된 후에, n-헥산이 공급되고, 압력이 2.7×10^-2Pa로 설정된다. 펄스 전압이 소자 전극(2 및 3)의 양단에 인가되어서 활성화 처리를 이행한다. 이때, 장방형파가 사용되었다. 펄스폭(T1)은 500μsec였으며, 펄스 간격(T2)는 10msec였으며, 피크값은 10V로부터 18V까지 0.2V/min의 속도로 증가한다.

단계-e

n-헥산의 공급이 중단되었다. 진공 유닛(16)은 진공 펌프(15)에 의해 진공화되면서 전체 진공 유닛(16)이 약 200℃까지 가열된다. 압력은 24시간 후에 4.2×10^-4Pa로 저하된다. 소자를 주사형 전자 현미경으로 관찰하면, 단계-d 이후에 저자-방출부들 상에 및 주변에 피착물이 관찰된다. 종래의 표면 전도형 전자 방출 소자에 대한 발견에 따르면, 이 피착물은 탄소 및/또는 탄소 화합물인 것으로 보인다.

[비교예 1]

실시예 1의 단계-a 및 단계-b에서와 동일한 프로세스들이 이행된 후에, 전자 방출부들을 형성하기 위해 통전 포밍이 이행된다.

단계-c'

이 소자는 제16도에 도시된 진공 처리 장치 내에 설치되고, 진공관은 진공 펌프(15)에 의해 진공화되고, 압력은 2.0×10^-3Pa 이하로 저하된다.

펄스 전압이 소자 전극들(2 및 3) 양단에 인가되었다. 이 펄스는 삼각파이다. 펄스폭(T1)은 1msec이며, 펄스 간격(T2)는 10msec이다. 펄스 피크값은 0.1V에서부터 1V/min의 비율로 전차로 증가한다. 피크값이 5V에 도달하는 경우, 소자 전류가 급작스럽게 감소하기 때문에 통전 포밍이 종료된다.

그 후에, 실시예 1의 단계-d 및 단계-e와 동일한 프로세스들이 이행된다.

실시예 1의 소자들의 전자 방출 특성들은 제16도의 장치에 의해 측정된다. 100μsec의 펄스폭 및 10msec의 펄스 간격(T2) 및 17V의 펄스 피크값을 갖는 장방형 펄스가 소자들에 인가된다. 소자와 흡인 전극 사이의 거리(H)는 4mm이며, 흡인 전극의 전위는 1kV이다. 표 1은 그 결과를 도시한다. η는 전자 방출 효율(I_e/I_f)을 나타낸다.

[표 1]

[비교예 2]

미세 PdO 입자들의 도전성] 막이 실시예 1에서와 같이, 단계-a 및 단계-b에 의해 형성된다.

단계-c

선형 절연 영역이 집속 이온빔 장치에 의해 형성된다. 이때, 각각이 5㎛의 길이 및 40nm의 폭을 갖는 부분들이 1㎛의 폭을 갖는 부분들로 대치된다. 피치는 9㎛이다. 즉, 실시예 1의 소자의 파라미터 ℓ_a는 0으로 설정된다.

사항들을 제외하고는 실시예 1에서와 동일한 절차에 따라 소자가 준비되고, 그 특성들이 측정된다.

그 결과가 I_f=11mA, I_e=1.1㎂, 및 η=0.10%이다.

[실시예 2]

절연 영역이 제15a도에 도시된 형태로 형성되었다는 것을 제외하고는 실시예 1에서와 동일한 절차들에 따라 소자들이 준비되었다. ℓ_e는 5㎛, ℓ_p는 9㎛, ℓ_a는 5㎛이다.

[실시예 3]

절연 영역이 제15a도에 도시된 형태로 형성되었다는 것을 제외하고는 실시예 1에서와 동일한 절차들에 따라 소자들이 준비되었다. ℓ_e는 5㎛, ℓ_p는 9㎛, ℓ_a는 2㎛이다.

이 소자들의 전자 방출 특성들은 실시예 1에서와 동일한 방법에 의해 측정되었다. 표 2는 그 결과들이다.

[표 2]

[실시예 4]

절연 영역이 제15a도에 도시된 형태로 형성되었다는 것을 제외하고는 실시예 1에서와 동일한 절차들에 따라 소자들이 준비되었다. ℓ_e는 10㎛, ℓ_p는 24㎛, ℓ_a는 5㎛이다.

[실시예 5]

절연 영역이 제15a도에 도시된 형태로 형성되었다는 것을 제외하고는 실시예 1에서와 동일한 절차들에 따라 소자들이 준비되었다. ℓ_e는 20㎛, ℓ_p는 44㎛, ℓ_a는 5㎛이다.

실시예 4 및 실시예 5의 소자들의 전자 방출 특성들은 실시예 1에서와 동일한 조건 하에서 의해 측정되었다. 표 3는 그 결과들이다.

[표 3]

[실시예 6]

절연 영역이 제15a도에 도시된 형태로 형성되었다는 것을 제외하고는 실시예 1에서와 동일한 절차들에 따라 소자들이 준비되었다. ℓ_e는 2㎛, ℓ_p는 7㎛, ℓ_a는 20㎛이다.

소자는 실시예 6의 파라미터 ℓ_p가 4㎛라는 것을 제외하고는 실시예 1에서와 동일한 절차에 따라 준비된다.

[실시예 7]

또한 실시예 7에서, 단계-c에서 패턴 형성된 절연 영역이 제15b도에 도시된 형태를 갖는다는 것을 제외하고는 실시예 1에서와 동일한 절차에 따라 소자가 준비된다. 절연 영역의 폭은 고전위측에 돌출하는 부분들(제15b도의 두꺼운 선들로 표시된 부분들)에서는 40nm이며 다른 부분들(제15b도의 얇은 선들로 표시된 부분들)에서는 1㎛이다. 이것은 고전위측에 돌출하는 부분들 만이 전자 방출부로서 사용되기 때문이다.

[실시예 8]

절연 영역이 제15c도에 도시된 형태로 형성된다는 것을 제외하고는 실시예 6에서와 동일한 절차에 따라 소자가 준비된다.

[실시예 9]

절연 영역이 제15d도에 도시된 형태로 형성된다는 것을 제외하고는 실시예 6에서와 동일한 절차에 따라 소자가 준비된다.

상기 소자의 전자 방출 특성이 측정되었다. 인가된 펄스 전압의 피크값은 17V이다. 나머지 조건들은 실시예 1에서와 동일하다. 표 4는 그 결과를 도시한다.

[표 4]

[실시예 10]

본 실시예에서, 다수의 전자 방출 소자들이 전자원을 형성하기 위해 단순 매트릭스로 배열된다. 제17도는 전자원의 일부분의 평면도이다. 제18도는 제17도의 라인 18-18을 따라 취해진 단면도이다.

전자원은 기판(1), X-방향 배선(하부 배선)(72), Y-방향 배선(상부 배선)(73), 소자 전극(2 및 3), 도전성]막(4 및 5), 층간 절연층(61), 및 양의 소자 전극들(2)을 하부 배선들(72)에 전기적으로 접속시키는 접촉홀(62)을 포함한다.

이하 제19a도 내지 제19h도를 참조로 하여 제조 방법이 설명될 것이다.

단계-A(제19a도)

기판(1)을 준비하기 위해 두께가 0.5㎛인 실리콘 산화물이 스퍼터링에 의해 소다 석회 유리 상에 형성된다. 두께가 5nm인 Cr 및 두께가 600nm인 Au가 진공 피착에 의해 기판(1) 상에 순차적으로 형성된다. 포토레지스트(AZ1370; Hoechst사 제조)가 스피너에 의해 회전되어 입혀지고 구워진다. 그 후, 포토마스크 화상이 노광되고 현상되어서 하부 배선(72)을 형성한다. Au/Cr막이 왯-에칭되어서 소망된 형태를 갖는 하부 배선(72)을 형성한다.

단계-B(제19b도)

두께가 1.0㎛인 실리콘 산화물로 형성된 층간 절연층(61)이 스퍼터링에 의해 피착된다.

단계-C(제19c도)

접촉홀(62)을 형성하는 포토레지스트 패턴이 단계-B에서 피착된 실리콘 산화물막 상에 형성된다. 층간 절연막(61)은 접촉홀(62)를 형성하기 위해 포토레지스트를 마스크로서 사용하여 에칭되었다. 에칭은 CF₄와 H₂가스를 사용하여 RIE(반응 이온 에칭)으로 형성되었다.

단계-D(제19d도)

소자 전극(2) 및 소자 전극 갭(G)을 형성하기 위한 패턴은 포토레지스트(RD-2000N-41:히타치 케미컬., 가부시끼가이샤로부터 입수가능)로 형성되었다. 5nm의 두께를 갖는 Ti막과 100nm의 두께를 갖는 Ni막이 진공 증착에 의해 순차적으로 증착되었다. Ni/Ti층은 20㎛의 소자 전극 간격과 300㎛의 전극 길이를 갖는 소자 전극(2 및 3)을 형성하기 위해 리프트되었다.

단계-E(제19e도)

상부 배선(73)의 소자 전극(2 및 3) 위에 형성되었다. 5nm의 막두께를 갖는 Ti막과 500nm의 두께를 갖는 Au막이 진공 증착에 의해 순차적으로 증착되었다. 불필요한 부분은 소정의 형태를 갖는 상부 배선(73)을 형성하기 위해 리프트-오프에 의해 제거되었다.

단계-F(제19f도)

30nm의 두께를 갖는 Cr막(63)이 진공 증착에 의해 증착되고 도전성 막(7)의 형태에 대응하여 개구를 형성하도록 패턴화되었다. 유기성 Pd 화합물(CCP-4230 : 오꾸노 세이야꾸 K. K로부터 입수가능)의 용액이 스피너에 의해 Cr막에 회전시켜 도포되고, 열 및 소결 처리가 미세한 PdO 입자로 형성된 도전성 막(7)을 형성하기 위해 12분 동안 300℃에서 수행된다. 도전성 막(7)의 두께는 70nm이었다.

단계-G(제19g도)

Cr막(63)이 에칭제를 사용하여 습식 에칭되었고 미세한 PdO 입자로 형성된 도전성 막(7)의 불필요한 부분과 함께 제거되어, 소정의 형태를 갖는 도전성 막(7)을 형성한다. 저항값 Rs은 약 4×10⁴Ω/□이었다.

단계-H(제19h도)

레지스트 패턴이 접촉홀(62)를 제외한 영역에 형성되었다. 5nm의 두께를 갖는 Ti막과 500nm의 두께를 갖는 Au막이 진공 증착에 의해 순차적으로 형성되었다. 불필요한 부분은 접촉홀(62)을 뭍기 위해 리프트-오프에 의해 제거되었다.

단계-I

전자 소스 기판이 FIB 공정 장치에서 설정되어 실시예 1에서와 같이 기판상의 각각의 전자 방출 소자의 도전성 막 상에 절연 영역을 형성한다.

전자 소스를 이용하는 화상 형성 장치가 제20도를 참조로 서술될 것이다.

전가 소스 기판(71)는 배면판(81) 상에 고정되었다. 전면판(86)(전면판(86)은 인 막(a phosphor film)(84)과 금속 백(a metal back)(85)을 유리 기판(83)의 내부면상에 형성함으로서 구성된다.)은 지지 프레임(82)을 통해 기판(1) 위의 5mm 부분에 정렬되었다. 프릿 유리가 전면판(86), 지지 프레임(82), 및 배면판(81) 사이의 접합부에 도포되었다. 결과로 나타나는 구조는 밀폐하기 위해 약 10분 동안 400℃의 분위기에서 베이크되었다. 기판(71)은 또한 프릿 유리로서 배면판(81)에 고정되었다. 제20도를 참조하면, 전자 소스는 전자 방출 소자(74), X-및 Y-방향 소자 배선(72 및 73)을 포함한다.

단색 표시의 경우, 상기 인 막(84)은 인으로만 구성된다. 그러나, 본 실시예에서, 스트립된 인이 사용되었다. 먼저, 흑색 스트라이프가 형성되었고, 각각의 색의 인이 인 막(84)을 형성하기 위해 흑색 스트라이프 간의 갭 부분에 도포되었다. 그 주요 성분으로서 많이 사용되는 흑연을 함유하는 재료가 흑색 스트라이프에 사용되었다. 슬러리 방법은 유리 기판(83)에 인을 도포하는 방법으로서 사용되었다.

금속 백(85)은 인 막(84)의 내부면쪽 위에 통상적으로 형성되었다. 금속 백은 인 막이 제조된 후 AI를 증착하고 인 막의 내부면에 대해 연화 공정(통상적으로 "필리밍" 공정이라고 칭한다.)을 수행함으로써 형성되었다.

인 막(84)의 도전성을 증가시키기 위해, 투명 전극(도시되지 않음)이 전면판(86)의 인 막(84)의 외부 면쪽 상에 형성될 수 있다. 그러나, 본 실시예에서, 충분한 도전성이 상기 금속 백에 의해서만 달성되었기 때문에 투명 전극은 생략되었다.

상술된 밀폐 공정에서, 각 컬러의 인이 컬러 표시의 경우 전자 방출 소자에 대응하여 만들어져야 하기 때문에 충분한 정렬이 수행되었다.

상기 방법으로 완료된 화상 형성 장치의 유리 용기는 배기 튜브(도시되어 있지 않음)를 통해 진공 펌프에 의해 약 10^-4pa까지 진공으로 되었다. 그후, n-헥사인(hexane)이 공급되었고, 용기의 압력은 2.7×10^-2Pa로 설정되었다. 제21도에 도시된 바와 같이, Y-방향의 배선들은 공통으로 접속되었고, 활성화 공정이 라인 단위로 수행되었다. 상기 장치는 Y-방향 배선(73)이 공통으로 접속되어 있는 공통 전극(68), 전력 공급부(65), 전류 측정 저항기(66), 및 상기 전류를 모니터하기 위한 오실로스코프(67)를 포함한다.

인가된 펄스 전압은 실시예 1에서와 동일하다. 활성화 공정의 완료후, n-헥사인의 공급이 중지되었다. 배기 장치가 이온 펌프로 전환되어 히터로서 전체 유리 용기를 가열하면서 4.2×10^-5Pa의 압력까지 유리 용기를 진공으로 한다.

본 실시예에서, 배선들은 매트릭스로 배열되었다. 그러나, 사다리 형태의 어레이가 사용되고 변조를 위한 그리드 전극이 배열될 때에도, 상술된 것과 동일한 기능을 갖는 장치가 형성될 수 있다.

매트릭스는 정상적으로 기능을 하는 표시 기능과 특성이 안정하는 것과 일치하도록 구동되었다. 그후, 배기 튜브(도시되어 있지 않음)는 배트 튜브를 밀폐하기 위해 가스 버너에 의해 가열되어, 진공 용기를 완전히 밀폐하게 된다. 마지막으로, 밀폐후 진공도를 유지하기 위해, 게터 처리가 고주파수 가열 방법에 의해 수행되었다.

결과로 나타나는 본 발명의 화상 형성 장치에서, 주사 신호와 변조 신호가 외부 단자 Dox1 내지 Doxm과 외부 단자 Doy1 내지 Doyn을 통해 신호 발생 수단(도시되지 않음)에서 각각의 전자 방출 소자에 인가되어, 전자 방출 소자가 전자를 방출하게 하였다. 5.0kV의 고전압이 고전압 단자 Hv를 통해 금속 백(85) 또는 투명 전극(도시되지 않음)에 인가되어 전자 빔을 가속시키고 인 막(84)에 전자 빔이 충돌하여 인 막(84)을 여기시키고 인 막(84)으로 하여금 광을 방출하게 하였다. 이와 같은 동작으로서, 화성이 표시되었다.

제22도는 실시예 10의 화상 형성 장치(표시 패널) 상에 TV 방송으로 표현된 다양한 화상 정보 소스로부터 공급된 화상 정보를 표시할 수 있는 표시 장치의 실시예를 도시하는 블럭도이다. 상기 표시 장치는 표시 패널(130), 상기 표시 패널을 위한 드라이버(131), 표시 패널 제어기(132), 멀티플렉서(133), 디코더(134), 입/출력 인터페이스(135), CPU(136), 화상 발생기(137), 화상 메모리 인터페이스(138,139 및 140), 화상 입력 인터페이스(141), TV 신호 수신기(142 및 143), 및 입력 장치(144)를 구비한다. (상기 표시 장치가 비디오 정보와 오디어 정보 모두를 포함하는 TV 신호와 같은 신호를 수신할 때, 물론 비디오 화상과 음성이 동시에 재생된다.) 오디오 정보의 수신, 분리, 및 처리, 및 저장과 연관된 회로 및 스피커의 설명은 이들 성분들은 본 발명의 특징과 직접적으로 관련되어 있지 않기 때문에 생략된다.)

각 성분의 기능이 화상 신호의 흐름에 따라 이하에 설명될 것이다.

TV 신호 수신기(143)는 전파 송신 또는 공간 광 통신과 같은 무선 송신 시스템을 거쳐 송신된 TV 신호를 수신하기 위한 회로이다. 수신될 TV 신호의 표준은 특별히 제한되어 있지 않지만, NTSC, PAL, 및 SECAM중 임의의 것이 사용될 수 있다. 부수적으로, 많은 수의 주사 배선(즉, 소위 MUSE 표준으로 표현된 고품위 TV)을 구비하는 TV 신호가 큰 표시 스크린과 많은 픽셀에 적용될 수 있는 표시 패널의 바람직한 특징을 이용하기 위해 바람직한 신호 소스이다. TV 신호 수신기(143)에 의해 수신된 TV 신호는 디코더(134)로 출력된다.

TV 신호 수신기(142)는 동축 케이블 시스템 또는 광 섬유 시스템과 같은 케이블 송신 시스템을 거쳐 송신된 TV 신호를 수신하기 위한 회로이다. TV 신호 수신기(143)와 유사하게, 수신될 TV 신호의 표준은 특별히 제한되어 있지 않다. TV 신호 수신기(142)에 의해 수신된 TV 신호도 역시 디코더(134)로 출력된다.

화상 입력 인터페이스(141)는 TV 카메라 또는 화상 판독 스캐너와 같은 화상 입력 장치로부터 공급된 화상 신호를 수신하기 위한 회로이다. 수신된 화상 신호는 디코더(134)로 출력된다.

상기 화상 메모리 인터페이스(140)는 비디오 테이프 레코더(이하 VTR로 약칭됨)에 저장된 화상 신호를 수신하기 위한 회로이다. 상기 수신된 화상 신호는 디코더(134)로 출력된다.

상기 화상 메모리 인터페이스(139)는 비디오 디스크에 저장된 화상 신호를 수신하기 위한 회로이다. 상기 수신된 화상 신호는 디코더(134)로 출력된다.

상기 화상 메모리 인터페이스(138)는 정지 화상 데이타를 저장하는 정지 화상 디스크와 같은 소자로부터 화상 신호를 수신하기 위한 회로이다. 상기 수신된 정지 화상 데이타는 디코더(134)에 입력된다.

입/출력 인터페이스(135)는 외부 컴퓨터, 컴퓨터 네트워크, 또는 프린터와 같은 출력 장치에 표시 장치를 접속하기 위한 회로이다. 상기 입/출력 인터페이스(135)는 화상 데이타 또는 문자/그래픽 정보를 입/출력할 뿐아니라 필요에 따라 표시 장치의 CPU(136)과 외부 장치 간에 제어 신호 또는 수치 데이타를 입/출력한다.

상기 화상 발생기(137)는 입/출력 인터페이스(135)를 통해 외부로부터 입력된 화상 데이타 또는 문자/그래픽 정보, 또는 CPU(136)로부터 출력된 문자/그래픽 정보를 기초로 표시 화상 데이타를 발생하기 위한 회로이다. 상기 화상 발생기(137)는 화상 데이타를 발생하는데 필요한 회로, 화상 데이타 또는 문자/그래픽 정보를 저장하기 위한 프로그램 가능한 메모리, 문자 코드에 대응하여 화상 패턴을 저장하는 판독 전용 메모리, 및 화상 처리를 수행하기 위한 프로세서를 일체로 하고 있다.

상기 화상 발생기(137)에 의해 발생된 표시 화상 데이타는 디코더(134)로 출력된다. 그러나, 상기 표시 화상 데이타는 필요에 따라 입/출력 인터페이스(135)를 통해 외부 컴퓨터 네트워크 또는 프린터로 출력될 수 있다.

CPU(136)는 주로 표시 장치의 동작 제어, 표시 화상의 발생, 선택 및 편집과 연관된 동작을 수행한다.

예를 들어, 제어 신호가 멀티플렉서(133)에 출력되어 표시 패널 상에 표시될 화상 신호들을 적당히 선택하거나 또는 합성하게 된다. 이때, 제어 신호는 표시될 화상 신호에 따라 표시 패널 제어기(132)에 발생되어, 프레임 표시 주파수, 주사 방법(즉, 인터레이스 주사 방법 또는 비인터레이스된 주사 방법), 및 한 프레임에 있는 주사선의 수를 포함하여 표시 장치의 동작을 적당히 제어한다.

부수적으로, CPU(136)는 화상 데이타 또는 문자/그래픽 정보를 화상 발생기(137)로 직접 향하게 하거나 또는 입/출력 인터페이스(135)를 통해 화상 데이타 또는 문자/그래픽 정보를 입력하기 위해 외부 컴퓨터 또는 메모리를 액세스한다.

CPU(136)는 다른 목적으로 동작할 수 있다. 예를 들어, CPU(136)는 개인용 컴퓨터 또는 워드프로세서와 같이 정보를 발생하거나 또는 처리하는 기능과 직접 연관될 수 있다. 선택적으로, 상술된 바와 같이, CPU(136)는 수치 연산에서와 같이 외부 장치와 협동하기 위해 입/출력 인터페이스(135)를 통해 외부 컴퓨터 네트워크에 접속될 수 있다.

입력 장치(144)는 사용자에 의해 명령, 프로그램, 또는 데이타를 CPU(136)에 입력하는데 사용된다. 키보드와 마우스 이외에, 조이스틱, 바코드 판독기, 또는 음성 인식과 같은 다양한 입력 장치가 사용될 수 있다.

디코더(134)는 회로(137 내지 143)으로부터 입력된 다양한 화상 신호를 3원색 신호, 또는 휘도 신호와 I 및 Q 신호로 디코드하기 위한 회로이다. 제22도에 점선으로 가리켜진 바와 같이, 디코더(134)는 바람직하게 디코딩을 위한 화상 메모리를 필요로 하는 MUSE 신호와 같은 TV 신호가 처리될 수 있도록 화상 메모리를 일체로 하고 있다. 화상 메모리는 정지 화상의 표시를 용이하게 한다. 또한, 화상 메모리는 씨닝(thinning), 인터폴레이션, 확대, 축소, 및 합성을 포함하는 화상 처리, 및 화상 발생기(137) 및 CPU(136)와 협동하여 화상 데이타의 편집을 용이하게 한다.

멀티플렉서(133)는 CPU(136)으로부터의 제어 신호에 근거하여 표시 화상을 적당히 선택한다. 특히, 멀티플렉서(133)는 디코더(134)로부터 입력된 디코드된 화상 신호로부터 소정의 화상 신호를 선택하고, 상기 선택된 화상 신호를 드라이버(131)에 출력한다. 이 경우, 멀티플렉서(133)는 소위 멀티윈도우 텔레비젼을 실현할 수 있는데, 여기서 스크린은 한 프레임 동안의 표시 주기 내에 화상 신호를 선택적으로 전환함으로써, 각 영역에 다수의 화상을 표시하기 위해 다수의 영역으로 분리된다.

표시 패널 제어기(132)는 CPU(136)로부터 입력 제어 신호에 근거하여 드라이버(131)의 동작을 제어하기 위한 회로이다.

화상 패널의 기본 동작의 경우, 화상 패널 제어기(132)는 화상 패널의 구동 전원 공급부(도시되지 않음)의 동작 시퀀스를 제어하기 위한 신호를 드라이버(131)에 출력한다.

화상 패널을 구동시키는 방법에 있어서, 화상 표시 제어기(132)는 프레임 표시 주파수를 제어하기 위한 신호 또는 주사 방법(즉, 인터레이스된 또는 비인터페이스된 주사 방법)을 드라이버(131)에 출력한다.

표시 패널 제어기(132)는 필요에 따라 표시 화상의 휘도, 콘트라스트, 컬러톤, 및 선명도를 포함하여 화상 품질의 조정과 연관된 제어 신호를 드라이버(131)에 출력한다.

드라이버(131)는 표시 패널(130)에 공급될 구동 신호를 발생하기 위한 회로이다. 표시 패널(130)는 멀티플렉서(133)로부터의 화상 신호와 표시 패널 제어기(132)로부터의 제어 신호 입력에 근거하여 동작한다.

각 구성요소의 기능은 상술되었다. 제22도에 도시된 배열을 갖는 표시 장치는 표시 패널(130) 상에 다양한 화상 정보 소스로부터 화상 정보 입력을 표시할 수 있다. 특히, TV 방송 신호를 포함하는 다양한 화상 신호는 멀티플렉서(133)에 의해 적당히 선택된, 디코더(134)에 의해 디코딩 처리되어 드라이버(131)에 입력된다. 상기 표시 패널 제어기(132)는 표시될 화상 신호에 따라 드라이버(131)의 동작을 제어하기 위한 제어 신호를 발생한다. 상기 드라이버(131)는 화상 신호와 제어 신호에 근거하여 표시 패널(130)에 구동 신호를 공급한다. 이와 같은 동작에 의해, 화상이 표시 패널(130) 상에 디스플레된다. 일련의 동작이 CPU(136)에 의해 통합으로 제어된다.

상기 표시 장치는 디코더(134) 또는 화상 발생기(137)에 일체화된 화상 메모리로부터 화상 정보에서 선택된 화상 데이타를 표시할 뿐 아니라 표시될 화상 정보를 위해, 확대, 축소, 회전, 이동, 에지 강조, 씨닝, 인터레이션, 컬러 변환, 및 종횡비 변환을 포함하는 화상 처리, 및 합성, 삭제, 결합, 교체 및 패이스팅을 포함하는 화상 편집을 수행할 수 있다. 비록 본 실시예의 설명에서 상세히 언급되지 않았지만, 오디오 정보의 처리 및 편집 전용 회로가 화상 처리 및 화상 편집을 위해 배열될 수 있다.

표시 장치는 다양한 장치, 즉 TV 방송 표시 장치, 화상 회로 단말 장치, 정지 및 이동 화상을 위한 화상 편집 장치, 컴퓨터 단말 또는 워드프로세서와 같은 사무용 단말 장치, 게임기 등의 기능을 실현할 수 있다. 따라서, 표시 장치는 산업 및 개인 사용을 위해 광범위한 응용 범위를 갖는다.

제22도는 전자 방출 장치가 전자 빔 소스로서 사용되어 있는 표시 패널을 사용하여 표시 장치의 배열의 예를 도시하고, 상기 표시 장치의 배열은 물론 이것에 한정되어 있지 않다. 예를 들어, 제22도에 도시된 구성 요소중에서, 응용 목적에 필요한 기능과 연관된 회로는 생략될 수 있다. 역으로, 응용 목적에 따라 구성요소가 추가될 수 있다. 이와 같은 표시 장치가 비쥬얼 텔레폰으로 사용될 때, 바람직하게 TV 카메라, 마이크로폰, 일루미네이션 소자, 모뎀을 포함하는 송신/수신 회로가 부가될 수 있다.

[실시예 11]

화상 형성 장치는 단계-I에서 형성된 절연 영역이 실시예 7과 동일한 형태를 갖고 있다는 것을 제외하고 실시예 10에서와 같은 동일한 절차를 따라 준비되었다.

결국, 만족할 만한 화상 표시 장치가 실시예 10에서와 같이 얻어질 수 있다.

[실시예 12]

본 실시예의 전자 방출 소자는 제23a도 제23b도에 도시된 구조를 갖는다. 제23a도는 평면도이고 제23b도는 단면도이다. 전자 방출 소자는 기판(1), 소자 전극(1202 및 1203), 도전성 막(1204 및 1205), 및 피셔(1206) 즉 전자 방출부 등을 구비한다. 전극 갭 폭 G는 균일하다. ℓ_e, ℓ_p및 ℓ_a는 전극 갭이 중심선을 따라 한정된다. 본 실시예에서, 피셔(1206)는 통전화 형성에 의해 형성된다. 이와 같은 이유로, 피셔(1206)는 항상 중심선을 따라 형성되지 않는다. 또한, 각 패턴의 피셔(1206)는 항상 동일한 형태를 갖지 않는다.

본 실시예의 전자 방출 소자의 제조 방법은 제24a도 내지 제24c도 및 제14a도 내지 제14c도를 참조하여 서술될 것이다. 상기 제조 방법은 기본적으로 종래 기술의 방법과 동일하다. 종래 기술과 다른 점은 이하에 상세히 서술될 것이다.

단계-a

제24a도에 도시된 형태를 갖는 소자 전극(1202 및 1203)가 리프트-오프에 의해 실리콘 산화막(0.5㎛)/소다-라임 유리로 구성된 기판(1) 상에 Ni (100nm)/Ti(5nm)막으로부터 형성되었다. 본 실시예에서, ℓ_e는 10㎛, ℓ_p는 20㎛ 및 ℓ_a는 50㎛있고, G는 ㎛이었다.

단계-b 및 단계-c

제24b도에 도시된 형태를 가지며 제24b도에 도시된 위치에 형성된 도전성 막(7)은 종래 기술에와 동일한 방법에 의해 미세한 Pd 산화물 입자막(10nm)으로 형성되었다. 본 실시예에서, 도전성 막(7)의 에지와 소자 전극(1202)의 에지 간의 거리 P의 평균값은 약 17.5㎛이었다.

단계-d

제24c도에 도시된 바와 같이, 도전성 막(7)의 일부에 피셔(1206)를 형성하기 위해 종래 기술에서와 동일한 방법(통전화 형성)이 수행되었다.

본 실시예에서, 삼각 펄스가 사용되었다. 전압 파형의 펄스 폭 T1은 1msec이었고, 펄스 간격 T2는 10msec이었고, 펄스 높이는 단계적으로 매 0.1-V 단계마다 상승되어, 통전화 형성을 수행하였다. 통전화 형성의 끝에서의 전압은 5V이었다.

단계-e

종래 기술에서와 동일한 방법(통전화 형성)에 의해, 활성화 처리 이전에 제로이었던 소자 전류 I_f및 방출 류 I_e는 크게 변하여 전자 방출부가 피셔(1206)에 형성되도록 증가되었다.

본 실시예에서, 정현 파형이 사용되었다. 전압 파형의 펄스 폭 T1은 10msec이었고, 펄스 간격 T2은 10msec이었고, 정현판의 피크값(활성화 처리에서의 피크 전압)은 15V이었다. 활성화 처리는 회전 펌프에 의해 장치를 진공으로 함으로서 얻어진 약 1.3×10^-1Pa에서 약 60분 동안 진공 분위기에서 수행되었다.

상기 공정에 의해 준비된 소자의 전자 방출 특성은 제16도에 도시된 배열을 갖는 측정/평가 장치에 의해 측정되었다. 본 실시예에서, 유인하는 전자와 전자 방출 소자간의 간격은 4mm이었고, 유인하는 전극의 전위는 1kV이었고, 전자 방출 특성을 측정하는데 있어 진공 장치의 진공도는 1.3×10^-4Pa이었다.

측정/평가 장치를 사용하여, 소자 전압이 소자 전극(1202 및 1203) 양단에 인가되었고, 그때 흐르는 소자 전류 I_f와 방출 전류 I_e가 측정되었다. 얻어진 곡선 대 전압 특성이 제25도에 도시되어 있다. 이와 같은 소자에서, 방출 전류 I_e는 약 7V의 소자 전압에서 급격히 증가되었다. 14V의 소자 전압에서, 소자 전류 I_f는 1.2mA이었고, 방출 전류 I_e는 3.6㎂이었으며, 방출 효율 η 즉, I_e/I_f는 0.3%이었다.

이와 같은 전자 방출 소자는 종래 기술에서와 동일한 전자 방출 특성을 나타낸다. 따라서, 실시예 10에서와 같이, 많은 전자 방출 소자가 매트릭스로 배열될 때, 화상 표시 장치가 구성될 수 있다.

결과로 나타나는 화상 표시 장치는 본 발명의 전자 방출 장치의 특성을 가지며, 따라서 종래 기술의 전자 방출 장치의 효율보다 보다 높았다.

[실시예 13]

전자 방출 소자는 실시예 12에서 단계-b와 단계-c가 이하 단계-b' 및 단계-c'로 바뀌었다는 것을 제외하고 실시예 12에서와 동일한 절차를 따라 준비되었다.

단계-b'

수성 다이메틸 황화물 용액의 14wt%이 준비되었다. 팔라듐 아세테이트가 이 수성 용액에 용해되어 0.4wt%에서 팔라듐을 얻음으로서, 암적색 용액을 얻었다.

단계-c'

버블 제트형인 잉크 제트 장치(151)가 소자 전극(1202 및 1203)(제26도)의 일부 양단에 작은 방울이 떨어지도록 소자 전극(1202 및 1203)이 형성되어 있는 기판(1)에 암적색 용액의 작은 방울(152)을 떨어뜨리는 데 사용된다. 기판(1)에 떨어 뜨려진 작은 방울은 153으로 표시되었다. 결과로 나타나는 구조가 2분 동안 80℃에서 건조되었다. 결과로 나타나는 구조는 팔라듐 산화물(제27도)을 주로 함유하는 도전성 막(7)을 형성하기 위해 12분 동안 350℃에서 베이크되었다. 본 실시예에서, 도전성 막(7)의 에지와 소자 전극(1202)의 에지 간의 간격 P의 평균값은 17.5㎛이었다.

전자 방출 특성은 실시예 12에서와 동일한 방법에 의해 평가되었다. 14V의 소자 전압에서, 소자 전류 I_f는 1.0mA이었고, 방출 전류 I_e는 2.8㎂이었고, 전자 방출 η 즉, I_e/I_f는 0.28%이었다.

[실시예 14]

전자 방출 소자는 ℓ_e가 5㎛, ℓ_p가 20㎛ 및 ℓ_a가 50㎛였다는 것을 제외하고 실시예 12에서와 동일한 절차를 따라 준비되었다.

전자 방출 특성은 실시예 12에서와 동일한 방법에 의해 평가되었다. 14V의 소자 전압에서, 소자 전류 I_f는 1.2mA이었고, 방출 전류 I_e는 6.0㎂이었고, 전자 방출 η 즉, I_e/I_f(%)는 0.50%이었다.

[실시예 15]

전자 방출 소자는 ℓ_e가 5㎛, ℓ_p가 20㎛ 및 ℓ_a가 50㎛였다는 것을 제외하고 실시예 13에서와 동일한 절차를 따라 준비되었다.

전자 방출 특성은 실시예 12에서와 동일한 방법에 의해 평가되었다. 14V의 소자 전압에서, 소자 전류 I_f는 1.0mA이었고, 방출 전류 I_e는 4.5㎂이었고, 전자 방출 η, 즉, I_e/I_f(%)는 0.45%이었다.

[실시예 16]

본 실시예의 전자 방출 소자는 제28a도에서와 동일한 절차를 갖는다. 전자 방출 소자는 기판(1), 소자 전극(2 및 3), 도전성 막(7), 및 피셔(1606), 즉 전자 방출부를 구비한다. ℓ_e=S1-2S2m, ℓ_p=S1+S3, 및 ℓ_a=T1으로 정의되었다는 것에 유의한다. 본 실시예에서, 피셔(1606)는 나중에 서술되는 바와 같이 통전화 형성에 의해 형성되었다. 이와 같은 이유로, 피셔(1606)는 항상 선형 피셔로 한정되지는 않으며, 각 패턴의 피셔(1606)는 항상 동일한 형태를 갖지 않는다.

본 실시예의 전자 방출 소자의 제조 방법은 제14a도 내지 제14c도 및 제28d도를 참조로 서술될 것이다.

단계-(1)

5nm의 두께를 갖는 Ti막과 30nm의 두께를 갖는 Pt막이 중성 세제, 순수한 물, 및 유기용제로서 세척된 실리카 유리 기판(1) 상에 진공 증착에 의해 순차적으로 형성되었다. 포토레지스트(AZ1370 ; Hoechst로부터 입수 가능)가 도포되어 레지스트 층을 형성하도록 베이크되었다. 노광 및 현상이 포토마스크를 사용하여 수행되어 소자 전극(2 및 3)의 레지스트 패턴을 형성하였다. Pi/Ti막의 불필요한 부분은 습식 에칭에 의해 제거되었다. 마지막으로, 레지스트 패턴이 유기 용제에 의해 제거되어 소자 전극(2 및 3)을 형성하였다. 소자 전극 간의 간격 L1은 10㎛이었고, 전극 길이 W2는 100㎛(제14a도)이었다.

단계-(2)

50nm의 두께를 갖는 Cr막(도시되지 않음)이 진공 증착에 의해 증착되었다. 도전성 막에 일치하는 개구부가 Cr 마스크를 형성하기 위해 종래의 포토리소그래피에 의해 형성되었다.

팔라듐 아세테이트 모노에탄놀라민(이하 PAME로 칭함)인 스피너에 의해 회전시키면서 도포되었다. 결과로 나타나는 구조가 가열되었고, 그 주 성분이 팔라듐 산화물(PdO)이었던 미세한 입자로 형성된 박막을 형성하기 의해 310℃의 분위기에서 베이크되었다. Cr 마스크는 습식 에칭에 의해 제거되었고 소정의 패턴을 갖는 도전성 막(7)을 형성하기 위해 리프트 오프되었다. 도전성 막의 저항값 Rs은 4.0×10⁴

Ω/□이었다(제14b도).

단계-(3)

소자는 X-및 Y-방향 펄스 모터를 갖는 스테이지 상에 세트되었다. 514.5nm의 여기 파장을 갖는 Ar 이온 레이저의 광선이 도전성 막의 세기가 10mW이 되도록 소자 상에 복사되었고, X-Y 스테이지는 금속 Pd부를 제거하도록 이동되어, 제28a도에 도시된 형태를 갖는 절연 형태를 형성하였다. 절연 영역의 폭에 있어서, S1은 5㎛, S2는 1㎛, S3는 5㎛, 및 T1은 7㎛이었다. 따라서, ℓ_e는 3㎛, ℓ_p는 10㎛, ℓ_a는 7㎛이었다.

단계-(4)

소자가 제16도에 도시된 측정/평가 장치에서 세트되었다. 장치는 진공 펌프에 의해 2.0×10^-3의 압력까지 진공으로 되었다. 소자 전극(2 및 3)의 양단에 소자 전압 V_f을 인가하기 위한 전원 공급부(10)로부터 펄스 전압이 인가되어 통전 공전(통전 형성)를 수행함으로써, 피셔(1606)를 형성하였다.

소자 전류 I_f가 극히 작게 될 때, 전압의 인가가 종료되었다. 소자는 도전성막(7)이 금속 Pd만을 함유하도록 축소 처리를 수행하기 위해 한 시간 동안 수소 분위기에서 유지되었다.

단계-(5)

진공 장치(16)는 진공 펌프(15)에 의해 2.0×10^-3의 압력까지 다시 진공으로 되었다. 그후, 소자 전류 I_f를 측정하면서 소자 전극(2 및 3)의 양단의 소자에 소자 전압 V_f을 인가하기 위한 전원 공급부(10)로부터 펄스 전압이 인가되어 활성화 공정을 수행하였다.

활성화 처리 전에 거의 0이었던 소자 전류 I_f는 상당히 변화하여 증가되었다. 소자 전류 I_f는 약 30분간 사실상 포화 상태로 되었으며 처리는 종료되었다.

이 때, 0.5msec의 펄스폭 T1, 10msec의 펄스 간격 T2, 16V의 펄스 높이를 갖는 구형 펄스를 사용하였다.

단계-(6)

배기 장치를 이온 펌프로 전환시켜 진공 장치(16) 전체를 약 200℃로 가열시키면서 진공 장치(16)를 탈기시켰다. 24시간 후 압력은 1.3×10^-7Pa까지 감소되었다. 상기 처리에 의해 제조한 표면 전도형 전자 방출 소자의 특성을 파악하기 위해, 제16도에서 도시한 평가 장치를 사용하여 소자의 전자 방출 특성을 측정하였다.

[비교예 4]

실시예 16의 단계-(1) 및 단계-(2)와 단계-(3)을 제외한 단계-(4) 내지 단계-(6)에서와 동일한 처리를 행하여 전자 방출부를 형성하였다.

단계-(7)

실시예 16 및 비교예 4에서 제조한 표면 전도형 전자 방출 소자의 특성을 파악하기 위해, 제16도에서 도시한 평가 장치를 사용하여 소자의 전자 방출 특성을 측정하였다. 각 전자 방출 소자 및 흡인 전극(12)을 진공 장치(16)이 배치하였다. 진공 장치는 소자의 측정/평가를 희망 진공 분위기 중에서 행할수 있도록 고 진공을 달성하는 데 진공 장치에 필요한 배기 펌프 및 진공 시스템 등의 장비(도시 안된)를 구비하고 있다. 소자 전극(3)의 측부에 15V의 펄스 피크치를 갖는 구형 펄스 전압을 인가하였다. 인가된 펄스는 0.1msec의 펄스폭 T1과 35msec의 펄스 간격 T2를 가졌다. 소자와 흡인 전극 간의 거리 H는 4mm이었으며, 흡인 전극의 전위는 1kV이었으며, 전자 방출 특성 측정시의 압력은 2.0×10^-7Pa이었다. 표 5에서는 이러한 결과를 예시하고 있다. 여기서 η는 전자 방출 효율(I_e/I_f)을 나타낸다.

[표 5]

이 실시예에 따르면, 본 발명을 적용시킴으로써 고 효율의 소자를 용이하게 제조할 수 있다는 것이 확인되었다.

[실시예 17]

우선, 실시예 16의 단계-(1) 및 단계-(2)에서와 동일한 처리를 행하였다. 그후, 다음의 처리를 행하였다.

단계-(3)

실시예 16의 단계-(3)에서와 동일한 장치에 소자를 배치하여 절연 영역을 형성하였다. 절연 영역은 제28b도에서 도시된 형상을 갖는다.

절연 영역의 폭에 대해 설명하자면, S4는 1㎛, S5는 5㎛, S6은 10㎛, T2는 7㎛이었다.

단계-(4)

소자를 제16도에서 도시된 진공 장치에 배치하였다. 실시예 16의 단계-(4)에서와 동일한 통전 포밍 및 재현 처리를 행하여 균열부(1606)를 형성하였다.

진공 장치(16)를 진공 펌프(15)에 의해 일시적으로 고 진공으로 탈기시키고, 아세톤을 공급하여 압력을 2.5×10^-1Pa로 설정하였다. 소자 전극(2 및 3) 양단에 펄스 전압을 인가하여 활성화 처리를 행하였다. 이 때, 구형 펄스를 사용하였다. 펄스폭 T1은 1msec, 펄스 간격 T2는 10msec이었다. 펄스 높이는 0.2 V/min의 비율로 서서히 10V에서 18V로 증가하였다.

단계-(5)

이세톤의 공급을 중단하였다. 진공 장치(16)를 진공 장치(15)를 사용하여 진공 장치(16) 전체를 약 600℃로 가열시키면서 탈기시켰다. 압력은 24시간 후 1.3×10^-7로 감소되었다. 이 실시예에서 제조한 표면 전도형 전자 방출 소자의 특성을 파악하기 위해, 실시예 1에서와 같이 제16도에서 도시한 평가 장치를 사용하여 소자의 전자 방출 특성을 측정하였다. 소자에는 실시예 1에서와 동일한 펄스 전압을 인가하였다. 전자 방출 특성을 측정할 시의 압력은 2.0×10^-7이었다.

이 실시예에서 준비한 소자의 경우, 방출 전류 I_e는 약 10V의 소자 전압에서 급격하게 증가하였다. 15V의 소자 전압에서는 소자 전류 I_f는 1.1㎃, 방출 전류 I_e는 6.4㎂, 전자 방출 효율 η는 0.58%이었다.

[실시예 18]

실시예 16의 단계-(3)에서 집속 이온 빔을 사용한 것을 제외하고는 실시예 16에서와 동일한 처리를 행하였다. 최종적으로, 실시예 16에서와 동일한 조건 하에 제16도에서 도시된 평가 장치를 사용하여 2.0×10^-7Pa의 압력에서 전자 방출 특성을 측정하였다. 15V의 소자 전압에서는 소자 전류 I_f는 1.0㎃, 방출 전류 I_e는 5.1㎂, 전자 방출 효율 η는 0.51%이었다.

[실시예 19]

실시예 16의 단계-(3)에서 Nd:YAG 레이저를 사용한 것을 제외하고는 실시예 16에서와 동일한 처리를 행하였다. 최종적으로, 실시예 16에서와 동일한 조건 하에 제16도에서 도시된 평가 장치를 사용하여 2.0×10^-7Pa의 압력에서 전자 방출 특성을 측정하였다. 15V의 소자 전압에서는 소자 전류 I_f는 1.3㎃, 방출 전류 I_e는 5.1㎂, 전자 방출 효율 η는 0.40%이었다.

[실시예 20]

실시예 16의 단계-(2)에서는, 통상의 포토리소그래피를 적용하여 동시에 도전성 막(7) 및 절연 영역을 형성하고 리프트 오프시킴으로써 제15도에서 도시된 패턴을 얻었다. 나머지 처리들은 실시예 16에서와 동일한 처리를 행하였다. 최종적으로, 실시예 16에서와 동일한 조건 하에 제16도에서 도시된 평가 장치를 사용하여 2.0×10^-7Pa의 압력에서 전자 방출 특성을 측정하였다. 15V의 소자 전압에서는 소자 전류 I_f는 1.2㎃, 방출 전류 I_e는 5.0㎂, 전자 방출 효율 η는 0.41%이었다.

이 실시예에 따르면, 도전성 막 및 절연 영역을 동시에 형성하였으므로, 본 발명의 방법을 신속하게 적용시킬 수 있어 표면 전도형 방출 소자를 균일하게 제조할 수 있다.

[실시예 21]

실시예 10의 단계-I를 이하의 단계-I'로 대체시킨 것을 제외하고는 실시예 10에서와 동일한 수순에 따라 화상 형성 장치를 준비하였다.

단계-I'

전자원 기판을 X 및 Y 구동 펄스 모터를 갖는 스테이지 상에 배치하였다. 514.5nm의 여기 파장을 갖는 Ar 이온 레이저의 발진 라인을 기판 상에 도전성 막이 10mW가 되고 X-Y 스테이지가 금속 Pd부를 제거시키도록 이동되게 조사함으로써 실시예 17에서와 동일한 형상을 갖는 절연 영역을 형성하였다.

소자를 제16도에서 도시된 측정/평가 장치에 배치하였다. 장치를 진공 펌프에 의해 2.0×10^-3의 압력까지 탈기시켰다. 소자 전압 V_f를 소자에 인가시키는 전원(10)으로부터 소자(2 및 3) 양단 간에 펄스 전압을 인가하여 통전 처리(통전 포밍)를 행함으로써 균열부(6)를 형성하였다.

소자 전류 I_f가 완전히 0로 되었을 때, 전압 인가를 종료시켰다. 소자를 1시간 동안 수소 분위기 중에서 방치시켜 도전성 막(7)이 단지 금속 Pd만을 함유하도록 하는 환원 처리를 행하였다.

그 결과, 실시예 10에서와 같이 만족스러운 화상 형성 처리를 얻을 수 있었다.

[실시예 22]

이 실시예에서는, 절연 영역 전체에서 연속적인 전자 방출부가 형성되는 경우에 대해 설명하기로 한다.

이 실시예에서는, 전자 방출 소자는 단계-c에서 집속 이온 빔 처리 장치에 의해 형성된 절연 영역이 제15a도에서 도시된 형상을 갖으며, 절연 영역의 폭이 모든 부분(굵은선 및 가는선으로 표시된 부분)에서 40nm가 되도록 조정된 것을 제외하고 실시예 1에서와 동일한 수순에 따라 준비하였다. 여기서 ℓ_e는 5㎛이고, ℓ_p는 10㎛이고, ℓ_a는 10㎛이었다.

이 실시예의 소자에 대한 전자 방출 특성을 제16도에서 도시된 장치를 사용하여 측정하였다. 이 때 소자에 인가된 전압은 100μsec의 펄스폭 T1, 10msec의 펄스 간격 T2 및 15V의 펄스 피크치를 갖는 구형 펄스이었다. 소자와 흡인 전극간의 거리 H는 4mm이고, 흡인 전극의 전위는 1kV이었다. 그 결과, 소자 전류 I_f는 2.5㎃, 방출 전류 I_e는 5.2㎂, 및 전자 방출 효율 η는 0.21%이었다.

상술된 바와 같이, 본 발명에 따르면, 고 전자 방출 효율과 안정적으로 제어된 특성을 갖는 전자 방출 소자를 제공할 수 있다. 또한, 다수의 소자를 집적시킨 전자원을 사용한 화상 형성 장치에 의해 고 화질의 화상을 얻을 수 있다.

Claims (14)

1. 전자 방출부를 갖는 도전성 막을 포함한 전자 방출 소자와, 전자를 흡인하는 흡인 전극으로 구성된 전자 방출 장치에 있어서,

   상기 도전성 막에 전기적으로 절연된 연재 영역을 포함하여 상기 도전성 막을 고전위 측과 저전위 측으로 분리하고, 상기 절연 영역은 상기 고전위 측에서 돌출하는 부분과 상기 저전위 측에서 돌출하는 부분으로 형성되는 거의 주기적인 형상을 가지며, 상기 절연 영역의 한 주기에서 상기 고전위 측에서 돌출하는 상기 부분 중 적어도 일부에 연속적으로 전자 방출부들이 형성되는 것을 특징으로 하는 전자 방출 장치.
2. 제1항에 있어서, 상기 전자 방출부 상에 또한 그 부근에 탄소 및/또는 탄소 화합물을 함유한 피착물이 형성되는 것을 특징으로 하는 전자 방출 장치.
3. 제1항에 있어서, 상기 절연 영역의 한 주기에 포함된 상기 전자 방출부의 길이 ℓ_e, 상기 절연 영역의 주기 ℓ_p, 및 상기 절연 영역의 상기 고전위 측에서 돌출하는 상기 부분과 상기 저전위 측에서 돌출하는 상기 부분 간의 지그재그 거리 ℓ_a는,

   5㎛≤ℓ_p≤80㎛

   1㎛≤ℓ_e≤40㎛

   1㎛≤ℓ_a≤100㎛

   의 범위 내에 속하는 것을 특징으로 하는 전자 방출 장치.
4. 제1항에 있어서, 상기 전자 방출 소자는 대향하는 한 쌍의 소자 전극을 더 포함하고, 상기 도전성 막의 상기 고전위 측 상의 부분과 상기 저전위 측 상의 부분은 상기 소자 전극에 각각 접속되고, 상기 소자 전극에 의해 샌드위치된 영역은 상기 고전위 측에서 돌출하는 부분과 상기 저전위 측에서 돌출하는 부분으로 형성된 주기적인 형상을 가지며, 상기 도전성 막은 상기 소자 전극에 의해 샌드위치된 상기 영역의 상기 고전위 측에서 돌출하는 상기 부분에 주로 형성되는 것을 특징으로 하는 전자 방출 장치.
5. 제1항에 있어서, 상기 전자 방출 소자는 표면 전도형 전자 방출 소자인 것을 특징으로 하는 전자 방출 장치.
6. 전자 방출부를 갖는 도전성 막을 포함한 전자 방출 소자와, 전자를 흡인하는 흡인 전극으로 구성된 전자 방출 장치에 있어서,

   상기 도전성 막에 전기적으로 절연된 연재 영역을 포함하여 상기 도전성 막을 고전위 측과 저전위 측으로 분리하고, 상기 절연 영역은 상기 고전위 측에서 돌출하는 부분과 상기 저전위 측에서 돌출하는 부분으로 형성되는 거의 주기적인 형상을 가지며, 상기 절연 영역에 연속적인 선형 전자 방출부가 형성되며, 상기 절연 영역의 한 주기에 포함된 상기 고전위 측에서 돌출하는 상기 부분의 길이 ℓ_e, 상기 절연 영역의 주기 ℓ_p, 및 상기 절연 영역의 상기 고전위 측에서 돌출하는 상기 부분과 상기 저전위 측에서 돌출하는 상기 부분 간의 지그재그 거리 ℓ_a는,

   5㎛≤ℓ_p≤80㎛

   1㎛≤ℓ_e≤20㎛

   5㎛≤ℓ_a≤100㎛

   의 범위 내에 속하며, 상기 흡인 전극과 상기 저전위 측의 상기 도전성 막 간의 전위차 V_a와, 상기 흡인 전극과 상기 전자 방출 소자 간의 거리는 아래식

   V_a/H≤0.5×10⁶[V/m]

   을 만족시키는 것을 특징으로 하는 전자 방출 장치.
7. 제6항에 있어서, 상기 전자 방출 소자는 대향하는 한 쌍의 소자 전극을 더 포함하고, 상기 도전성 막의 상기 고전위 측 상의 부분과 상기 저전위 측 상의 부분은 상기 소자 전극에 각각 접속되고, 상기 소자 전극에 의해 샌드위치된 영역은 상기 고전위 측에서 돌출하는 부분과 상기 저전위 측에서 돌출하는 부분으로 형성된 주기적인 형상을 가지며, 상기 도전성 막은 상기 소자 전극에 의해 샌드위치된 상기 영역에 형성되는 것을 특징으로 하는 전자 방출 장치.
8. 제6항에 있어서, 상기 전자 방출부 상에 또한 그 부근에 탄소 및/또는 탄소 화합물이 형성되는 것을 특징으로 하는 전자 방출 장치.
9. 제6항에 있어서, 상기 전자 방출 소자는 표면 전도형 전자 방출 소자인 것을 특징으로 하는 전자 방출 장치.
10. 전자 방출 장치에 있어서,

    기판 상에 제1항 내지 제9항 중 어느 한 항에 따른 전자 방출 장치를 구성하는 다수의 전자 방출 소자가 배열된 전자원과,

    전자를 흡인하는 흡인 전극을 포함하는 것을 특징으로 하는 전자 방출 장치.
11. 제10항에 있어서, 상기 전자원에 상기 전자 방출 소자에 전기 접속되는 배선을 매트릭스형으로 형성하는 것을 특징으로 하는 전자 방출 장치.
12. 제10항에 있어서, 상기 전자원에 상기 전자 방출 소자에 전기 접속되는 배선을 사다리형으로 형성되는 것을 특징으로 하는 전자 방출 장치.
13. 제10항에 따른 전자 방출 장치의 구성을 갖는 화상 형성 장치에 있어서,

    상기 흡인 전극은 상기 전자원으로부터 방출된 전자 빔의 조사에 의해 광을 방출하여 화상을 형성하는 것을 특징으로 하는 화상 형성 장치.
14. 제1항에 따른 전자 방출 장치를 제조하는 방법에 있어서,

    상기 절연 영역에 상기 전자 방출부 이외의 부분을 형성하기 위해 집속 이온 빔, 레이저 처리, 및 포토리소그래피의 미이크로패터닝 기술 중 어느 하나에 의해 상기 도전성 막의 일부를 제거시키는 단계와,

    상기 도전성 막에 전압을 인가하여 전류를 흐르게 함으로써, 상기 전자 방출부를 형성하는 단계를 포함하는 것을 특징으로 하는 전자 방출 장치.

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