KR100234923B1 - 향상된 위상 동기루프 - Google Patents

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Abstract

루프가 동기 상태일 때 상관 없는 잡음에 대한 민감도를 제거하기 위해 위상 검출기에 의해 발생된 제어 논리를 이용하는 향상된 위상 동기 루프.

Description

향상된 위상 동기 루프
제1도는 본 발명을 실현하는, 차지 펌프 디바이스(charge pump device)를 포함하는 디지탈 PLL을 도시한 도면.
제2도는 본 발명을 실현하는, 차지 펌프 디바이스를 제어하는 논리 디바이스의 확대 도면.
제3도 본 발명의 다른 실시예의 확대 도면.
〈도면의 주요부분에 대한 부호의 설명〉
105 : 위상-주파수 검출기 109 : 차지 펌프
117 : 차동 필터
위상 동기 루프(PLL)은 기준 신호로 공지된 입력 신호를 내부 오실레이터에 동기시킴으로써 출력 주파수를 합성하는데 일반적으로 사용된다. PLL은 통상 위상 검출기, 필터 및 기준 오실레이터로 구성된다. 디지탈 계산기(N으로 나눔)를 기준 신호 경로에 그리고 다른 디지탈 계산기(M으로 나눔)를 오실레이터 출력 경로에 삽입함으로써, 오실레이터 출력이 기준 주파수에서 M/N으로 스케일된다. 간단한 경우, 즉 M/N이 1인 경우에는, 상기한 경로에서는 디지탈 계산기들은 필요없게 된다.
입력 및 기준 오실레이터 주파수들의 차가 0, 또는 매우 작다면, PLL은 동기 상태(locked state)라고 하다. 주파수들 간에 차이가 있는 경우, 동기 상태가 불안정하거나, 또는 기준 입력이 주파수를 변화시키는 경우, PLL은 동적 상태가 되고, 다시 동기 상태가 될 때까지 오실레이터 주파수가 조정된다.
위상 검출기(PD)는 PD의 입력들의 위상 차이를 나타내는 신호, 즉, 입력 신호 및 오실레이터 신호를 발생시킨다. PD 검출기는 독특한 특성들을 갖고 있는 다양한 방법으로 구현될 수 있다. 매우 일반적인 PD 회로는 3-상태 출력을 갖고 있는, 디지탈, 위상-주파수 비교기이다. PD의 이러한 특정한 타입은 타입-II 위상 검출기라 한다. 타입-II 위상 검출기들은 위상 동기 뿐만 아니라 주파수 동기가 요구되는 장치에 사용된다.
타입-II 위상 검출기들은 일반적으로 PD의 3-상태 출력을, 내부 오실레이터를 제어하기 전에 필터되는 신호로 번역하는, 차지 펌프 디바이스와 결합된다. PD의 3개의 출력 상태들은 UP, DOWN 및 NEITHER로 표시된다. PD 출력 상태가 UP이라면, 차지 펌프는 전류가 필터의 입력 내로 흐르게 한다. PD 출력 상태가 DOWN이라면, 차지 펌프는 전류를 필터의 입력으로부터 차단한다. PD 출력 상태가 NEITHER라면, 전류가 흐르지 않는다.
PLL 내의 필터는 오실레이터의 주파수에 영향을 주는 내부 오실레이터에 전압을 제공한다. 필터의 가장 단순한 형태는 캐패시터이다. 캐패시터는 차지 펌프 회로에 의해 출력되는 네트 차지(net charge)를 누적하여, 내부 오실레이터를 제어하는데 사용될 수 있는 안정 전압이 되게 하는, 적분기로 동작한다. 그러한 오실레이터는 전압 제어 방식의 오실레이터(VOC)로 공지되어 있다.
PLL이 동적 상태일때, PD는 루프가 동기를 취할려고 할 때 다양한 UP, DOWN 및 NEITHER 출력 상태들을 발생시킨다. 루프가 동기를 취하고 있으면, 정의에 의해 보정이 필요하지 않기 때문에, PD는 NEITHER 출력만을 발생시킨다.
이것은, 정지된 고정 상태(in the quiescent, locked state)에서, 루프가 이득을 갖고 있지 않으며, 특히 차지 펌프가 어떤 전류도 구동시키고 있지 않음을 의미한다. 구동되지 않은 신호는 하이 임피던스 신호로 공지되어 있고, 모든 타입의 외부 잡음을 피크 업(picking up)하기 쉽다.
PLL 시스템의 이러한 내재적인 단점을 해결하기 위해, 센시티브 노드 또는 노드들이 이러한 잡음으로부터 보호(shield)되어야만 한다. 이것은 실리콘 영역에서는 비용이 비싸고 설계자가 제어할 수 있는 범위 외에 기술적으로 다수의 파라미터에 의존하기 때문에 달성하기가 매우 어렵다. 결국 바람직한 성과를 달성하기 위해 실리콘 설계에서 많은 교정이 취해지고 있다.
보호하는데에 있어서 고유 변화의 영향을 줄이는데 사용되는 대응 기술(companion technique)은 차동 필터(differential filter)를 사용하는 것이다. 차동 필터들은 2개의 신호들 간의 차이를 필터한다. 이것은 소정의 잡음이 동일한 방법으로 2개의 입력들에 결합한다면, 차이는 변경되지 않아서 잡음이 아무런 영향도 끼치지 않는다는 것을 의미한다. 연속적으로 공제되는 2개의 신호에 가산되는 신호는 2개의 신호에 모두 공통되기 때문에, 공통-모드 신호(common-mode signal)로 공지되어 있다.
차동 필터들은 완전하지 않다. 공통-모드 신호의 몇몇 만이 유지되고, 극소의 초기 공통-모드 신호 전력만이 출력으로 나타나게 된다.
실제 시스템에서는, 대부분의 잡음 소스들은 각각의 차동 신호들에 균등하게 결합되지 않는다. 이러한 효과는 필터로의 차동 입력들이 구동되지 않을때, 즉 루프가 동기를 취하고 있을 때 특히 중요하다.
본 발명은 타입-II 위상 검출기, 차지 펌프 디바이스, 논리 회로, 차동 필터 및 VCO를 사용하는 PLL에 관한 것이다. PLL은 또한 디지탈 계산기들을 사용한다.
위상 검출기는, 소스로부터의 상관 없는 잡음의 발생이 PLL이 동기 상태에 있을때 차동 필터의 입력들에 공통-모드임을 확증하는 논리 회로를 제어한다.
PD가 NEITHER 출력을 가질 때, 차동 필터로의 입력들이 트랜지스터 및 결합 라인(join line)을 경유하여 연결되어서, 2개의 입력들이 단일 노드가 된다. 이것은 잡음이 필터로의 공통-모드가 되도록 주어져서, VCO 입력에 영향을 주지 않는다는 것을 보장한다. NEITHER 출력이 PLL이 동기 상태에 있기 때문에 기인한 것이라면, VCO 입력에 불안정한 요인이 제거되어 PLL이 계속해서 동기 상태에서 동작되게 된다.
논리 디바이스 및 트랜지스터 만을 사용하여, PLL은 더 이상 에러가 많은 신호에 반응하지 못하고, 이전의 동기 상태로부터 비동기 동적인 상태(unlocked, dynamic state)로 될 수 있다. 이러한 "보호(shielding)"는 논리 디바이스 및 트랜지스터 모두가 이미 집적 회로에 이용가능하기 때문에 비용이 적게 들고, 부가적인 공간 및 재료가 필요하지 않다.
본 발명의 부가적인 특징들은 본 분야에 숙련된 기술자들에게 더 명백할 것이다.
PLL은 최소의 3개의 소자들-위상 검출기(PD), 필터 및 전압 제어 오실레이터(VCO)-을 포함한다. VCO 출력은 PLL에 의해 발생된 내부 오실레이터 신호이고, 입력 기준 신호와 비교되는 신호이다. 제1도에 도시된 실시예에서, 입력 신호 u1및 VCO 신호 u2는 각각 라인(101) 및 라인(103)을 경유하여 위상-주파수 검출기(105)에 제공된다.
PD(105)는 입력 신호 및 VCO 신호의 위상 및 주파수의 차이를 기초로 한 신호를 발생시킨다. 타입-II PD는 내부 오실레이터, VCO의 주파수를 증가시켜야만 할 경우, UP 출력 상태를 발생시킬 것이다. UP 출력 상태는 UP 라인(107a) 상의 논리 소자(1) 및 DOWN 라인(107b) 상의 논리 소자(0)으로 구성된다. 타입-II PD는 내부 오실레이터가 VCO의 주파수를 감소시켜야만 할 경우 DOWN 출력 상태를 발생시킬 것이다. DOWN 출력 상태는 UP 라인(107a) 상의 논리 소자(0) 및 DOWN 라인(107b) 상의 논리 소자(1)로 구성된다. 입력 신호 VCO 신호 간의 위상 차이가 없을 경우, 타입-II PD는 UP 라인(107a) 및 DOWN 라인(107b) 상의 논리 소자(0)으로 구성된, NEITHER 출력 상태를 발생시킬 것이다.
그 후 UP 라인(107a) 및 DOWN 라인(107b)는 차지 펌프 디바이스(109)로 제공된다. 차지 펌프 디바이스는 차동 필터(117)로 또는 차동 필터(117)로부터 네트차지 이동 내로 UP 또는 DOWN 출력 상태들을 변환시킨다. 이 과정의 상세한 설명은 후술한다. UP 또는 DOWN 출력 상태는 각가 라인(113a) 및 라인(113b)로 통과하는 라인(111a) 및 라인(111b) 간의 전압 차이로 귀착될 것이다. PD 출력이 NEITHER인 경우, NOR 게이트(116)은 트랜지스터(115)를 동기하고, 결합 라인(116)은 라인(113a) 및 라인(113b)를 결합해서, 라인(113a) 및 라인(113b) 간의 전압 차이가 없게 한다.
이것은 매우 효과적인 결과를 야기하는데 그 이유는 NEITHER 출력이 PLL이 동기 상태, 즉 입력 및 VCO 간의 위상 차이가 없는 경우의 상태일 때, PD에 의해 발생된 출력 상태이기 때문이다. 동기 상태에서는, 라인(113a) 및 라인(113b) 간의 전압 차이가 없어야만 한다. 전압 차이가 있다면, 라인들(119a 및 119b) 상에서, 차동 필터(117)의 출력은 VCO가 주파수를 변경시키게 하고, PLL이 동기 상태를 인식했을 때 바람직하지 않은 불안정함을 초래한다. 특히 라인(113a) 또는 라인(113b) 중 하나에 결합된 상관 없는 잡음이 결합 라인(116) 및 트랜지스터(115)의 결과로 차동 필터(117)로의 공통-모드가 된다.
트랜지스터(115)는 잡음이 차동 필터(117)로의 공통-모드임을 보장함으로써, 센시티브 노드들, 라인(113a) 및 라인(113b)에 결합된 상관 없는 잡음으로부터 회로를 효과적으로 보호한다. 차동 필터(117)의 특정한 구현은 공통-모드 잡음이 거절되는 범위를 결정하지만, 특히 이 거절은 매우 높다.
잡음의 출처는 예를 들어, 무선 웨이브에 의한 전자기적 혼선과 같은, 외부에 있거나, 예를 들면 기판을 통한 IC 상의 또 다른 주파수들의 결합과 같은, 내부에 있다. 어떤 보호도 사용되지 않는다면, 라인(113a) 및 라인(113b)는 PLL이 동기 상태일 때 특히 센시티브하다. 그 이유는 회로가 그것들을 구동하지 않기 때문이다.
트랜지스터(115)는 라인(113a) 및 라인(113b)의 전압이 논리 소자(1) 및 논리 소자(0) 간의 하프-웨이(half-way)가 되게 한다. 대부분의 IC들에서 이것은 미드-레일(mid-rail) 전압에 있다. 활동 디바이스(수동 차동 필터는 매우 비이상적임)를 포함하는 차동 필터(117)의 모든 구현에서, 미드-레일에 센터된 공통-모드 신호는 최대한 거절된다.
NEITHER 출력 상태가 PLL이 동기를 시도하고자 하는 동적 기간 동안 또한 발생될 수 있음을 주의하라. 이러한 NEITHER 상태는 단 기간 동안에만 존재할 수 있지만, 차동 필터가 그 기간 동안 잡음에 종속되지 않는다는 것도 또한 중요하다. 트랜지스터 및 결합 라인은 잡음이 위상 검출기가 NEITHER 신호를 발생시킬 때 차동 필터의 출력에 아무런 영향도 끼치지 않는다는 것을 보장한다.
제2도는 차지 펌프 논리를 상세하게 도시한 것이다. UP 및 DOWN 라인들(107a 및 107b)는 UP 출력 상태가 인가될 때의 라인들(111a 및 111b) 간의 양 전압차이, 및 DOWN 출력 상태가 인가될 때의 음 전압 차이를 발생시키도록 하기 위해 트랜지스터들(201a, 201b, 201c 및 201d)에 다양하게 인가된다.
특히, UP 라인(107a) 상의 논리 소자(1) 및 DOWN 라인(107b) 상의 논리 소자(0)으로 구성되는 UP 출력 상태는 트랜지스터(201a)를 동기함으로써 라인(111a)에 인가되는 양 전압, 및 트랜지스터(201d)를 동기함으로써 라인(111b)에 인가되는 제로 전압으로 귀착될 것이다. 트랜지스터들(201b 및 201c)는 모두 개방될 것이다. 전압 차이는 다음과 같이 주어진다.
V(111a)-V(111b)=V(V+)-0=V(V+)
마찬가지로, UP 라인(107a) 상의 논리 소자(0) 및 DOWN 라인(107b) 상의 논리 소자(1)로 구성되는 DOWN 출력 상태는 트랜지스텨(201c)를 동기함으로써 라인(111b)에 인가되는 양 전압, 및 트랜지스터(201b)를 동기함으로써 라인(111a)에 인가되는 제로 전압으로 귀착될 것이다. 트랜지스터들(201a 및 201d)는 모두 개방될 것이다. 전압 차이는 다음과 같이 주어진다.
V(111a)-V(111b)=0-V(V+)=-V(V+)
UP 출력 상태 및 DOWN 출력 상태의 모든 경우에, NOR 논리 소자(116)의 출력은 논리 소자(0)이다. 따라서 트랜지스터(115)는 개방되고 전압 차이가 이러한 출력 상태에서 라인(113a) 및 라인(113b) 사이에서 발생하게 한다.
PD가 NEITHER 출력 상태를 가질 때, 트랜지스터(115a)는 NOR 게이트(116)에 인가되는 UP 라인(107a) 및 DOWN 라인(107b) 상에서 모두 논리 소자(0)인 결과로 동기된다. 이러한 출력 상태에서, 모든 트랜지스터들(201a, 201b, 201c 및 201d)는 개방되어, 트랜지스터(115)가 부재인 경우, 라인들(111a 및 111b)중 하나로 구동되지 않는다. 그러한 부동 라인들은 매우 잡음을 픽-업 하기 쉽다.
제3도는 2개의 트랜지스터들을 이용하는 본 발명의 다른 실시예를 도시한 것이다. 이 실시예의 활동은 상술된 바와 같다. 제2 트랜지스터(301)을 사용함으로써 PLL의 잡음 거절을 향상시킬 수 있다. 향상된 거절은 제2도에 도시된 실시예의 트랜지스터(115)에 의해 소개될 수 있는 교환 잡음을 보상하는 트랜지스터(301)의 결과이다.
각 트랜지스터는 제조 과정의 결과로서 커패시턴스를 갖게 된다. 제2도에 도시된 실시예에서, 이러한 캐패시터는 트랜지스터(115)가 동기 상태로 교환될 때 차동 필터(117)로 전류를 주입한다. 이러한 전류는 라인(303) 상에 논리 소자(0)으로부터 논리 소자(1)로의 변환의 순수한 결과이다. 전류는 공통-모드일 필요는 없고, VCO의 입력들(119a 및 119b)의 약간의 불안정함을 야기할 수 있다.
또한 p형 트랜지스터를 사용함으로써, 신호(303) 상에서 논리 소자(0)으로부터 논리 소자(1)로의 변환은 신호(305) 상에서 논리 소자(1)로부터 논리 소자(0)으로의 역 변환에 의해 일치된다. n형 및 p형 트랜지스터들 간의 스트레이 커패시턴스의 크기를 일치시킴으로써, 네트 주입 전류는 제로가 된다.
본 발명의 PLL은 IC 내의 다른 소자들을 제어하는데 사용되는 다양한 클럭 신호들을 종합하는데 유용하다고 볼 수 있다. 다수의 제어 시스템들에서 클럭들이 특히 정확하다는 것은 중요하다. 특히 본 발명의 PLL은 비디오 신호들을 디스플레이하는데 사용되는 IC에 유용하다고 볼 수 있다. 게다가 응용은 캐리어 주파수들의 복조 후에 순수한 주파수의 종합을 요구하는 시스템들에서 찾아 불 수 있다.
따라서 향상된 PLL 회로를 위한 본 발명은 상술되었다. 지금가지, 첨부된 도면을 참조하여 본 발명의 양호한 실시예에 관하여 상세하게 기술하였지만, 이 설명은 단지 예에 불과하고, 제한적 의미로 해석되지 않는다. 또한, 본 분야에 숙련된 기술자들은 본 발명의 실시예를 여러가지 형태로 수정 및 변경시킬 수 있다. 이러한 수정 및 변경은 처부된 특허 청구 범위에 속하는 것으로 해석되어야 한다.

Claims (9)

  1. 제1 및 제2 입력 라인들을 포함하는 차동 필터; 위상 동기 루프가 동기 상태일 때는 상기 제1 및 제2 입력 라인들을 결합시켜 실질적으로 이들 라인 간에 전압 차이가 없도록 하고, 위상 동기 루프가 동적 상태일 때는 상기 제1 및 제2 입력 라인들을 결합시키지 않는 결합 라인을 포함하는 것을 특징으로 하는 동적 및 동기 상태에서 동작할 수 있는 위상 동기 루프.
  2. 제1항에 있어서, 상기 결합 라인이 위상 동기 루프가 동적 상태일 때는 결합라인을 개방시키고, 위상 동기 루프가 동기 상태일 때는 결합 라인을 폐쇄하도록 동작하는 트랜지스터를 더 포함하는 것을 특징으로 하는 동적 및 동기 상태에서 동작할 수 있는 위상 동기 루프.
  3. 제1항에 있어서, 적어도 2개의 분리 논리 신호들을 발생시킬 수 있는 위상 검출기를 더 포함하고; 상기 결합 라인이 상기 위상 검출기에 의해 발생되는 논리 신호에 따라 개방 또는 폐쇄되는 것을 특징으로 하는 동적 및 동기 상태에서 동작할 수 있는 위상 동기 루프.
  4. 제3항에 있어서, 상기 분리 논리 신호들 중 적어도 하나의 신호가 검출되는 ZERO 위상 차이에 대응하고 상기 결합 라인이 NEITHER 논리 신호에 따라 폐쇄되는 것을 특징으로 하는 동적 및 동기 상태에서 동작할 수 있는 위상 동기 루프.
  5. 제1 및 제2 입력 라인들을 포함하는 차동 필터; 위상 동기 루프가 동기 상태일 때는 상기 제1 및 제2 입력 라인들을 결합시켜 실질적으로 이들 라인 간에 전압 차이가 없도록 하고, 위상 동기 루프가 동적 상태일 때는 상기 제1 및 제2 입력 라인들을 결합시키지 않는 결합 라인을 포함하는 것을 특징으로 하는 클럭 발생 장치에서 사용되는 동적 및 동기 상태에서 동작할 수 있는 위상 동기 루프.
  6. 입력 신호와 기준 신호 사이의 위상차에 응답하는 위상 검출기; 상기 위상 검출기에 결합된 차지 펌프; 상기 차지 펌프에 결합된 제1 및 제2 입력을 갖는 수동(passive) 차동 필터; 상기 차동 필터의 상기 제1 및 제2 입력 양단에 접속된 스위치; 상기 위상 검출기에 응답하는 제어기로서, 상기 위상차가 실질적으로 제로의 크기를 가질 때 폐쇄되고, 상기 위상차가 실질적으로 제로가 아닌 크기를 가질 때 개방되도록 스위치를 제어하는 제어기; 및 상기 기준 신호를 발생시키기 위해 상기 차동 필터의 출력에 응답하는 주파수를 갖는 가변 주파수 발생기를 포함하는 것을 특징으로 하는 위상 동기 루프.
  7. 제6항에 잇어서, 상기 스위치는 논리 소자에 접속된 게이트를 갖는 트랜지스터를 포함하는 것을 특징으로 하는 위상 동기 루프를 특징으로 하는 위상 동기 루프.
  8. 제6항에 있어서, 상기 스위치는 논리 소자에 접속된 게이트를 각각 갖는 PNP 트랜지스터 및 NPN 트랜지스터를 포함하는 것을 특징으로 하는 위상 동기 루프.
  9. 제6항에 있어서, 상기 가변 주파수 발생기는 전압 제어 오실레이터(VCO)인 것을 특징으로 하는 위상 동기 루프.
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