JP2990647B2 - 改良位相ロックループ - Google Patents
改良位相ロックループInfo
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S331/00—Oscillators
- Y10S331/02—Phase locked loop having lock indicating or detecting means
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Noise Elimination (AREA)
- Synchronizing For Television (AREA)
Description
【０００１】
【産業上の利用分野】本発明は位相ロークループに関す
る。
る。
【０００２】
【従来の技術及び発明が解決しようとする課題】位相ロ
ックループ(Phase Locked Loop：ＰＬＬ）は通常、入力
信号（基準信号として既知のもの）を内部オシレータ
（発振器）に同期させることにより出力周波数を合成さ
せるために用いられる。一般的に、ＰＬＬは位相検出器
と、フィルタと、基準オシレータとから成る。１つのデ
ジタルデバイダ（Ｎで割るもの）を基準信号路に挿入す
ると共に、別のデジタルデバイダ（Ｍで割るもの）をオ
シレータ出力路に挿入することによって、オシレータ出
力はＭ／Ｎ倍された基準周知数で現われる。簡単な場合
は、即ち、Ｍ／Ｎが１の場合は、どちらの路にもデジタ
ルデバイダはない。
ックループ(Phase Locked Loop：ＰＬＬ）は通常、入力
信号（基準信号として既知のもの）を内部オシレータ
（発振器）に同期させることにより出力周波数を合成さ
せるために用いられる。一般的に、ＰＬＬは位相検出器
と、フィルタと、基準オシレータとから成る。１つのデ
ジタルデバイダ（Ｎで割るもの）を基準信号路に挿入す
ると共に、別のデジタルデバイダ（Ｍで割るもの）をオ
シレータ出力路に挿入することによって、オシレータ出
力はＭ／Ｎ倍された基準周知数で現われる。簡単な場合
は、即ち、Ｍ／Ｎが１の場合は、どちらの路にもデジタ
ルデバイダはない。
【０００３】入力周波数と基準オシレータ周波数の差が
ゼロのとき、あるいは非常に小さいとき、ＰＬＬはロッ
ク状態にあると言われる。上記周波数に差があるとき、
即ち、ロック状態が乱れたとき、あるいは、基準入力の
周波数が変わったときは、ＰＬＬは「ダイナミック（動
的）」状態に移行し、この「ダイナミック」状態では、
オシレータ周波数は、もう一度ロック状態になるまで調
節される。
ゼロのとき、あるいは非常に小さいとき、ＰＬＬはロッ
ク状態にあると言われる。上記周波数に差があるとき、
即ち、ロック状態が乱れたとき、あるいは、基準入力の
周波数が変わったときは、ＰＬＬは「ダイナミック（動
的）」状態に移行し、この「ダイナミック」状態では、
オシレータ周波数は、もう一度ロック状態になるまで調
節される。
【０００４】位相検出器(Phase Detector ：ＰＤ）は、
ＰＤの２つの入力（入力信号とオシレータ信号）の位相
差を示す信号を発生する。ＰＤは多くの方法で駆動・実
行することができ、各具体化した実行方法は独特な特徴
を有している。非常に一般的なＰＤ回路としてはデジタ
ル式の位相−周波数コンパレータ（３つの状態の出力を
有するもの）がある。このタイプのＰＤは「タイプIIの
位相検出器」と称される。タイプIIの位相検出器は、周
波数ロック及び位相ロックが望まれる場合に用いられ
る。
ＰＤの２つの入力（入力信号とオシレータ信号）の位相
差を示す信号を発生する。ＰＤは多くの方法で駆動・実
行することができ、各具体化した実行方法は独特な特徴
を有している。非常に一般的なＰＤ回路としてはデジタ
ル式の位相−周波数コンパレータ（３つの状態の出力を
有するもの）がある。このタイプのＰＤは「タイプIIの
位相検出器」と称される。タイプIIの位相検出器は、周
波数ロック及び位相ロックが望まれる場合に用いられ
る。
【０００５】タイプIIの位相検出器には通常、チャージ
ポンプ装置(charge pump device)が付設され、このチャ
ージポンプ装置は、ＰＤの３つの状態の出力をある信号
に変換(translate) するものであり、この変換された信
号は、内部オシレータを制御する前にフィルタ処理され
る。ＰＤの３つの出力状態は、ＵＰ（アップ），ＤＯＷ
Ｎ（ダウン）及びNEITHER(どちらでもない）で示され
る。ＰＤの出力状態がＵＰのときは、チャージポンプに
よって電流がフィルタの入力へ流される。ＰＤの出力状
態がＤＯＷＮのときは、チャージポンプはフィルタの入
力から電流を除去する。ＰＤの出力状態がNEITHER のと
きは、電流は流れない。
ポンプ装置(charge pump device)が付設され、このチャ
ージポンプ装置は、ＰＤの３つの状態の出力をある信号
に変換(translate) するものであり、この変換された信
号は、内部オシレータを制御する前にフィルタ処理され
る。ＰＤの３つの出力状態は、ＵＰ（アップ），ＤＯＷ
Ｎ（ダウン）及びNEITHER(どちらでもない）で示され
る。ＰＤの出力状態がＵＰのときは、チャージポンプに
よって電流がフィルタの入力へ流される。ＰＤの出力状
態がＤＯＷＮのときは、チャージポンプはフィルタの入
力から電流を除去する。ＰＤの出力状態がNEITHER のと
きは、電流は流れない。
【０００６】ＰＬＬのフィルタは内部オシレータに電圧
を供給し、この電圧はオシレータの周波数に影響を及ぼ
す。最も簡素な形式のフィルタはキャパシタである。キ
ャパシタは積分器として作用し、チャージポンプ回路に
よって出力されるネットチャージ(net charge)を蓄積
し、その結果、内部オシレータを制御するのに用いるこ
とができる安定した電圧が得られる。このようなオシレ
ータは電圧制御オシレータ(Voltage Controlled Oscill
ator：ＶＣＯ）として知られている。
を供給し、この電圧はオシレータの周波数に影響を及ぼ
す。最も簡素な形式のフィルタはキャパシタである。キ
ャパシタは積分器として作用し、チャージポンプ回路に
よって出力されるネットチャージ(net charge)を蓄積
し、その結果、内部オシレータを制御するのに用いるこ
とができる安定した電圧が得られる。このようなオシレ
ータは電圧制御オシレータ(Voltage Controlled Oscill
ator：ＶＣＯ）として知られている。
【０００７】ＰＬＬがダイナミック状態にあるとき、ル
ープがロックを得ようとすると、ＰＤは多くのＵＰ，Ｄ
ＯＷＮ及びNEITHER 出力状態を発生する。ループがロッ
ク状態であると、ＰＤはNEITHER 出力のみを発生する。
これは、定義によって(by definition) 訂正が必要なく
なるからである。このことは、静的なロック状態におい
ては、ループのゲインはゼロであり、特に、チャージポ
ンプは電流を全く流していないことを意味する。駆動さ
れていない信号は、高インピーダンス信号として知られ
ており、全種類の外部ノイズを非常に取込み易い。
ープがロックを得ようとすると、ＰＤは多くのＵＰ，Ｄ
ＯＷＮ及びNEITHER 出力状態を発生する。ループがロッ
ク状態であると、ＰＤはNEITHER 出力のみを発生する。
これは、定義によって(by definition) 訂正が必要なく
なるからである。このことは、静的なロック状態におい
ては、ループのゲインはゼロであり、特に、チャージポ
ンプは電流を全く流していないことを意味する。駆動さ
れていない信号は、高インピーダンス信号として知られ
ており、全種類の外部ノイズを非常に取込み易い。
【０００８】ＰＬＬシステムの上記本来的な弱点を解消
するためには、感度の高いノードを上記ノイズからシー
ルドしなければならない。しかし、シールドはシリコン
領域では費用が嵩み、また、非常に難しい作業である。
なぜなら、採用される技術は、設計者のコントロールの
きかない多くのパラメータに依存するからである。所望
の性能を最終的に得るためには、しばしば、シリコン設
計の多くの点を変更しなければならない。
するためには、感度の高いノードを上記ノイズからシー
ルドしなければならない。しかし、シールドはシリコン
領域では費用が嵩み、また、非常に難しい作業である。
なぜなら、採用される技術は、設計者のコントロールの
きかない多くのパラメータに依存するからである。所望
の性能を最終的に得るためには、しばしば、シリコン設
計の多くの点を変更しなければならない。
【０００９】シールド処理に関する上記本来的な多種多
様性の影響を縮小するためにしばしば用いられる（付
随）技術は、差動フィルタ(differential filter) を用
いることである。差動フィルタは２つの信号の差のフィ
ルタ処理のみをする。このことは、もしノイズが両入力
に同じように付加された場合、その差は変えられず（保
持され）、よって、ノイズは何の影響も及ぼさないこと
を意味する。両信号（上記二つの信号であり該両信号は
その後減算される）に加えられる信号はコモンモード信
号として知られている。なぜなら、上記加えられる信号
は上記両信号に共通している（「コモン」である）から
である。
様性の影響を縮小するためにしばしば用いられる（付
随）技術は、差動フィルタ(differential filter) を用
いることである。差動フィルタは２つの信号の差のフィ
ルタ処理のみをする。このことは、もしノイズが両入力
に同じように付加された場合、その差は変えられず（保
持され）、よって、ノイズは何の影響も及ぼさないこと
を意味する。両信号（上記二つの信号であり該両信号は
その後減算される）に加えられる信号はコモンモード信
号として知られている。なぜなら、上記加えられる信号
は上記両信号に共通している（「コモン」である）から
である。
【００１０】しかし、差動フィルタは完璧ではない。コ
モンモード信号のいくらかは残ってしまうからである
（元のコモンモード信号パワーのほんの何分の一しか出
力に現われてこないが）。
モンモード信号のいくらかは残ってしまうからである
（元のコモンモード信号パワーのほんの何分の一しか出
力に現われてこないが）。
【００１１】実際のシステムでは、ノイズソース（源）
のほとんどは各差信号(differential signal) に同様に
（同等に）は結合しない（付加されない）。この効果
は、フィルタへの差入力が駆動されないとき（無視され
るとき）、つまり、ループがロック状態のとき、特に重
要である。
のほとんどは各差信号(differential signal) に同様に
（同等に）は結合しない（付加されない）。この効果
は、フィルタへの差入力が駆動されないとき（無視され
るとき）、つまり、ループがロック状態のとき、特に重
要である。
【００１２】
【課題を解決するための手段】本発明は上記従来技術の
問題点に鑑み、ダイナミック状態とロック状態とで作動
することができる位相ロックループであって、第１及び
第２入力ラインを有する差動フィルタと、上記位相ロッ
クループがロック状態のとき上記第１及び第２入力ライ
ンの間に電圧差がほとんどなくなるように上記第１及び
第２入力ラインを接続すると共に、上記位相ロックルー
プがダイナミック状態のとき上記第１及び第２入力ライ
ンを接続しない結合ラインとを具備する位相ロックルー
プを提供する。
問題点に鑑み、ダイナミック状態とロック状態とで作動
することができる位相ロックループであって、第１及び
第２入力ラインを有する差動フィルタと、上記位相ロッ
クループがロック状態のとき上記第１及び第２入力ライ
ンの間に電圧差がほとんどなくなるように上記第１及び
第２入力ラインを接続すると共に、上記位相ロックルー
プがダイナミック状態のとき上記第１及び第２入力ライ
ンを接続しない結合ラインとを具備する位相ロックルー
プを提供する。
【００１３】
【作用】本発明は、タイプIIの位相検出器（ＰＤ）と、
チャージポンプ装置と、論理回路と、差動フィルタ（微
分フィルタ）と、ＶＣＯとを用いるＰＬＬに関する。Ｐ
ＬＬは、またデジタルデバイダを用いてもよい。位相検
出器は論理回路を制御し、この論理回路は、ＰＬＬがロ
ック状態のときは、どんなソース(any source)からでも
非相関ノイズ(uncorrelated noise)の発生が、差動フィ
ルタの入力へのコモンモードとなるのを確実にする。
チャージポンプ装置と、論理回路と、差動フィルタ（微
分フィルタ）と、ＶＣＯとを用いるＰＬＬに関する。Ｐ
ＬＬは、またデジタルデバイダを用いてもよい。位相検
出器は論理回路を制御し、この論理回路は、ＰＬＬがロ
ック状態のときは、どんなソース(any source)からでも
非相関ノイズ(uncorrelated noise)の発生が、差動フィ
ルタの入力へのコモンモードとなるのを確実にする。
【００１４】ＰＤがNEITHER 出力を出すときは、差動フ
ィルタへの入力はトランジスタ及び結合ラインを介して
接続され、この結果、２つの入力が１つのノードにな
る。このことにより、どんなノイズでもフィルタへのコ
モンモードとなることが保証され、また、どんなノイズ
でもそれ自体ではＶＣＯ入力に影響を及ぼさないことが
確実にされる。NEITHER 出力がロック状態のＰＬＬによ
るものである場合、ＶＣＯ入力への乱れが何もなけれ
ば、ＰＬＬはロック状態で作動し続ける。
ィルタへの入力はトランジスタ及び結合ラインを介して
接続され、この結果、２つの入力が１つのノードにな
る。このことにより、どんなノイズでもフィルタへのコ
モンモードとなることが保証され、また、どんなノイズ
でもそれ自体ではＶＣＯ入力に影響を及ぼさないことが
確実にされる。NEITHER 出力がロック状態のＰＬＬによ
るものである場合、ＶＣＯ入力への乱れが何もなけれ
ば、ＰＬＬはロック状態で作動し続ける。
【００１５】論理装置とトランジスタのみしか用いてい
ないので、ＰＬＬは、ＰＬＬを以前のロック状態から非
ロックのダイナミック状態に移行させ得るようなエラー
信号に敏感ではない。この「シールディング(shieldin
g) 」は費用がかからない。なぜなら論理装置とトラン
ジスタの両方共、すでに集積回路上にあるからであり、
追加のスペースや材料は必要ないからである。
ないので、ＰＬＬは、ＰＬＬを以前のロック状態から非
ロックのダイナミック状態に移行させ得るようなエラー
信号に敏感ではない。この「シールディング(shieldin
g) 」は費用がかからない。なぜなら論理装置とトラン
ジスタの両方共、すでに集積回路上にあるからであり、
追加のスペースや材料は必要ないからである。
【００１６】本発明のその他の特徴は当業者には明らか
であろう。
であろう。
【００１７】
【実施例】本発明は、限定するものとしてではなく例と
して添付図面に図示されており、この添付図面におい
て、同じような符号は同じような部材・要素を示してい
る。
して添付図面に図示されており、この添付図面におい
て、同じような符号は同じような部材・要素を示してい
る。
【００１８】ＰＬＬは最低三つの要素を含む。即ち、位
相検出器（ＰＤ）と、フィルタと、電圧制御オシレータ
（ＶＣＯ）とを含む。ＶＣＯの出力はＰＬＬが発生する
内部オシレータ信号であり、入力基準信号と比較される
信号である。図１の実施例では、入力信号Ｕ1 とＶＣＯ
信号Ｕ2 がそれぞれライン101 と103 を介して位相−周
波数検出器105 に供給される。
相検出器（ＰＤ）と、フィルタと、電圧制御オシレータ
（ＶＣＯ）とを含む。ＶＣＯの出力はＰＬＬが発生する
内部オシレータ信号であり、入力基準信号と比較される
信号である。図１の実施例では、入力信号Ｕ1 とＶＣＯ
信号Ｕ2 がそれぞれライン101 と103 を介して位相−周
波数検出器105 に供給される。
【００１９】ＰＤ105 は入力信号及びＶＣＯ信号の位相
及び周波数の差に基づいて信号を発生する。タイプIIの
ＰＤは、内部オシレータ（ＶＣＯ）が周波数を増加しな
ければならないとき、ＵＰ出力状態を発生（生成）す
る。ＵＰ出力状態は、ＵＰライン107a上の論理要素１
と、ＤＯＷＮライン107b上の論理要素０とから成る。タ
イプIIのＰＤは、内部オシレータがＶＣＯの周波数を減
じなければならないとき、ＤＯＷＮ出力状態を発生す
る。ＤＯＷＮ出力状態は、ＵＰライン107a上の論理要素
０と、ＤＯＷＮライン107b上の論理要素１とから成る。
入力信号とＶＣＯ信号との間に位相差がなければ、タイ
プIIのＰＤはNEITHER 出力状態を発生し、このNEITHER
出力状態は、ＵＰライン107a上の論理要素０とＤＯＷＮ
ライン107b上の論理要素０との両者から成る。
及び周波数の差に基づいて信号を発生する。タイプIIの
ＰＤは、内部オシレータ（ＶＣＯ）が周波数を増加しな
ければならないとき、ＵＰ出力状態を発生（生成）す
る。ＵＰ出力状態は、ＵＰライン107a上の論理要素１
と、ＤＯＷＮライン107b上の論理要素０とから成る。タ
イプIIのＰＤは、内部オシレータがＶＣＯの周波数を減
じなければならないとき、ＤＯＷＮ出力状態を発生す
る。ＤＯＷＮ出力状態は、ＵＰライン107a上の論理要素
０と、ＤＯＷＮライン107b上の論理要素１とから成る。
入力信号とＶＣＯ信号との間に位相差がなければ、タイ
プIIのＰＤはNEITHER 出力状態を発生し、このNEITHER
出力状態は、ＵＰライン107a上の論理要素０とＤＯＷＮ
ライン107b上の論理要素０との両者から成る。
【００２０】 ＵＰおよびＤＯＷＮライン１０７ａ及び
１０７ｂはチャージポンプ装置１０９に接続されてい
る。チャージポンプ装置１０９は、ＵＰもしくはＤＯＷ
Ｎ出力状態を、差動フィルタ１１７へのもしくは該差動
フィルタ１１７からのネットチャージ動作に変換する。
この処理の詳細を以下に説明する。ＵＰもしくはＤＯＷ
Ｎ出力状態の結果、ライン１１１ａと１１１ｂの間の電
圧差は、それぞれ、ライン１１３ａ及び１１３ｂに移送
される。もしＰＤ出力がＮＥＩＴＨＥＲであれば、ＮＯ
Ｒゲート１１６がトランジスタ１１５を閉じ、結合ライ
ン１１０がライン１１３ａと１１３ｂを結び、その結
果、ライン１１３ａと１１３ｂの間には電圧差がなくな
る。
１０７ｂはチャージポンプ装置１０９に接続されてい
る。チャージポンプ装置１０９は、ＵＰもしくはＤＯＷ
Ｎ出力状態を、差動フィルタ１１７へのもしくは該差動
フィルタ１１７からのネットチャージ動作に変換する。
この処理の詳細を以下に説明する。ＵＰもしくはＤＯＷ
Ｎ出力状態の結果、ライン１１１ａと１１１ｂの間の電
圧差は、それぞれ、ライン１１３ａ及び１１３ｂに移送
される。もしＰＤ出力がＮＥＩＴＨＥＲであれば、ＮＯ
Ｒゲート１１６がトランジスタ１１５を閉じ、結合ライ
ン１１０がライン１１３ａと１１３ｂを結び、その結
果、ライン１１３ａと１１３ｂの間には電圧差がなくな
る。
【００２１】 このことは非常に都合がよい（有利な結
果である）。なぜなら、ＮＥＩＴＨＥＲ出力は、ＰＬＬ
がロック状態のときに、即ち、入力信号とＶＣＯ信号の
間に位相差がないときに、ＰＤが発生した出力状態であ
るからである。ロック状態では、ライン１１３ａと１１
３ｂの間に電圧差があってはならない。もし電圧差があ
れば、ライン１１９ａ及び１１９ｂ上の差動フィルタ１
１７の出力によってＶＣＯの周波数が変化してしまい、
ＰＬＬがロック状態になったとき、望ましくない乱れ
（ｐｅｒｔｕｒｂａｔｉｏｎ）が生じてしまうからであ
る。特に、ライン１１３ａもしくは１１３ｂに結合され
る（付加される）どんな非相関ノイズでも、結合ライン
１１０とトランジスタ１１５によってフィルタ１１７へ
のコモンモードとなる。
果である）。なぜなら、ＮＥＩＴＨＥＲ出力は、ＰＬＬ
がロック状態のときに、即ち、入力信号とＶＣＯ信号の
間に位相差がないときに、ＰＤが発生した出力状態であ
るからである。ロック状態では、ライン１１３ａと１１
３ｂの間に電圧差があってはならない。もし電圧差があ
れば、ライン１１９ａ及び１１９ｂ上の差動フィルタ１
１７の出力によってＶＣＯの周波数が変化してしまい、
ＰＬＬがロック状態になったとき、望ましくない乱れ
（ｐｅｒｔｕｒｂａｔｉｏｎ）が生じてしまうからであ
る。特に、ライン１１３ａもしくは１１３ｂに結合され
る（付加される）どんな非相関ノイズでも、結合ライン
１１０とトランジスタ１１５によってフィルタ１１７へ
のコモンモードとなる。
【００２２】ノイズがフィルタ117 へのコモンモードと
なることを保証することにより、トランジスタ115 は、
感度の高い（敏感な）ノードであるライン113aと113bに
結合される非相関ノイズから、効果的に回路をシールド
する。フィルタ117 の特別の操作方法・構造・実装の仕
方によって、コモンモードノイズがどの程度拒絶される
かが決まるが、実際の場合、この拒絶は大きい。
なることを保証することにより、トランジスタ115 は、
感度の高い（敏感な）ノードであるライン113aと113bに
結合される非相関ノイズから、効果的に回路をシールド
する。フィルタ117 の特別の操作方法・構造・実装の仕
方によって、コモンモードノイズがどの程度拒絶される
かが決まるが、実際の場合、この拒絶は大きい。
【００２３】ノイズソース(source)は、外部のもの（例
えば、無線による電磁干渉）であったり、内部のもの
（例えば、基板を通ってＩＣ上に別の周波数が混入して
くるため）であったりする。もしシールドが施されてい
なければ、ライン113aと113bは、ＰＬＬがロック状態に
あるとき特に敏感になる。なぜなら、どの回路もこれら
を駆動していないからである。
えば、無線による電磁干渉）であったり、内部のもの
（例えば、基板を通ってＩＣ上に別の周波数が混入して
くるため）であったりする。もしシールドが施されてい
なければ、ライン113aと113bは、ＰＬＬがロック状態に
あるとき特に敏感になる。なぜなら、どの回路もこれら
を駆動していないからである。
【００２４】またトランジスタ115 は、ライン113aと11
3bの電圧を論理１要素と論理０要素の中間に位置させる
こともできる。ほとんどのＩＣにおいて、これは、ミッ
ドレール(mid-rail)電圧であろう。アクティブ装置を有
する全てのフィルタ117 装置（パッシブな差動フィルタ
は極めて稀である）について、中心がミッドレールにあ
るコモンモード信号は最大限拒絶される。
3bの電圧を論理１要素と論理０要素の中間に位置させる
こともできる。ほとんどのＩＣにおいて、これは、ミッ
ドレール(mid-rail)電圧であろう。アクティブ装置を有
する全てのフィルタ117 装置（パッシブな差動フィルタ
は極めて稀である）について、中心がミッドレールにあ
るコモンモード信号は最大限拒絶される。
【００２５】尚、NEITHER 出力状態は、ＰＬＬがロック
しようとしているダイナミック状態のときにも起こり得
る。このNEITHER 状態は短時間しか存在しないかも知れ
ないが、この間、差動フィルタがノイズにさらされない
ようにすることも重要である。トランジスタと結合ライ
ンは、位相検出器がNEITHER 信号を発生するとき、ノイ
ズが差動フィルタの出力に影響を及ぼさないようにする
ことを保証する。
しようとしているダイナミック状態のときにも起こり得
る。このNEITHER 状態は短時間しか存在しないかも知れ
ないが、この間、差動フィルタがノイズにさらされない
ようにすることも重要である。トランジスタと結合ライ
ンは、位相検出器がNEITHER 信号を発生するとき、ノイ
ズが差動フィルタの出力に影響を及ぼさないようにする
ことを保証する。
【００２６】図２は、チャージポンプ論理回路をより詳
細に示している。ＵＰ及びＤＯＷＮライン107a及び107b
は、ＵＰ出力状態のときはライン111aと111bとの間に正
の電圧差が生じるように、また、ＤＯＷＮ出力状態のと
きは負の電圧差が生じるように、トランジスタ201a,201
b,201c及び201dに色々な形で接続される。
細に示している。ＵＰ及びＤＯＷＮライン107a及び107b
は、ＵＰ出力状態のときはライン111aと111bとの間に正
の電圧差が生じるように、また、ＤＯＷＮ出力状態のと
きは負の電圧差が生じるように、トランジスタ201a,201
b,201c及び201dに色々な形で接続される。
【００２７】特に、ＵＰ出力状態（ＵＰライン107a上の
論理要素１とＤＯＷＮライン107b上の論理要素０とから
成る）のときは、トランジスタ201aを閉じることによっ
てライン111aに正の電圧が供給され、また、トランジス
タ201dを閉じることによってゼロ電圧がライン111bに供
給される。トランジスタ201bと201cは共に「開」とされ
る。電圧差は次式により与えられる。
論理要素１とＤＯＷＮライン107b上の論理要素０とから
成る）のときは、トランジスタ201aを閉じることによっ
てライン111aに正の電圧が供給され、また、トランジス
タ201dを閉じることによってゼロ電圧がライン111bに供
給される。トランジスタ201bと201cは共に「開」とされ
る。電圧差は次式により与えられる。
【００２８】Ｖ（１１１ａ）−Ｖ（１１１ｂ）＝Ｖ（Ｖ
＋）−０＝Ｖ（Ｖ＋） 同様に、ＤＯＷＮ出力状態（ＵＰライン107a上の論理要
素０とＤＯＷＮライン107b上の論理要素１とから成る）
のときは、トランジスタ201cを閉じることによって正の
電圧がライン111bに供給され、また、トランジスタ201b
を閉じることによりゼロ電圧がライン111aに供給され
る。トランジスタ201aと201dは共に「開」とされる。電
圧差は次式で与えられる。
＋）−０＝Ｖ（Ｖ＋） 同様に、ＤＯＷＮ出力状態（ＵＰライン107a上の論理要
素０とＤＯＷＮライン107b上の論理要素１とから成る）
のときは、トランジスタ201cを閉じることによって正の
電圧がライン111bに供給され、また、トランジスタ201b
を閉じることによりゼロ電圧がライン111aに供給され
る。トランジスタ201aと201dは共に「開」とされる。電
圧差は次式で与えられる。
【００２９】Ｖ（１１１ａ）−Ｖ（１１１ｂ）＝０−Ｖ
（Ｖ＋）＝−Ｖ（Ｖ＋） ＵＰ出力状態及びＤＯＷＮ出力状態の双方の場合共、Ｎ
ＯＲ論理素子116 の出力は論理要素０である。したがっ
て、トランジスタ115 は開となり、上記２つの出力状態
にあっては、トランジスタ115 によりライン113aと113b
の間に電圧差が生じる（生じ得る）。
（Ｖ＋）＝−Ｖ（Ｖ＋） ＵＰ出力状態及びＤＯＷＮ出力状態の双方の場合共、Ｎ
ＯＲ論理素子116 の出力は論理要素０である。したがっ
て、トランジスタ115 は開となり、上記２つの出力状態
にあっては、トランジスタ115 によりライン113aと113b
の間に電圧差が生じる（生じ得る）。
【００３０】ＰＤがNEITHER 出力状態を有するとき、ト
ランジスタ115 は、ＵＰライン107aとＤＯＷＮライン10
7bの論理要素０がＮＯＲゲート116 に入力される結果、
閉じられる。この出力状態では、全てのトランジスタ20
1a,201b.201c及び201dが開かれる。よって、もしトラン
ジスタ115 がなければ、ライン111aと111bへのドライブ
(drive) は何もない。このような浮遊ライン(floating
line) は非常にノイズを吸収・取込み易い。
ランジスタ115 は、ＵＰライン107aとＤＯＷＮライン10
7bの論理要素０がＮＯＲゲート116 に入力される結果、
閉じられる。この出力状態では、全てのトランジスタ20
1a,201b.201c及び201dが開かれる。よって、もしトラン
ジスタ115 がなければ、ライン111aと111bへのドライブ
(drive) は何もない。このような浮遊ライン(floating
line) は非常にノイズを吸収・取込み易い。
【００３１】図３は２つのトランジスタを用いる本発明
の他の実施例を示している。この実施例の動作は上述の
ものと全く同じである。第２のトランジスタ301 を用い
ることによって、ＰＬＬのノイズ拒絶を向上することが
できる。ノイズ拒絶が向上するのは、図２に示された実
施例のトランジスタ115 によって引起こされるおそれの
あるどんなスイッチングノイズに対してもトランジスタ
301 が補償を行う結果である。
の他の実施例を示している。この実施例の動作は上述の
ものと全く同じである。第２のトランジスタ301 を用い
ることによって、ＰＬＬのノイズ拒絶を向上することが
できる。ノイズ拒絶が向上するのは、図２に示された実
施例のトランジスタ115 によって引起こされるおそれの
あるどんなスイッチングノイズに対してもトランジスタ
301 が補償を行う結果である。
【００３２】各トランジスタは製造工程の結果として、
キャパシタンス（キャパシタ）を有する。図２に示され
た実施例では、トランジスタ115 が閉状態にスイッチさ
れると、このキャパシタが差動フィルタ117 に電流を供
給する。この電流は、ライン303 上における論理要素０
から１への変化の純粋な結果である。電流はコモンモー
ドである必要はなく、ＶＣＯ入力119a及び119bの小さな
乱れ(perturbation)を引起こすものでもよい。
キャパシタンス（キャパシタ）を有する。図２に示され
た実施例では、トランジスタ115 が閉状態にスイッチさ
れると、このキャパシタが差動フィルタ117 に電流を供
給する。この電流は、ライン303 上における論理要素０
から１への変化の純粋な結果である。電流はコモンモー
ドである必要はなく、ＶＣＯ入力119a及び119bの小さな
乱れ(perturbation)を引起こすものでもよい。
【００３３】さらにｐ型トランジスタを用いることによ
り、信号（ライン）303 上の論理要素０から論理要素１
への変化・移行は、信号（ライン）305 上の論理要素１
から論理要素０への逆変化と同時に起きる。ｎ型トラン
ジスタとｐ型トランジスタの間の迷容量(stray capacit
ance) の大きさを合わせることにより、ネットの供給電
流はゼロになる。
り、信号（ライン）303 上の論理要素０から論理要素１
への変化・移行は、信号（ライン）305 上の論理要素１
から論理要素０への逆変化と同時に起きる。ｎ型トラン
ジスタとｐ型トランジスタの間の迷容量(stray capacit
ance) の大きさを合わせることにより、ネットの供給電
流はゼロになる。
【００３４】本発明のＰＬＬは、ＩＣ内の他の要素・部
品を制御するのに用いられる種々のクロック信号を合成
するのに有用・有効であることが見出された。多くの制
御システムにおいて、クロックが特に正確であることは
重要なことである。特に、本発明のＰＬＬはビデオ信号
を表示するのに用いられるＩＣに有用であることが分か
った。その他の適用例としては、キャリア周波数を後に
復調するために純粋な周波数の合成が必要なシステムに
用いる場合が挙げられる。
品を制御するのに用いられる種々のクロック信号を合成
するのに有用・有効であることが見出された。多くの制
御システムにおいて、クロックが特に正確であることは
重要なことである。特に、本発明のＰＬＬはビデオ信号
を表示するのに用いられるＩＣに有用であることが分か
った。その他の適用例としては、キャリア周波数を後に
復調するために純粋な周波数の合成が必要なシステムに
用いる場合が挙げられる。
【００３５】以上のように、改良ＰＬＬ回路に関する本
発明が述べられてきた。本発明は図１から図３に示され
た好適実施例に特に基づいて説明されてきたが、当業者
であれば、本発明が、図示されたものをはるかに超える
有用性を有していることが明らかであろう。本発明の好
適実施例に対する追加、削除及びその他の変形・変更は
当業者には明らかなことであり、特許請求の範囲内のも
のである。
発明が述べられてきた。本発明は図１から図３に示され
た好適実施例に特に基づいて説明されてきたが、当業者
であれば、本発明が、図示されたものをはるかに超える
有用性を有していることが明らかであろう。本発明の好
適実施例に対する追加、削除及びその他の変形・変更は
当業者には明らかなことであり、特許請求の範囲内のも
のである。
【図１】本発明を具現化したチャージポンプ装置を有す
るデジタルＰＬＬを示している。
るデジタルＰＬＬを示している。
【図２】本発明を具現化したチャージポンプ装置を制御
する論理装置の拡大図である。
する論理装置の拡大図である。
【図３】本発明の他の実施例の拡大図である。
１０１，１０３ ライン １０５ 位相−周波数検出器（ＰＤ） １０７ａ ＵＰライン １０７ｂ ＤＯＷＮライン １０９ チャージポンプ装置 １１１ａ，１１１ｂ ライン １１３ａ，１１３ｂ ライン １１５ トランジスタ １１６ ＮＯＲゲート １１６´ 結合ライン １１７ 差動フィルタ １１９ａ，１１９ｂ ライン ２０１ａ，２０１ｂ，２０１ｃ，２０１ｄ トランジス
タ ３０１ 第２のトランジスタ ３０３，３０５ 信号（ライン） Ｕ1 入力信号 Ｕ2 ＶＣＯ信号
タ ３０１ 第２のトランジスタ ３０３，３０５ 信号（ライン） Ｕ1 入力信号 Ｕ2 ＶＣＯ信号
Claims (9)
- 【請求項１】 ダイナミック状態とロック状態とで作動
することができる位相ロックループであって、 第１及び第２入力ライン並びに出力信号を供給する出力
ラインを有する差動フィルタと、前記差動フィルタへの入力として前記第１及び第２入力
ラインに２つの信号を供給するチャージポンプと、 前記差動フィルタの前記出力信号により発振周波数が制
御される電圧制御発振器（ＶＣＯ）と、 上記位相ロックループがロック状態のとき上記第１及び
第２入力ラインの間に電圧差がほとんどなくなるように
上記第１及び第２入力ラインを接続すると共に、上記位
相ロックループがダイナミック状態のとき上記第１及び
第２入力ラインを接続しない結合ラインと、 を具備する位相ロックループ。 - 【請求項２】 請求項１記載の位相ロックループにおい
て、上記結合ラインがさらに、上記位相ロックループが
ダイナミック状態のとき上記結合ラインを開くように作
動すると共に、上記位相ロックループがロック状態のと
き上記結合ラインを閉じるトランジスタを備える位相ロ
ックループ。 - 【請求項３】 請求項１記載の位相ロックループにおい
て、少なくとも２つの区別可能な論理信号を発生するこ
とができる位相検出器をさらに具備し、上記位相検出器
が発生する論理信号に基づいて、上記結合ラインが開閉
される位相ロックループ。 - 【請求項４】 請求項３記載の位相ロックループにおい
て、上記区別可能な論理信号の少なくとも１つが、検出
されたゼロ位相差に対応するものであり、上記結合ライ
ンがＮＥＩＴＨＥＲ（どちらでもない）論理信号に基づ
いて閉じられる位相ロックループ。 - 【請求項５】 クロック発生装置に用いられる位相ロッ
クループであって、ダイナミック状態とロック状態とで
作動することができる位相ロックループにおいて、第１
及び第２入力ライン並びに出力信号を供給する出力ライ
ンを有する差動フィルタと、前記差動フィルタへの入力として前記第１及び第２入力
ラインに２つの信号を供給するチャージポンプと、 前記差動フィルタの前記出力信号により発振周波数が制
御される電圧制御発振器（ＶＣＯ）と、 上記位相ロックループがロック状態のとき上記第１及び
第２入力ラインの間の電圧差がほぼゼロになるように上
記第１及び第２入力ラインを接続すると共に、上記位相
ロックループがダイナミック状態のとき上記第１及び第
２入力ラインを接続しない結合ラインと、 が設けられた位相ロックループ。 - 【請求項６】 入力信号と基準信号との間の位相差に応
答する位相検出器と、 前記位相検出器に接続されたチャージポンプと、 前記チャージポンプに接続された第１の入力及び第２の
入力を有する受動差動フィルタと、 前記差動フィルタの前記第１の入力及び第２の入力に接
続されたスイッチと、 前記位相検出器に応答する制御器であって、前記位相差
が実質的に０の大きさを有するときに前記スイッチが閉
じられ、且つ、前記位相差が実質的に０でない大きさを
有するときに前記スイッチが開く制御器と、及び 前記差動フィルタの出力に応答する周波数を有し、前記
基準信号を発生する可変周波数発生器と、 を含む位相ロックループ回路。 - 【請求項７】 請求項６記載の位相ロックループ回路に
おいて、前記スイッチは、論理素子に接続されたゲート
を有するトランジスタを含む位相ロックループ回路。 - 【請求項８】 請求項６記載の位相ロックループ回路に
おいて、前記スイッチは、ＰＮＰトランジスタ及びＮＰ
Ｎトランジスタを含み、各トランジスタは、論理素子に
接続されたゲートを有する位相ロックループ回路。 - 【請求項９】 請求項６記載の位相ロックループ回路に
おいて、前記可変周波数発生器は、電圧制御発振器であ
る位相ロックループ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9405805A GB9405805D0 (en) | 1994-03-24 | 1994-03-24 | Improved phase locked loop |
| GB9405805.4 | 1994-03-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297710A JPH07297710A (ja) | 1995-11-10 |
| JP2990647B2 true JP2990647B2 (ja) | 1999-12-13 |
Family
ID=10752402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7072450A Expired - Lifetime JP2990647B2 (ja) | 1994-03-24 | 1995-03-07 | 改良位相ロックループ |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US5677648A (ja) |
| EP (1) | EP0674392B1 (ja) |
| JP (1) | JP2990647B2 (ja) |
| KR (1) | KR100234923B1 (ja) |
| CN (1) | CN1126394A (ja) |
| AT (1) | ATE183862T1 (ja) |
| CA (1) | CA2143017C (ja) |
| DE (1) | DE69511605T2 (ja) |
| GB (1) | GB9405805D0 (ja) |
Families Citing this family (23)
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| JP2933070B2 (ja) * | 1997-09-03 | 1999-08-09 | 日本電気株式会社 | チャ−ジポンプ回路 |
| US5959478A (en) * | 1997-10-31 | 1999-09-28 | Vlsi Technology, Inc. | Phase-locked loop having improved locking times and a method of operation therefore |
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| KR20000007762A (ko) * | 1998-07-07 | 2000-02-07 | 이형도 | 오픈루프형 위상동기루프 신디사이저 |
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- 1995-02-21 CA CA002143017A patent/CA2143017C/en not_active Expired - Fee Related
- 1995-02-27 DE DE69511605T patent/DE69511605T2/de not_active Expired - Lifetime
- 1995-02-27 EP EP95301251A patent/EP0674392B1/en not_active Expired - Lifetime
- 1995-02-27 AT AT95301251T patent/ATE183862T1/de not_active IP Right Cessation
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