KR100233627B1 - 테스트 패턴 생성 방법 및 테스트 패턴 생성 시스템 - Google Patents
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Abstract
이 논리 회로의 테스트 패턴 생성 방법에서는, 테스트 패턴의 생성 대상인 상기 논리 회로의 검출해야 할 고장을 선택하고, 선택된 모든 고장으로부터 목표로 한 고장을 선택하고, 목표한 고장을 검출하기 위한 테스트 패턴을 생성하고, 선택한 모든 고장에 대해선 생성된 테스트 패턴에 의한 고장 시뮬레이션을 행하고, 테스트 패턴으로 검출되지 않은 고장으로부터 목표한 고장을 선택하고, 모든 고장을 검출하는 테스트 패턴으로부터 고장 검출률이 낮은 용장 테스트 패턴을 삭제한다.
Description
본 발명은 논리 회로의 고장 검출을 행하기 위한 고장 검출 테스트 패턴의 생성 방법 및 테스트 패턴 생성 시스템에 관한 것으로, 특히 패턴 생성에 필요한 시간을 짧게 할 수 있고 또한 테스트 패턴수를 감소시킬 수 있는 고장 검출 테스트 패턴 생성 방법 및 테스트 패턴 생성 시스템에 관한 것이다.
종래에, 이러한 종류의 테스트 패턴 생성에 있어서는, 회로도에서 정의된 하나의 목표 고장을 검출하는 테스트 패턴을 생성하는 「테스트 패턴 생성 처리」와, 특정 테스트 패턴에 따라 검출되는 고장을 구하는 「고장 시뮬레이션」을 행한다.
이와 같은 종래의 테스트 패턴 생성 방식에 있어서, 고장 검출률이 높은 테스트 패턴을 생성하려고 하면 생성되는 테스트 패턴의 총수가 크게 될(테스트 패턴길이가 길어진다)가능성이 커지고, 테스트 간격이 단축이 곤란하게 된다고 하는 문제가 있다.
이와 같은 문제를 해소하는 것을 목적으로 하여, 예를 들면 특개평 5-341011호 공보에서는, 테스트 패턴 생성과 고장 시뮬레이션을 조합하여 행하는 테스트 패턴 생성 방법이 제안되고 있다. 이 테스트 패턴 생성 방법에 있어서는, 하나의 고장을 목표로 고장으로서 결정하고, 이 목표 고장을 검출하기 위한 패턴이 테스트 패턴 생성에 의해 복수개 얻어질 때, 이들의 패턴중에서 수개를 선택하고, 각각의 패턴에 대하여 고장 시뮬레이션을 행함과 동시에, 이들의 결과중 그 시점에서 가장 많은 고장을 검출할 수 있는 패턴을 목표로 한 고장에 대한 테스트 패턴으로 함으로써, 테스트 패턴(테스트 패턴 길이)의 총수를 작게 하는 것을 가능하게 하는 방법이 제안되고 있다.
여기에서, 상기 특개평 5-341011호 공보에 기재된 테스트 패턴 생성 방법에 대해서, 제6도의 플로우챠트와, 테스트 패턴 생성 대상의 논리 회로예인 제7도에서 나타낸 회로도를 이용하여 설명한다. 제7도의 논리 회로는 입력 i2, i3을 입력으로 하는 제1AND게이트(G701), 입력 i3의 인버터(G702)에 의한 반전 신호와 입력 i4을 입력으로 하는 제2AND게이트(G703), 제1 및 제2AND게이트(G701,G703)의 출력을 입력으로 하는 OR게이트(G704), 입력 i1과 OR게이트(G704)의 출력을 입력으로 하는 제3AND게이트(G705)로 구성되어 있다.
먼저, 스텝 601에서 제8도에서 도시된 바와 같은 고장표(800)를 작성한다. 스텝 602에서 모든 고장에 대하여 검출했는지를 판단하고, 그렇지 않으면 미검출의 고장중에서 하나의 고장 목표를 취출하여 목표로 한 고장을 결정한다(스텝 603). 처음에는, 게이트(G705)의 출력F1의 0축퇴 고장(Stuck-at-O, 이하 「f1/sa0」으로 기재)를 목표한 고장으로 한다.
스텝 604에서, 고장 f1/sa0이 이미 검출되어 있는지의 여부를 판정하고, 검출되어 있지 않으면 스텝 605에서 고장 f1/sa0을 검출하는 테스트 패턴을 생성한다. 제7도의 논리 회로에서, 고장 f1/sa0이 검출되는 테스트 패턴으로는, (i1, i2, i3, i4)=(1,0,0,1), (1,1,0,1), (1,1,1,0), (1,1,1,1) 4개이다.
여기에서, 생성된 테스트 패턴이 복수개이기 때문에(스텝 606), 각각의 테스트 패턴에 대해서 고장 시뮬레이션을 행하고(스텝 610), 각각의 고장 검출수를 기록한다(스텝 611).
다음에, 가장 고장 검출수가 많은 테스트 패턴(1,0,0,1)을 선택하여(스텝 612), 고장표(800)를 갱신한다(스텝 608).
다음에, 미검출의 고장중에서 게이트(G705)의 출력f1의 1축퇴 고장(stuck-at-1, 이하 「f1/sal」으로 기재)를 취출하여, 목표로 한 고장으로 한다(스텝 603). 스텝 604에서 고장 f1/sal이 이미 검출되어 있는지의 여부를 판정하고, 검출되어 있지 않으면 스텝 605에서 고장 f1/sal을 검출하는 테스트 패턴을 생성한다.
고장 f1/sal이 검출되는 테스트 패턴으로는, (i1,i2,i3,i4)=(0,0,0,0), (0,0,0,1), (1,0,1,0), (1,0,1,1), (1,1,0,0), (0,0,1,0), (0,0,1,1), (0,1,0,0), (0,1,0,1),(0,1,1,0), (0,1,1,1), (1,0,0,0)의 12개이다. 여기에서는, 생성된 테스트 패턴이 복수개이기 때문에(스텝 606), 각각의 테스트 패턴에 대해서 고장 시뮬레이션을 행하는 것에 의해(스텝 610), 각각의 고장 검출수를 기록한다(스텝 611).
다음에, 가장 고장 검출수가 많은 테스트 패턴(1,0,1,1)을 선택하여(스텝 612), 고장표(800)를 갱신한다(스텝 608).
이하, 제6도의 플로우 챠트에 기초하여, 모든 고장이 검출될 때까지(스텝 602), 상기 각 스텝을 반복한다.
이상의 처리에 의해, 이 종래의 테스트 생성 방법에서는, 제8도에서 나타낸 바와 같이, 5개의 테스트 패턴(i1,i2,i3,i4)=(1,0,0,1), (1,0,1,1), (0,0,0,1), (1,1,0,0)으로, 모든 게이트의 입출력 f1∼f11의 0축퇴 고장(sa0) 및 1축퇴 고장(sa1)을 검출할 수 있다.
그런데, 상술한 종래의 테스트 패턴 생성 방법에서는, 하나의 목표로 한 고장에 대해서, 복수의 테스트 패턴을 생성하는 것이 필요할 뿐만 아니라, 복수의 테스트 패턴이 얻어진 경우에는 이 모든 테스트 패턴에 의해 고장 시뮬레이션을 행하지 않으면 안되기 때문에, 고장 시뮬레이션의 실행에 필요한 시간이 길어지게 되는 문제점을 갖는다. 특히 반도체 집적 회로의 대규모화와 동시에 고장 시뮬레이션의 장대화(즉, 테스트 패턴 생성 시간의 장대화)는 심각한 문제이다.
본 발명의 제1목적은, 논리 회로의 고장 검출 테스트 패턴의 생성시에, 테스트 패턴 생성 시간을 단축하면서 생성되는 패턴수를 적게 하는 테스트 패턴 생성 방법 및 테스트 패턴 생성 시스템을 제공하는 데에 있다.
본 발명의 제2목적은 고장 시뮬레이션의 회수를 적게 하여, 고장 검출률을 저하시키는 일 없이 테스트 패턴 생성에 필요한 시간을 단축할 수 있는 테스트 패턴 생성 방법 및 테스트 생성 시스템을 제공하는데에 있다.
본 발명의 논리 회로의 테스트 패턴 생성 방법은, 논리 회로의 테스트 패턴 생성 방법에 있어서, 테스트 패턴의 생성 대상인 상기 논리 회로의 검출해야 할 고장을 선택하는 스텝과, 선택된 모든 고장으로부터 목표로 한 고장을 선택하는 스텝과, 상기 목표한 고장을 검출하기 위한 테스트 패턴을 생성하는 스텝과, 선택된 모든 고장에 대하여 생성된 테스트 패턴에 의한 고장 시뮬레이션을 행하는 스텝과, 상기 테스트 패턴으로 검출되지 않은 고장으로부터 목표로 한 고장을 선택하는 스텝을 구비한다.
상기 각 스텝을 반복함으로써, 선택된 모든 고장을 검출하는 테스트 패턴을 성취한다.
바람직한 양태의 테스트 패턴 생성 방법에서는, 용장 테스트 패턴의 삭제 스텝은, 상기 모든 고장을 검출하는 테스트 패턴으로부터 고장 검출률이 낮은 순으로 테스트 패턴을 선택하는 스텝과, 상기 선택된 테스트 패턴에 의해 검출된 모든 고장이 다른 테스트 패턴으로 검출되는지의 여부를 판정하는 스텝과, 다른 테스트 패턴으로 검출되는 경우에 상기 선택된 테스트 패턴을 삭제하는 스텝을 포함한다.
또, 다른 바람직한 태향의 테스트 패턴 생성 방법에서는, 용장 테스트 패턴의 삭제 스텝은, 상기 모든 고장을 검출하는 테스트 패턴으로부터 검출률이 낮은 순으로 테스트 패턴을 선택하는 스텝과, 상기 선택된 테스트 패턴으로 검출되는 모든 고장이 다른 테스트 패턴으로 검출되는지의 여부를 판정하는 스텝과, 다른 테스트 패턴으로 검출되는 경우에 상기 선택된 테스트 패턴을 삭제하는 스텝을 포함하여, 상기 모든 테스트 패턴을 선택했는지의 여부를 판정를 판정하여, 선택되어 있지 않은 경우 미선택 테스트 패턴에 대해서 상기 각 스텝을 반복한다.
다른 바람직한 양태의 테스트 패턴 생성 방법에서는, 용장 테스트 패턴의 삭제 스텝은, 상기 모든 고장으로부터 테스트 패턴의 수가 적은 순으로 고장을 선택하는 스텝과, 상기 선택된 고장을 검출하는 테스트 패턴을 선택하는 공정과, 상기 선택된 테스트 패턴에 의해 검출되는 고장을 검출하는 다른 테스트 패턴이 존재하지 않는 경우, 선택된 테스트 패턴을 필수로 결정하는 스텝을 포함한다.
또한 다른 바람직한 양태의 테스트 패턴 생성 방법에서는, 용장 테스트 패턴의 삭제 스텝은, 상기 모든 고장중 선택 대상이 되는 고장으로부터 테스트 패턴의 수가 적은 순으로 고장을 선택하는 스텝과, 상기 선택된 고장을 검출하는 테스트 패턴을 선택하는 스텝과, 상기 선택된 테스트 패턴에 의해 검출되는 고장을 검출하는 다른 테스트 패턴이 존재하지 않는 경우에 선택한 테스트 패턴을 필수로 결정하는 스텝과, 상기 선택한 테스트 패턴에 의해서 검출되는 고장을 상기 모든 고장으로부터 제거하고 나머지 고장을 선택 대상으로 하는 스텝을 포함하여, 상기 선택 대상의 고장이 없어질 때가지 상기 각 스텝을 반복하여, 필수로서 결정된 테스트 패턴을 선택한다.
본 발명의 테스트 패턴 생성 시스템은, 하기 요건을 구비한다.
테스트 패턴의 생성 대상인 상기 논리 회로의 검출해야 할 고장으로부터 목표로 하는 고장을 선택하고, 이 목표로 한 고장을 검출하기 위한 테스트 패턴을 생성하는 테스트 패턴 생성 수단과, 상기 모든 고장에 대하여 생성된 테스트 패턴에 의한 고장 시뮬레이션을 행하는 고장 시뮬레이션 수단과, 상기 생성된 테스트 패턴과 상기 고장 시뮬레이션에 의해 검출된 고장을 대응시켜 기록하는 고장 기록 수단과, 모든 테스트 패턴으로부터 고장 검출률이 낮은 용장 테스트 패턴을 삭제하는 용장 테스트 패턴 삭제 수단을 포함한다.
바람직한 양태의 테스트 패턴 생성 시스템에서는, 용장 테스트 패턴 삭제 수단은, 상기 모든 고장을 검출하는 테스트 패턴으로부터 검출률이 낮은 순으로 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴으로 검출되는 모든 고장이 다른 테스트 패턴으로 검출되는지의 여부를 판정하여, 다른 테스트 패턴으로 검출되는 경우에 상기 선택된 테스트 패턴을 용장 테스트 패턴으로 하여 삭제한다.
다른 바람직한 양태의 테스트 패턴 생성 시스템에서는, 용장 테스트 패턴 삭제 수단은, 상기 모든 고장중 선택 대상이 되는 고장으로부터 테스트 패턴의 수가 작은 순으로 고장을 선택하고, 상기 선택된 고장을 검출하는 테스트 패턴을 선택하여, 상기 선택한 테스트 패턴에 의해 검출되는 고장을 검출하는 다른 테스트 패턴이 존재하지 않는 경우에 선택된 테스트 패턴을 필수로 결정한다.
또한 다른 바람직한 양태의 테스트 패턴 생성 시스템에서는, 용장 테스트 패턴 삭제 수단은, 상기 모든 고장중 선택 대상이 되는 고장으로부터 테스트 패턴의 수가 적은 순으로 고장을 선택하고, 상기 선택된 고장을 검출하는 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴에 의하여 검출되는 고장을 검출하는 다른 테스트 패턴이 존재하지 않는 경우에 선택된 테스트 패턴을 필수로 결정함과 동시에, 상기 선택된 테스트 패턴에 의해 검출되는 고장을 상기 모든 고장으로부터 제거하고 나머지 고장을 선택 대상으로 하고, 상기 선택 대상의 고장이 없어진 시점에서 필수로 결정된 테스트 패턴을 선택한다.
본 발명의 제2논리회로의 테스트 패턴 생성 시스템은, 테스트 패턴의 생성 대상인 상기 논리 회로의 검출해야 할 모든 고장과, 이 고장을 검출하는 테스트 패턴을 대응시켜 기록하는 고장표와, 상기 고장표에 기록된 고장으로부터 목표로 하는 고장을 선택하고, 이 목표로 한 고장을 검출하기 위한 테스트 패턴을 생성하는 테스트 패턴 생성 수단과, 상기 모든 고장에 대하여 생성된 테스트 패턴에 의한 고장 시뮬레이션을 행하는 고장 시뮬레이션 수단과, 상기 생성된 테스트 패턴과, 상기 고장 시뮬레이션에 의하여 검출된 고장을 대응시켜 상기 고장표에 기록하는 기록 수단과, 모든 테스트 패턴으로부터 고장 검출률이 낮은 용장 테스트 패턴을 삭제하는 용장 테스트 패턴 삭제 수단을 포함한다.
바람직한 양태의 테스트 패턴 생성 시스템에서는, 상기 고장표에 기록된 모든 고장중, 상기 고장 시뮬레이션에 의해 검출된 고장을 검출 완료로 하여 갱신하는 고장표 관리 수단과,상기 고장표에 기록된 모든 고장중 미검출의 고장으로부터 상기 목표로 하는 고장을 선택하는 수단을 구비한다.
다른 바람직한 양태의 테스트 패턴 생성 시스템에서는, 용장 테스트 패턴 삭제 수단은, 상기 모든 고장을 검출하는 테스트 패턴으로부터 검출률이 낮은 순으로 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴으로 검출되는 모든 고장이 다른 테스트 패턴으로 검출되는지의 여부를 판정하여, 다른 테스트 패턴으로 검출되는 경우 상기 선택된 테스트 패턴을 용장 테스트 패턴으로서 삭제한다.
또한 다른 바람직한 양태의 테스트 패턴 생성 시스템에서는, 용장 테스트 패턴 삭제 수단은, 상기 모든 고장중 선택 대상이 되는 고장으로부터 테스트 패턴의 수가 적은 순으로 고장을 선택하고, 상기 선택된 고장을 검출하는 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴에 의해 검출되는 고장을 검출하는 다른 테스트 패턴이 존재하지 않는 경우에 선택한 테스트 패턴을 필수로 결정함과 동시에, 상기 선택한 테스트 패턴에 의해 검출되는 고장을 상기 모든 고장으로부터 제거하고 나머지 고장을 선택 대상으로 하여, 상기 선택 대상의 고장이 없어진 시점에서 필수로 결정된 테스트 패턴을 선택한다.
본 발명의 다른 목적, 특징 및 효과는 이하의 상세한 설명으로부터 명백하게 될 것이다.
제1도는 본 발명의 실시예에 따른 테스트 패턴 생성 시스템의 전체 구성을 나타내는 블록도.
제2도는 본 발명의 실시예에 따른 테스트 패턴 생성 방법의 처리를 설명하기 위한 플로우 챠트.
제3도는 제1실시예에서의 테스트 패턴 삭제 수단의 제1처리 방법을 설명하기 위한 플로우 챠트.
제4도는 테스트 패턴 삭제 수단의 제2처리 방법을 설명하기 위한 플로우 챠트.
제5도는 본 발명의 실시예에 의한 테스트 패턴 생성에 의해 작성된 고장표의 예를 나타내는 도면.
제6도는 종래의 테스트 패턴 생성 방법의 처리를 설명하기 위한 흐름도.
제7도는 테스트 패턴 생성의 대상이 되는 논리 회로예를 나타내는 회로도.
제8도는 종래의 테스트 패턴 생성에 의해서 작성되는 고장표의 예를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
101 : 고장기록부 102 : 고장표 관리부
103 : 고장 판정부 104 : 테스트 패턴 생성부
105 : 고장 시뮬레이션부 106 : 테스트 패턴 삭제부
500 : 고장표
이하에서, 본 발명의 원리를 설명한다. 일반적으로, 고장 시뮬레이션에는 매우 많은 시간(시뮬레이션의 연산 시간)이 걸린다. 이 때문에, 본 발명에서는, 후술하는 구성에 의하여, 이 고장 시뮬레이션을 적게 함으로써, 테스트 패턴 작성을 단시간에 행할 수 있도록 한 것이다.
본 발명은, 종래의 테스트 패턴 생성 방법에 비하여 고장 검출률을 떨어뜨리지 않고 테스트 패턴 생성을 행할 수 있다. 즉, 상기 종래의 테스트 패턴 생성 방법에 있어서는, 목표로 한 고장을 검출하는 모든 패턴을 생성하고, 그 각 패턴에 대하여 고장 시뮬레이션을 각각 실행하고, 그 중에서 고장 검출률이 가장 높은 패턴을 선택하고 있기 때문에, 고장 시뮬레이션의 회수가 많아질 수 밖에 없다.
이에 반하여, 본 발명은 목표로 한 고장을 검출하는 테스트 패턴을 먼저 하나 생성하고, 그 후 미검출의 고장을 검출하는 패턴을 순서대로 1패턴씩 생성한다. 여기에다가, 테스트 패턴 단체(單體)의 고장 검출률이 낮아, 다른 패턴으로 대체하여도 전체의 고장 검출률에 영향을 주지 않는 테스트 패턴을 삭제한다. 이에 의해, 고장 검출률을 저하시키는 일없이, 테스트 패턴을 축소화하여, 테스트 패턴의 생성에 필요한 시간을 단축한다.
본 발명의 적합한 실시예에 대하여 도면을 참조하여 이하에서 설명한다. 제1도에서 본 발명의 실시예인 테스트 패턴 생성 시스템의 전체 구성을 나타낸다. 제1도에서, 본 테스트 패턴 생성 시스템은 제5도에서 나타낸 바와 같은 고장표(500)를 기록하는 고장표 기록부(101)와, 고장표 기록부(101)에의 고장표(500)의 작성 및 그 갱신 처리를 행하는 고장표 관리부(102)와, 정의된 고장이 테스트 패턴에 의해 검출되어 있는지의 여부를 판정하고 또한 목표로 한 고장을 선택하는 고장 판정부(103)와, 목표로 한 고장을 검출하기 위한 테스트 패턴을 생성하는 테스트 패턴 생성부(104)와, 생성된 테스트 패턴에 의한 고장 시뮬레이션을 행하는 고장 테스트 패턴부(105)와, 고장표(500)에 기록된 테스트 패턴으로부터 용장 테스트 패턴을 삳제하는 처리를 행하는 테스트 패턴 삭제부(106)로 구성된다.
상기 고장표(500)에서는, 생성된 테스트 패턴과 그 테스트 패턴에 의해서 검출된 고장을 대응시켜 기록되어 있다.
제2도 및 제3도의 플로우 챠트를 참조하여, 본 발명의 실시예에 의한 테스트 패턴 생성 시스템에 의한 처리 내용을 설명한다. 또, 본 실시예에서는, 테스트 패턴 생성 대상의 논리 회로로서, 제7도에서 나타낸 논리 회로를 이용한다.
제2도에서 나타낸 테스트 패턴 생성 처리에 있어서, 먼저, 스텝 201에서 테스트 패턴 생성을 행하는 논리 회로의 제5도에서 나타낸 바와 같은 고장표(500)를 작성한다. 여기에서, 고장표(500)에 있어서는, 제7도에서 나타낸 논리 회로의 모든 게이트의 입출력에 0축퇴 고장(이하, 「sa0」 및 1축퇴 고장(이하, 「sal」)을 정의한다.
스텝 202에서, 고장 판정부(103)가 정의한 모든 고장에 대하여 검출했는지의 여부를 판정하고, 모든 고장이 검출되어 있지 않은 경우, 스텝 203에서 미검출의 고장중에서 목표로 한 고장을 결정하여 취출한다.
처음에는, AND 게이트(G705)의 출력 f1의 0축퇴 고장(f1/sa0)을 목표로 한 고장으로 하여, 테스트 패턴 생성부(104)에 의해 이 목표한 고장(f1/sa0)을 검출하기 위한 테스트 패턴을 생성한다(스텝 204).
고장(f1/sa0)을 검출할 수 있는 테스트 패턴은 (i1,i2,i3,i4)=(1,0,0,1)이기 때문에, 이 테스트 패턴을 고장(f1/da0)의 검출 테스트 패턴으로 하고, 고장 시뮬레이션부(105)에 의해 이미 검출되어 있는 고장도 포함하여 모든 고장에 대하여 고장 정의를 행하여(스텝 205), 고장 시뮬레이션을 행한다(스텝 206).
이 검출 테스트 패턴에 의해 고장(f1/sa0), (f2/sa0), (f3/sa0), (f5/sa0), f8/sa0), (f9/sa0), (f10/sa0) 및 (f11/sa0)의 8개의 고장이 동시에 검출된다. 이 때문에, 테스트 패턴(1,0,0,1)에 의해 검출된 각 고장에 대해서, 고장표 관리부(102)가 고장표(500)의 해당란에 고장 검출을 나타내는 코드인 ″del″라고 기록함으로써 고장표(500)를 갱신한다(스텝 207).
다음에, 스텝 202에서 정의한 모든 고장에 대해서 검출했는지를 판정하고, 이 경우, 미검출의 고장이 존재하기 때문에, 스텝 203에서 미검출의 고장(f1/sa1)을 선택하고, 이것을 목표로 한 고장으로 하여 스텝 204에서 테스트 패턴을 생성한다.
고장(f1/sa1)을 검출할 수 있는 테스트 패턴은 (i1,i2,i3,i4)=(0,0,0,0)이기 때문에, 이것을 고장(f1/sal)의 검출 테스트 패턴으로 하고, 이미 검출되어 있는 고장도 포함하여 모든 고장에 대하여 고장 정의를 행하여(스텝 205), 고장 시뮬레이션을 행한다(스텝 206).
이 검출 테스트 패턴에 의하여 고장(f1/sal)중 하나의 고장이 검출되기 때문에, 스텝 207에서 테스트 패턴(0,0,0,0)에 의해 검출된 고장(f1/sa1)에 대하여 고장표(500)에 ″det″를 기록한다.
이하, 제2도의 처리 내용에 기초하여, 모든 고장이 검출될 때까지(스텝 202), 상기 처리를 반복한다.
본 실시예에서는, 제5도의 고장표(500)에서 나타낸 7개의 테스트 패턴(i1,i2,i3,i4)=(1,0,0,1), (0,0,0,0), (0,0,0,1), (1,0,1,1), (1,1,1,0), (1,1,0,0,), (1,0,1,1)으로 모든 게이트의 입출력의 0축퇴 고장 및 1축퇴 고장을 검출할 수 있다. 이 7개의 테스트 패턴을 레퍼런스 테스트 패턴으로 한다. 이 레퍼런스 테스트 패턴을 이용함으로써, 테스트 패턴 삭제부(106)에 의해 용장 테스트 패턴의 삭제 처리가 행해진다.(스텝 208).
다음에, 테스트 패턴 삭제부(106)에 의한 용장 테스트 패턴의 삭제 처리(스텝 208)의 제1처리방법에 대해서 제3도에서 나타낸 플로우 챠트와 제5도의 고장표(500)를 이용하여 설명한다.
즉, 제2도의 스텝 202의 판정에 있어서, 모든 고장에 대하여 검출했을 때, 스텝 208에서 상술한 테스트 패턴 생성에 따라 생성된 7개의 테스트 패턴을 레퍼런스 패턴으로 하여 제3도의 처리에 의해 용장 테스트 패턴이 삭제된다.
먼저, 스텝 301에서 테스트 패턴 생성을 행한 논리 회로의 고장표(500)를 참조한다.
스텝 302에서 모든 레퍼런스 테스트 패턴에 대하여 선택했는지의 여부를 판정하여, 모든 레퍼런스 테스트 패턴에 대하여 선택하지 않으면, 미선택의 레퍼런스 테스트 패턴중에서 고장 검출수가 가장 적은 테스트 패턴(0,0,0,0)을 선택한다(스텝 303).
이 레퍼런스 테스트 패턴(0,0,0,0)에 의해 검출된 모든 고장(f1/sa1)이 다른 테스트 패턴에 의해서도 검출할 수 있는지의 여부를 제5도의 고장표(500)를 참조하여 판정한다(스텝 304).
고장(f1/sa1)은 테스트 패턴(0,0,0,0) 외에, 테스트 패턴(0,0,0,1), (1,0,1,0), (1,1,0,0), (1,0,1,1)에서도 검출할 수 있기 때문에, 이 테스트 패턴(0,0,0,0)을 삭제 가능하다고 판단하여 삭제한다(스텝 305).
다음에, 스텝 302에서 모든 레퍼런스 테스트 패턴을 선택했는지의 여부를 판단하고, 아직 미선택의 테스트 패턴이 있기 때문에, 미선택의 테스트 패턴중에서 고장 검출수가 가장 적은 테스트 패턴(0,0,0,1)을 선택한다(스텝 303).
이 테스트 패턴(0,0,0,1)으로 검출될 수 있는 고장 중 고장(f2/sa1)이 다른 테스트 패턴으로도 검출할 수 있는지의 여부를 제5도의 고장표(500)를 참조하여 판단한다(스텝 304).
테스트 패턴(0,0,0,1)으로 검출될 수 있는 고장 중 고장(f2/sa1)은 다른 테스트 패턴으로 검출할 수 없기 때문에, 이 테스트 패턴(0,0,0,1)은 삭제되지 않는다.
이하, 제3도의 플로우 챠트에 기초하여, 모든 테스트 패턴이 선택되기까지(스텝 302), 상기 처리를 반복한다.
예를 들면, 다음에 미선택의 테스트 패턴으로부터 선택되는 고장 검출수가 가장 적은 테스트 패턴(1,0,1,0)에 대해서는, 테스트 패턴(1,0,1,0)에 의해 검출되는 고장(f1/sa1), (f3/sa1), (f4/sa1), (f5/sa1), (f6/sa1)의 모두가 다른 테스트 패턴으로 검출될 수 있기 때문에, 스텝 305에서 삭제된다.
또, 다음에 미선택의 테스트 패턴으로부터 선택되는 고장 검출수가 가장 작은 테스트 패턴(1,1,1,0)에 대해서는, 테스트 패턴(1,1,1,0)에 의해서 검출되는 고장(f1/sa0), (f2/sa0), (f3/sa0), (f4/sa0), (f6/sa0), (f7/sa0), (f1/sa0)중에서, 고장(f4/sa0), (f6/sa0), (f7/sa0)이 다른 테스트 패턴으로 검출될 수 없기 때문에, 스텝 305에서 삭제되지 않는다.
동일하게, 미선택의 테스트 패턴(1,1,0,0), (1,0,0,1), (1,0,1,1)에 대해서는, 각각 다른 테스트 패턴으로 검출될 수 없는 고장을 갖기 때문에 삭제되지 않는다.
제4도에서 나타내는 실시예에서는, 테스트 패턴 삭제 수단에 의한 처리를 거쳐 생성되는 테스트 패턴(i1,i2,i3,i4)=(1,0,0,1), (0,0,0,1), (1,1,1,0), (1,1,0,0), (1,0,1,1)의 5개가 된다.
또한, 테스트 패턴 삭제부(106)에 의한 용장 테스트 패턴의 삭제 처리(스텝 208)의 제2처리방법에 대해서 제4도에서 나타내는 플로우 챠트와 제5도의 고장표(500)를 이용하여 설명한다.
전술한 바와 같이, 테스트 패턴 삭제 처리(스텝 108)에서는, 상술한 테스트 패턴 생성에 의해서 생성된 7개의 테스트 패턴을 레퍼런스로 하여 용장 테스트 패턴의 삭제를 행한다.
먼저, 스텝 401에서 테스트 패턴 생성을 행한 논리 회로의 고장표(500)를 참조한다.
스텝 402에서 모든 고장에 대해서 검출되었는지의 여부를 판정하여, 모든 고장이 검출되지 않은 경우, 미검출의 고장중에서, 검출하고 있는 테스트 패턴수가 가장 적은 고장(이 경우, 하나의 테스트 패턴에 검출되는 고장(f2/sal)을 선택한다(스텝 403).
이 고장(f2/sa1)을 검출하고 있는 테스트 패턴(0,0,0,1)은 별도로 검출하는 테스트 패턴이 존재하지 않기 때문에 필수인 것을 고장표(500)에 기록하고(스텝 404), 또 이 테스트 패턴(0,0,0,1)에 의해 검출되는 다른 고장(즉, 고장(f1/sa1)을 검출 완료로 하여, 고장표(500)에 기록한다(스텝 405).
다음에, 스텝 402에서 모든 고장에 대해서 검출됐는지의 여부를 판정하여, 모든 고장에 대해서 검출하고 있지 않은 경우에는, 미검출의 고장중에서 검출하고 있는 테스트 패턴수가 가장 적은 고장(이 경우, 하나의 테스트 패턴에 의해 검출되는 고장(f4/sa0)을 선택한다(스텝 403).
이 고장(f4/sa0)을 검출하고 있는 테스트 패턴(1,1,1,0)은 별도로 검출하는 테스트 패턴이 존재하지 않기 때문에 필수인 것을 고장표(500)에 기록하고(스텝 404), 또 이 테스트 패턴(1,1,1,0)에 의해 검출되는 다른 고장(f1/sa0, f2/sa0, f3/sa0, f6/sa0, f7/sa0, 및 f11/sa0)은 검출 완료가 되기 때문에 고장표(500)에 기록한다(스텝 405).
이하, 제3도의 처리에 기초하여 모든 고장이 검출되기 까지(스텝 402), 상기 처리를 반복한다.
다음에, 이상의 처리에 의해 모든 고장이 검출된 시점에서, 스텝 406에서, 필수로 판정되지 않았었던 테스트 패턴이 용장 테스트 패턴으로서 레퍼런스 테스트 패턴으로부터 삭제된다. 즉, 제5도에서는, 테스트 패턴(0,0,0,0), (1,0,1,0)이 용장 테스트 패턴으로서 레퍼런스 테스트 패턴으로부터 삭제된다.
이상의 결과, 본 실시예에서는, 제5도에서 나타낸 바와 같이, 테스트 패턴 삭제 수단에 의한 처리를 거쳐 생성된 테스트 패턴은 (i1,i2,i3,i4)=(1,0,0,1), (0,0,0,1), (1,1,1,0), (1,1,0,0), (1,0,1,1)의 5개가 된다.
이상 설명한 바와 같이, 본 발명에 의하면, 목표로 한 고장을 검출하는 테스트 패턴을 먼저 하나 생성하고, 그 후 미검출의 고장을 검출하는 패턴을 순서대로 1패턴씩 생성한다. 여기에다가, 테스트 패턴 단체의 고장 검출률이 낮아 다른 패턴으로 대체하여도 전체의 고장 검출률에 영향을 미치지 않는 테스트 패턴을 삭제한다. 이에 의해 고장 검출률을 저하시키는 일없이, 테스트 패턴을 축소하여, 테스트 패턴의 생성에 필요한 시간을 단축할 수 있어, 보다 단시간으로 고장 검출률이 양호한 테스트 패턴을 생성할 수 있는 효과가 있다.
Claims (14)
- 논리 회로의 테스트 패턴 생성 방법에 있어서, (a) 테스트 패턴의 생성 대상인 상기 논리 회로에서 검출해야 할 고장을 선택하는 스텝과, (b) 선택된 모든 고장으로부터 목표 고장을 선택하는 스텝과, (c) 상기 목표 고장을 검출하기 위한 테스트 패턴을 생성하는 스텝과, (d) 상기 생성된 테스트 패턴으로 상기 선택된 모든 고장에 대하여 고장 시뮬레이션을 행하는 스텝과, (e) 상기 테스트 패턴에 의해 검출되지 않은 고장으로부터 상기 목표 고장을 선택하는 스텝을 포함하며, 상기 스텝 (b) 내지 (e)를 반복함으로써, 상기 스텝(a)에서 선택된 모든 고장을 검출하기 위한 테스트 패턴을 생성하는 테스트 패턴 생성 방법.
- 제1항에 있어서, 상기 모든 고장들을 검출하는 테스트 패턴으로부터 고장 검출률이 낮은 용장 테스트 패턴을 삭제하는 스텝을 더 포함하는 테스트 패턴 생성 방법.
- 제2항에 있어서, 상기 용장 테스트 패턴의 삭제 스텝은, 상기 모든 고장을 검출하는 테스트 패턴으로부터 검출률이 낮은 순으로 테스트 패턴을 선택하는 스텝과, 상기 선택된 테스트 패턴으로 검출되는 모든 고장이 다른 테스트 패턴으로 검출되는지의 여부를 판정하는 스텝과, 상기 모든 고장이 다른 테스트 패턴으로 검출되는 경우, 상기 선택된 테스트 패턴을 삭제하는 스텝을 포함하는 테스트 패턴 생성 방법.
- 제2항에 있어서, 상기 용장 테스트 패턴의 삭제 스텝은, 상기 모든 고장을 검출하기 위한 테스트 패턴으로부터 검출률이 낮은 순으로 테스트 패턴을 선택하는 스텝과, 상기 모든 고장이 다른 테스트 패턴으로 검출되는 경우, 상기 선택된 테스트 패턴을 삭제하는 스텝을 포함하며, 상기 모든 테스트 패턴을 선택했는지의 여부를 판정하여, 선택되어 있지 않은 경우 미선택 테스트 패턴에 대해서 상기 각 스텝을 반복하는 테스트 패턴 생성 방법.
- 제2항에 있어서, 상기 용장 테스트 패턴의 삭제 스텝은, 상기 모든 고장으로부터 테스트 패턴의 수가 적은 순으로 고장을 선택하는 스텝과, 상기 선택된 고장을 검출하는 테스트 패턴을 선택하는 스텝과, 상기 선택된 테스트 패턴에 의해서 검출되는 고장이 다른 테스트 패턴에 의해서 검출되지 않은 경우, 선택된 테스트 패턴을 필수로 결정하는 스텝을 포함하는 테스트 패턴 생성 방법.
- 제2항에 있어서, 상기 용장 테스트 패턴의 삭제 스텝은, 상기 모든 고장중 선택 대상이 되는 고장으로부터 테스트 패턴의 수가 적은 순으로 고장을 선택하는 스텝과, 상기 선택된 고장을 검출하는 테스트 패턴을 선택하는 스텝과, 상기 선택된 테스트 패턴에 의해서 검출되는 고장이 다른 테스트 패턴에 의해서 검출되지 않은 경우, 선택한 테스트 패턴을 필수로 결정하는 스텝과, 상기 선택한 테스트 패턴에 의해서 검출되는 고장을 상기 모든 고장으로부터 제거하고 나머지 고장을 선택 대상으로 하는 스텝을 포함하며, 상기 선택 대상의 고장이 없어질 때까지 상기 각 스텝을 반복하여 필수로서 결정된 테스트 패턴을 선택하는 테스트 패턴 생성 방법.
- 논리 회로의 테스트 패턴 생성 시스템에 있어서, 테스트 패턴의 생성 대상인 상기 논리 회로의 검출해야 할 고장으로부터 목표로 하는 고장을 선택하고, 이 목표로 한 고장을 검출하기 위한 테스트 패턴을 생성하는 테스트 패턴 생성 수단과, 상기 테스트 패턴으로 상기 모든 고장에 대하여 고장 시뮬레이션을 행하는 고장 시뮬레이션 수단과, 상기 생성된 테스트 패턴과 상기 고장 시뮬레이션에 의해 검출된 고장을 대응시켜 기록하는 고장 기록 수단과, 모든 테스트 패턴으로부터 패턴 삭제 수단을 포함하는 테스트 패턴 생성 시스템.
- 제7항에 있어서, 상기 용장 테스트 패턴 삭제 수단은, 상기 모든 고장을 검출하는 테스트 패턴으로부터 검출률이 낮은 순으로 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴으로 검출되는 모든 고장이 다른 테스트 패턴으로 검출되는지의 여부를 판정하여, 다른 테스트 패턴으로 검출되는 경우에, 상기 선택된 테스트 패턴을 용장 테스트 패턴으로 하여 삭제하는 테스트 패턴 생성 시스템.
- 제7항에 있어서, 상기 용장 테스트 패턴 삭제 수단은, 상기 모든 고장중 선택 대상이 되는 고장으로부터 테스트 패턴의 수가 작은 순으로 고장을 선택하고, 상기 선택된 고장을 검출하는 테스트 패턴을 선택하여, 상기 선택한 테스트 패턴에 의해 검출되는 고장이 다른 테스트 패턴에 의해서 검출되지 않은 경우에 선택된 테스트 패턴을 필수로 결정하는 테스트 패턴 생성 시스템.
- 제7항에 있어서, 상기 용장 테스트 패턴 삭제 수단은, 상기 모든 고장중 선택 대상이 되는 고장으로부터 테스트 패턴의 수가 적은 순으로 고장을 선택하고, 상기 선택된 고장을 검출하는 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴에 의하여 검출되는 고장이 다른 테스트 패턴에 의해서 검출되지 않은 경우에 선택된 테스트 패턴을 필수로 결정함과 동시에, 상기 선택된 테스트 패턴에 의해 검출되는 고장을 상기 모든 고장으로부터 제거하고 나머지 고장을 선택 대상으로 하고, 상기선택 대상의 고장이 없어진 시점에서 필수로 결정된 테스트 패턴을 선택하는 테스트 패턴 생성 시스템.
- 논리 회로의 테스트 패턴 생성 시스템에 있어서, 테스트 패턴의 생성 대상인 상기 논리 회로의 검출해야 할 모든 고장과, 이 고장을 검출하는 테스트 패턴을 대응시켜 기록하는 고장표(failure table)와, 상기 고장표에 기록된 고장으로부터 목표로 하는 고장을 선택하고, 이 목표로 한 고장을 검출하기 위한 테스트 패턴을 생성하는 테스트 패턴 생성 수단과, 상기 생성된 테스트 패턴으로 상기 모든 고장에 대하여 고장 시뮬레이션을 행하는 고장 시뮬레이션 수단과, 상기 생성된 테스트 패턴과, 상기 고장 시뮬레이션에 의하여 검출된 고장을 대응시켜 상기 고장표에 기록하는 기록 수단과, 모든 테스트 패턴으로부터 고장 검출률이 낮은 용장 테스트 패턴을 삭제하는 용장 테스트 패턴 삭제 수단을 포함하는 테스트 패턴 생성 방법.
- 제11항에 있어서, 상기 고장표에 기록된 모든 고장중, 상기 고장 시뮬레이션에 의해 검출된 고장을 검출 완료로 하여 갱신하는 고장표 관리 수단과, 상기 고장표에 기록된 모든 고장중 미검출의 고장으로부터 상기 목표로 하는 고장을 선택하는 수단을 포함하는 테스트 패턴 생성 시스템.
- 제11항에 있어서, 상기 용장 테스트 패턴 삭제 수단은, 상기 모든 고장을 검출하는 테스트 패턴으로부터 검출률이 낮은 순으로 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴으로 검출되는 모든 고장이 다른 테스트 패턴으로 검출되는지의 여부를 판정하여, 다른 테스트 패턴으로 검출되는 경우 상기 선택된 테스트 패턴을 용장 테스트 패턴으로서 삭제하는 테스트 패턴 생성 시스템.
- 제11항에 있어서, 상기 용장 테스트 패턴 삭제 수단은, 상기 모든 고장중 선택 대상이 고장을 검출하는 테스트 패턴을 선택하고, 상기 선택된 테스트 패턴에 의해 검출되는 고장이 다른 테스트 패턴에 의해서 검출되지 않은 경우 선택된 테스트 패턴을 필수로 결정함과 동시에, 상기 선택한 테스트 패턴에 의해 검출되는 고장을 상기 모든 고장으로부터 제거하고 나머지 고장을 선택 대상으로 하여, 상기 선택 대상의 고장이 없어진 시점에서 필수로 결정된 테스트 패턴을 선택하는 테스트 패턴 생성 시스템.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101558974B1 (ko) * | 2013-12-16 | 2015-10-08 | 현대오트론 주식회사 | 고장상황 모드 데이터를 이용한 전자식 스로틀 바디의 진단 장치 및 방법 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678643B1 (en) * | 1999-06-28 | 2004-01-13 | Advantest Corp. | Event based semiconductor test system |
| JP3732708B2 (ja) | 2000-03-27 | 2006-01-11 | 株式会社東芝 | テストパターン選別装置、テストパターン選別方法およびテストパターン選別プログラムを格納したコンピュータ読取り可能な記録媒体 |
| JP4488595B2 (ja) * | 2000-06-08 | 2010-06-23 | 株式会社アドバンテスト | テストパターン生成方法 |
| US20040006447A1 (en) * | 2000-06-22 | 2004-01-08 | Jacky Gorin | Methods and apparatus for test process enhancement |
| JP3512728B2 (ja) | 2000-09-13 | 2004-03-31 | Ｎｅｃマイクロシステム株式会社 | 論理回路のテストパタン生成方法及び装置 |
| US6708306B2 (en) * | 2000-12-18 | 2004-03-16 | Cadence Design Systems, Inc. | Method for diagnosing failures using invariant analysis |
| US6618682B2 (en) | 2001-04-20 | 2003-09-09 | International Business Machines Corporation | Method for test optimization using historical and actual fabrication test data |
| JP4907788B2 (ja) * | 2001-07-12 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 故障伝搬経路推定システム |
| US7225435B2 (en) * | 2001-07-23 | 2007-05-29 | International Business Machines Corporation | Method and system for eliminating redundant execution sequences that appear in workloads during workload simulation on an e-business application server |
| JP2003044369A (ja) * | 2001-07-27 | 2003-02-14 | Fujitsu Ltd | 擬似ｉ／ｏシステムおよび擬似ｉ／ｏ方法 |
| JP3833982B2 (ja) | 2002-10-03 | 2006-10-18 | 株式会社東芝 | テストパターン選択装置、テストパターン選択方法、及びテストパターン選択プログラム |
| US7315973B1 (en) * | 2005-09-30 | 2008-01-01 | Unisys Corporation | Method and apparatus for choosing tests for simulation and associated algorithms and hierarchical bipartite graph data structure |
| US7596731B1 (en) * | 2006-04-07 | 2009-09-29 | Marvell International Ltd. | Test time reduction algorithm |
| JP4692835B2 (ja) * | 2006-06-01 | 2011-06-01 | 横河電機株式会社 | 半導体試験システム |
| US8316265B2 (en) | 2007-03-04 | 2012-11-20 | Mentor Graphics Corporation | Test pattern generation for diagnosing scan chain failures |
| US8261142B2 (en) * | 2007-03-04 | 2012-09-04 | Mentor Graphics Corporation | Generating test sets for diagnosing scan chain failures |
| CN109696902B (zh) * | 2018-12-06 | 2022-06-10 | 奇瑞汽车股份有限公司 | 一种信号记录装置、故障点检测电路及方法 |
| KR102307491B1 (ko) * | 2021-03-10 | 2021-09-30 | 주식회사 이엘 | 기상 예보에 따른 수리 시설물 테스트 점검시스템 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0342787A3 (en) * | 1988-04-15 | 1991-03-27 | AT&T Corp. | Search method for generating test vectors for sequential logic circuits |
| US5257268A (en) * | 1988-04-15 | 1993-10-26 | At&T Bell Laboratories | Cost-function directed search method for generating tests for sequential logic circuits |
| JPH04111134A (ja) * | 1990-08-31 | 1992-04-13 | Nec Corp | テストパタン作成装置 |
| US5291495A (en) * | 1991-07-12 | 1994-03-01 | Ncr Corporation | Method for designing a scan path for a logic circuit and testing of the same |
| JPH05119122A (ja) * | 1991-10-25 | 1993-05-18 | Fujitsu Ltd | スキヤン回路のテストパターン生成方法 |
| JPH05250434A (ja) * | 1992-03-10 | 1993-09-28 | Fujitsu Ltd | 同期式順序回路のテストパターン生成方法 |
| DE69333806T2 (de) * | 1992-03-27 | 2005-10-06 | Matsushita Electric Industrial Co., Ltd., Kadoma | Verfahren und Gerät zur Prüfsequenzgenerierung |
| JPH05341011A (ja) | 1992-06-09 | 1993-12-24 | Matsushita Electric Ind Co Ltd | テスト生成方法 |
| JPH06102321A (ja) * | 1992-09-22 | 1994-04-15 | Nec Ic Microcomput Syst Ltd | 論理回路の故障シミュレーション方法 |
| US5390193A (en) * | 1992-10-28 | 1995-02-14 | Motorola, Inc. | Test pattern generation |
| JPH06138183A (ja) * | 1992-10-28 | 1994-05-20 | Hokuriku Nippon Denki Software Kk | Ｌｓｉ故障診断用テストパタン作成方式 |
| US5596587A (en) * | 1993-03-29 | 1997-01-21 | Teradyne, Inc. | Method and apparatus for preparing in-circuit test vectors |
| JPH0727834A (ja) * | 1993-07-09 | 1995-01-31 | Yokogawa Hewlett Packard Ltd | テスト・ベクタ自動作成方法 |
| JPH0755895A (ja) * | 1993-08-10 | 1995-03-03 | Fujitsu Ltd | 高効率故障検出用テストパターンの作成方法 |
| JPH07191102A (ja) * | 1993-12-27 | 1995-07-28 | Matsushita Electric Ind Co Ltd | 検査系列自動生成装置 |
| JP3759818B2 (ja) * | 1997-05-28 | 2006-03-29 | 三井造船株式会社 | 廃棄物処理装置における熱分解残留物分離装置 |
-
1995
- 1995-11-17 JP JP7323624A patent/JPH09145800A/ja active Pending
-
1996
- 1996-11-15 EP EP96118401A patent/EP0775957A1/en not_active Ceased
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101558974B1 (ko) * | 2013-12-16 | 2015-10-08 | 현대오트론 주식회사 | 고장상황 모드 데이터를 이용한 전자식 스로틀 바디의 진단 장치 및 방법 |
Also Published As
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| US5996101A (en) | 1999-11-30 |
| KR970028590A (ko) | 1997-06-24 |
| JPH09145800A (ja) | 1997-06-06 |
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| GRNT | Written decision to grant | ||
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