JPH05250434A - 同期式順序回路のテストパターン生成方法 - Google Patents
同期式順序回路のテストパターン生成方法Info
- Publication number
- JPH05250434A JPH05250434A JP4051348A JP5134892A JPH05250434A JP H05250434 A JPH05250434 A JP H05250434A JP 4051348 A JP4051348 A JP 4051348A JP 5134892 A JP5134892 A JP 5134892A JP H05250434 A JPH05250434 A JP H05250434A
- Authority
- JP
- Japan
- Prior art keywords
- test pattern
- state transition
- sequential circuit
- sequence circuit
- fault
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】状態遷移記述から自動論理合成された同期式順
序回路のテストパターン生成方法に関し、状態遷移記述
から自動論理合成された同期式順序回路のテストパター
ンを、テスト容易化設計を行うことなく自動的に生成
し、テスト設計期間の短縮化を図る。 【構成】同期式順序回路の外部出力に現れる故障（検出
可能故障）と、同期式順序回路の記憶素子部への出力に
現れる故障（状態遷移変化故障）のうち、その影響が同
期式順序回路の外部出力に現れる故障とを、状態遷移ル
ートとの関係で検出し、故障を検出したときの同期式順
序回路の外部入力値及び外部出力値をテストパターンと
して生成する。
序回路のテストパターン生成方法に関し、状態遷移記述
から自動論理合成された同期式順序回路のテストパター
ンを、テスト容易化設計を行うことなく自動的に生成
し、テスト設計期間の短縮化を図る。 【構成】同期式順序回路の外部出力に現れる故障（検出
可能故障）と、同期式順序回路の記憶素子部への出力に
現れる故障（状態遷移変化故障）のうち、その影響が同
期式順序回路の外部出力に現れる故障とを、状態遷移ル
ートとの関係で検出し、故障を検出したときの同期式順
序回路の外部入力値及び外部出力値をテストパターンと
して生成する。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆる状態遷移記述
から自動論理合成された同期式順序回路のテストパター
ン生成方法に関する。
から自動論理合成された同期式順序回路のテストパター
ン生成方法に関する。
【０００２】
【従来の技術】近年、ＡＳＩＣ（application specific
ＩＣ）技術の進歩に伴い、自動論理合成に対する要請
が高まっている。
ＩＣ）技術の進歩に伴い、自動論理合成に対する要請
が高まっている。
【０００３】ここに、組合せ回路を対象とした自動論理
合成技術は、近年、大きな進歩をとげており、数百ゲー
ト程度の回路では、すでに人手設計をしのぐ品質の回路
を自動的に作り出すことが可能となっている。これに対
し、同期式順序回路については、状態遷移記述からの自
動論理合成の研究が、現在、盛んに行われている。
合成技術は、近年、大きな進歩をとげており、数百ゲー
ト程度の回路では、すでに人手設計をしのぐ品質の回路
を自動的に作り出すことが可能となっている。これに対
し、同期式順序回路については、状態遷移記述からの自
動論理合成の研究が、現在、盛んに行われている。
【０００４】他方、テストパターンの自動生成について
は、組合せ回路を対象とした手法に関しては実用レベル
に達しているのに対し、同期式順序回路を扱う手法に関
しては未だ研究段階にある。このため、大規模同期式順
序回路においては、スキャン設計を採用し、テスト容易
化を図るのが一般的である。
は、組合せ回路を対象とした手法に関しては実用レベル
に達しているのに対し、同期式順序回路を扱う手法に関
しては未だ研究段階にある。このため、大規模同期式順
序回路においては、スキャン設計を採用し、テスト容易
化を図るのが一般的である。
【０００５】
【発明が解決しようとする課題】しかし、状態遷移記述
から自動論理合成される同期式順序回路は、回路規模が
小さいため、テスト容易化設計による回路規模の増大を
無視することができず、テスト容易化設計を採用するこ
とは妥当ではない。
から自動論理合成される同期式順序回路は、回路規模が
小さいため、テスト容易化設計による回路規模の増大を
無視することができず、テスト容易化設計を採用するこ
とは妥当ではない。
【０００６】また、状態遷移記述から自動論理合成され
た同期式順序回路は、回路規模が小さいといっても、論
理の追跡が難しく、人手によりテストパターンの生成を
行うことは困難である。
た同期式順序回路は、回路規模が小さいといっても、論
理の追跡が難しく、人手によりテストパターンの生成を
行うことは困難である。
【０００７】本発明は、かかる点に鑑み、状態遷移記述
から自動論理合成された同期式順序回路のテストパター
ンを、テスト容易化設計を行うことなく自動的に生成
し、テスト設計期間の短縮化を図ることができるように
した同期式順序回路のテストパターン生成方法を提供す
ることを目的とする。
から自動論理合成された同期式順序回路のテストパター
ンを、テスト容易化設計を行うことなく自動的に生成
し、テスト設計期間の短縮化を図ることができるように
した同期式順序回路のテストパターン生成方法を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明による同期式順序
回路のテストパターン生成方法は、状態遷移ルートを抽
出して状態を遷移させ、故障シミュレーションを行い、
同期式順序回路の外部出力に現れる故障を検出し、その
ときの同期式順序回路の外部入力値及び外部出力値と、
同期式順序回路の記憶素子部への出力に現れる故障を選
択して同期式順序回路に設定し、状態遷移ルートを抽出
して故障シミュレーションを行い、同期式順序回路の記
憶素子部への出力に現れる故障のうち、その影響が外部
出力に現れるものを検出し、そのときの同期式順序回路
の外部入力値及び外部出力値とを、テストパターンとし
て生成するというものである。
回路のテストパターン生成方法は、状態遷移ルートを抽
出して状態を遷移させ、故障シミュレーションを行い、
同期式順序回路の外部出力に現れる故障を検出し、その
ときの同期式順序回路の外部入力値及び外部出力値と、
同期式順序回路の記憶素子部への出力に現れる故障を選
択して同期式順序回路に設定し、状態遷移ルートを抽出
して故障シミュレーションを行い、同期式順序回路の記
憶素子部への出力に現れる故障のうち、その影響が外部
出力に現れるものを検出し、そのときの同期式順序回路
の外部入力値及び外部出力値とを、テストパターンとし
て生成するというものである。
【０００９】
【作用】本発明によれば、同期式順序回路の外部出力に
現れる故障と、同期式順序回路の記憶素子部への出力に
現れる故障のうち、その影響が同期式順序回路の外部出
力に現れる故障とを、状態遷移ルートとの関係で検出
し、故障を検出したときの同期式順序回路の外部入力値
及び外部出力値をテストパターンとして生成するとして
いるので、状態遷移記述から自動論理合成された同期式
順序回路のテストパターンを、テスト容易化設計を行う
ことなく自動的に生成することができる。
現れる故障と、同期式順序回路の記憶素子部への出力に
現れる故障のうち、その影響が同期式順序回路の外部出
力に現れる故障とを、状態遷移ルートとの関係で検出
し、故障を検出したときの同期式順序回路の外部入力値
及び外部出力値をテストパターンとして生成するとして
いるので、状態遷移記述から自動論理合成された同期式
順序回路のテストパターンを、テスト容易化設計を行う
ことなく自動的に生成することができる。
【００１０】
【実施例】図１は本発明の一実施例を実施するための装
置を示す図であり、図中、１は同期式順序回路のデータ
（ネットリスト）を格納する同期式順序回路データ格納
部、２は同期式順序回路の状態遷移記述を格納する状態
遷移記述格納部である。
置を示す図であり、図中、１は同期式順序回路のデータ
（ネットリスト）を格納する同期式順序回路データ格納
部、２は同期式順序回路の状態遷移記述を格納する状態
遷移記述格納部である。
【００１１】また、３は同期式順序回路データ格納部１
に格納されているセルの論理を格納するセルライブラ
リ、４はテストパターンの自動生成を行う自動テストパ
ターン生成部、５は自動生成されたテストパターンを格
納するテストパターン格納部である。
に格納されているセルの論理を格納するセルライブラ
リ、４はテストパターンの自動生成を行う自動テストパ
ターン生成部、５は自動生成されたテストパターンを格
納するテストパターン格納部である。
【００１２】なお、本実施例では、同期式順序回路は、
図２に示すように、組合せ回路部６と状態を記憶する記
憶素子部７とに分けて把握される。なお、図３は、組合
せ回路部６と記憶素子部７とに分けて把握される同期式
順序回路の具体例を示す回路図であり、８、９はインバ
ータ、１０、１１はＯＲ回路、１２〜１５はＮＡＮＤ回
路、１６、１７はＤフリップフロップである。
図２に示すように、組合せ回路部６と状態を記憶する記
憶素子部７とに分けて把握される。なお、図３は、組合
せ回路部６と記憶素子部７とに分けて把握される同期式
順序回路の具体例を示す回路図であり、８、９はインバ
ータ、１０、１１はＯＲ回路、１２〜１５はＮＡＮＤ回
路、１６、１７はＤフリップフロップである。
【００１３】また、本実施例では、故障の影響が外部出
力に現れる故障を検出可能故障、故障の影響が記憶素子
部７への出力に現れる故障を状態遷移変化故障、故障の
影響が外部出力及び記憶素子部７への出力のいずれにも
現れない故障を検出不可能故障と定義される。
力に現れる故障を検出可能故障、故障の影響が記憶素子
部７への出力に現れる故障を状態遷移変化故障、故障の
影響が外部出力及び記憶素子部７への出力のいずれにも
現れない故障を検出不可能故障と定義される。
【００１４】ここに、図１に示す自動テストパターン生
成部４は、同期式順序回路データ格納部１、状態遷移記
述格納部２及びセルライブラリ３から必要な情報を入力
し、図４、図５に示すフローチャートに従った処理を実
行する。
成部４は、同期式順序回路データ格納部１、状態遷移記
述格納部２及びセルライブラリ３から必要な情報を入力
し、図４、図５に示すフローチャートに従った処理を実
行する。
【００１５】即ち、まず、考えられる故障の集合を作成
する（ステップＳ１）。次に、状態遷移記述格納部２か
ら状態が遷移していく流れである状態遷移ルートの１つ
を抽出し（ステップＳ２）、回路の状態を初期状態に設
定する（ステップＳ３）。
する（ステップＳ１）。次に、状態遷移記述格納部２か
ら状態が遷移していく流れである状態遷移ルートの１つ
を抽出し（ステップＳ２）、回路の状態を初期状態に設
定する（ステップＳ３）。
【００１６】次に、ステップＳ３で抽出した状態遷移ル
ート上で状態を次の状態に遷移させ（ステップＳ４）、
故障シミュレーションによって検出可能故障を検出し、
これを故障集合から削除し、そのときの同期式順序回路
の外部入力値及び外部出力値をテストパターン格納部５
に格納する（ステップ５）。
ート上で状態を次の状態に遷移させ（ステップＳ４）、
故障シミュレーションによって検出可能故障を検出し、
これを故障集合から削除し、そのときの同期式順序回路
の外部入力値及び外部出力値をテストパターン格納部５
に格納する（ステップ５）。
【００１７】次に、ステップＳ２で抽出した状態遷移ル
ートについて、全ての状態遷移を行ったか否かを判断し
（ステップＳ６）、行っていない場合には、ステップＳ
４〜Ｓ６を繰り返す。
ートについて、全ての状態遷移を行ったか否かを判断し
（ステップＳ６）、行っていない場合には、ステップＳ
４〜Ｓ６を繰り返す。
【００１８】全ての状態遷移を行った場合には、全ての
状態遷移ルートを抽出したか否かを判断し（ステップＳ
７）、抽出していない場合は、ステップＳ２〜Ｓ７を繰
り返し、抽出した場合には、故障集合に残った故障の中
から状態遷移変化故障を１つ選択し、回路に設定する
（ステップＳ８、図５参照）。
状態遷移ルートを抽出したか否かを判断し（ステップＳ
７）、抽出していない場合は、ステップＳ２〜Ｓ７を繰
り返し、抽出した場合には、故障集合に残った故障の中
から状態遷移変化故障を１つ選択し、回路に設定する
（ステップＳ８、図５参照）。
【００１９】次に、状態遷移ルートの１つを抽出し、故
障シミュレーションを行い（ステップＳ９）、ステップ
Ｓ８で選択した状態遷移変化故障の影響が外部出力に現
れるか否かを調べ（ステップＳ１０）、現れない場合
は、ステップＳ９、Ｓ１０を繰り返し、現れる場合は、
これを故障集合から削除し、そのときの同期式順序回路
の外部入力値及び外部出力値をテストパターン格納部５
に格納する（ステップＳ１１）。
障シミュレーションを行い（ステップＳ９）、ステップ
Ｓ８で選択した状態遷移変化故障の影響が外部出力に現
れるか否かを調べ（ステップＳ１０）、現れない場合
は、ステップＳ９、Ｓ１０を繰り返し、現れる場合は、
これを故障集合から削除し、そのときの同期式順序回路
の外部入力値及び外部出力値をテストパターン格納部５
に格納する（ステップＳ１１）。
【００２０】次に、全ての状態遷移変化故障について調
べたか否かを判断し（ステップＳ１２）、調べていない
場合は、ステップＳ８〜Ｓ１２を繰り返し、調べた場合
には、処理を終了する。ここに、テストパターン格納部
５に同期式順序回路のテストパターンを得ることができ
る。
べたか否かを判断し（ステップＳ１２）、調べていない
場合は、ステップＳ８〜Ｓ１２を繰り返し、調べた場合
には、処理を終了する。ここに、テストパターン格納部
５に同期式順序回路のテストパターンを得ることができ
る。
【００２１】このように、本実施例によれば、状態遷移
記述から自動論理合成された同期式順序回路のテストパ
ターンを、テスト容易化設計を行うことなく自動的に生
成することができるので、テスト設計期間の短縮化を図
ることができる。
記述から自動論理合成された同期式順序回路のテストパ
ターンを、テスト容易化設計を行うことなく自動的に生
成することができるので、テスト設計期間の短縮化を図
ることができる。
【００２２】
【発明の効果】本発明によれば、同期式順序回路の外部
出力に現れる故障（検出可能故障）と、同期式順序回路
の記憶素子部への出力に現れる故障（状態遷移変化故
障）のうち、その影響が同期式順序回路の外部出力に現
れる故障とを、状態遷移ルートとの関係で検出し、故障
を検出したときの同期式順序回路の外部入力値及び外部
出力値をテストパターンとして生成するとしているの
で、状態遷移記述から自動論理合成された同期式順序回
路のテストパターンをテスト容易化設計を行うことなく
自動的に生成することができ、テスト設計期間の短縮化
を図ることができる。
出力に現れる故障（検出可能故障）と、同期式順序回路
の記憶素子部への出力に現れる故障（状態遷移変化故
障）のうち、その影響が同期式順序回路の外部出力に現
れる故障とを、状態遷移ルートとの関係で検出し、故障
を検出したときの同期式順序回路の外部入力値及び外部
出力値をテストパターンとして生成するとしているの
で、状態遷移記述から自動論理合成された同期式順序回
路のテストパターンをテスト容易化設計を行うことなく
自動的に生成することができ、テスト設計期間の短縮化
を図ることができる。
【図１】本発明の一実施例を実施するための装置を示す
図である。
図である。
【図２】同期式順序回路を組合せ回路部と記憶素子部と
に分けて示す図である。
に分けて示す図である。
【図３】同期式順序回路の具体例を示す図である。
【図４】自動テストパターン生成部で行われる処理を示
すフローチャートである。
すフローチャートである。
【図５】自動テストパターン生成部で行われる処理を示
すフローチャートである。
すフローチャートである。
１ 同期式順序回路データ格納部 ２ 状態遷移記述格納部 ３ セルライブラリ ４ 自動テストパターン生成部 ５ テストパターン格納部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｋ 19/00 Ｂ 8941−5Ｊ
Claims (1)
- 【請求項１】状態遷移ルートを抽出して状態を遷移さ
せ、故障シミュレーションを行い、同期式順序回路の外
部出力に現れる故障を検出し、そのときの前記同期式順
序回路の外部入力値及び外部出力値と、前記同期式順序
回路の記憶素子部への出力に現れる故障を選択して前記
同期式順序回路に設定し、状態遷移ルートを抽出して故
障シミュレーションを行い、前記同期式順序回路の記憶
素子部への出力に現れる故障のうち、その影響が外部出
力に現れるものを検出し、そのときの前記同期式順序回
路の外部入力値及び外部出力値とを、テストパターンと
して生成することを特徴とする同期式順序回路のテスト
パターン生成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051348A JPH05250434A (ja) | 1992-03-10 | 1992-03-10 | 同期式順序回路のテストパターン生成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4051348A JPH05250434A (ja) | 1992-03-10 | 1992-03-10 | 同期式順序回路のテストパターン生成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250434A true JPH05250434A (ja) | 1993-09-28 |
Family
ID=12884423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4051348A Withdrawn JPH05250434A (ja) | 1992-03-10 | 1992-03-10 | 同期式順序回路のテストパターン生成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250434A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5996101A (en) * | 1995-11-17 | 1999-11-30 | Nec Corporation | Test pattern generating method and test pattern generating system |
-
1992
- 1992-03-10 JP JP4051348A patent/JPH05250434A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5996101A (en) * | 1995-11-17 | 1999-11-30 | Nec Corporation | Test pattern generating method and test pattern generating system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Cheng et al. | Delay testing for non-robust untestable circuits | |
| TW451129B (en) | Semiconductor integrated circuit evaluation system | |
| JP2000082094A (ja) | 半導体集積回路設計検証システム | |
| US6457161B1 (en) | Method and program product for modeling circuits with latch based design | |
| US5331570A (en) | Method for generating test access procedures | |
| JP3088331B2 (ja) | 故障シミュレーション方法 | |
| US6205567B1 (en) | Fault simulation method and apparatus, and storage medium storing fault simulation program | |
| US5590135A (en) | Testing a sequential circuit | |
| US6269463B1 (en) | Method and system for automatically determining transparency behavior of non-scan cells for combinational automatic test pattern generation | |
| JPH05250434A (ja) | 同期式順序回路のテストパターン生成方法 | |
| US5515526A (en) | Apparatus for detecting redundant circuit included in logic circuit and method therefor | |
| JPH1048300A (ja) | 個別テストプログラム作成方式 | |
| JP2008197883A (ja) | Ｌｓｉ解析プログラム、該プログラムを記録した記録媒体、ｌｓｉ解析装置、およびｌｓｉ解析方法 | |
| US6965853B2 (en) | Back annotation apparatus for carrying out a simulation based on the extraction result in regard to parasitic elements | |
| JP3047884B2 (ja) | 論理合成方法および装置 | |
| JPH06148293A (ja) | 論理回路テスト回路 | |
| JP3595713B2 (ja) | テスト容易化設計支援システム | |
| JPH10105582A (ja) | メガセルテスト支援装置 | |
| Taylor | Tools and techniques for converting simulation models into test patterns | |
| JPH09251061A (ja) | テストパタン生成装置 | |
| JP2001076024A (ja) | 論理回路シミュレーション方法 | |
| JPH07244679A (ja) | 機能設計支援装置及び機能設計方法 | |
| JPH09319604A (ja) | 試験システム | |
| JPH06138180A (ja) | 論理回路ユニット試験機 | |
| JPH1031688A (ja) | 検証編集装置及び検証編集方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |