JPH10105582A - メガセルテスト支援装置 - Google Patents
メガセルテスト支援装置Info
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- JPH10105582A JPH10105582A JP8252772A JP25277296A JPH10105582A JP H10105582 A JPH10105582 A JP H10105582A JP 8252772 A JP8252772 A JP 8252772A JP 25277296 A JP25277296 A JP 25277296A JP H10105582 A JPH10105582 A JP H10105582A
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- test
- megacell
- data
- algorithm
- test pattern
- Prior art date
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Abstract
(57)【要約】
【課題】 ＨＤＬ習得を必要とせずにメガセル用テスト
パターン発生回路等のＨＤＬデータ生成を可能にすると
共に設計者によるテストパターンの変更を可能とし、ま
た設計の早い段階でテスト法選定のための情報の入手を
可能にする。 【解決手段】 メガセルテスト支援装置本体２００が、
そのメモリに格納されたプログラムに従って以下のよう
に動作する。まず、パラメタファイル２０２を読み込ん
で、このファイルでの指定に基づき、メガセル用の種々
のテストアルゴリズムを図的に表現したデータを集めた
データベース２０１から一つのデータを抽出すると共に
バス幅参照ファイル２０５を出力する。次に、抽出され
たアルゴリズムデータとバス幅参照ファイル２０５を用
いて、パラメタファイル２０２での指定に対応するＢＩ
ＳＴ用ＨＤＬデータ２０３およびテストパターン発生コ
ード２０４を生成する。
パターン発生回路等のＨＤＬデータ生成を可能にすると
共に設計者によるテストパターンの変更を可能とし、ま
た設計の早い段階でテスト法選定のための情報の入手を
可能にする。 【解決手段】 メガセルテスト支援装置本体２００が、
そのメモリに格納されたプログラムに従って以下のよう
に動作する。まず、パラメタファイル２０２を読み込ん
で、このファイルでの指定に基づき、メガセル用の種々
のテストアルゴリズムを図的に表現したデータを集めた
データベース２０１から一つのデータを抽出すると共に
バス幅参照ファイル２０５を出力する。次に、抽出され
たアルゴリズムデータとバス幅参照ファイル２０５を用
いて、パラメタファイル２０２での指定に対応するＢＩ
ＳＴ用ＨＤＬデータ２０３およびテストパターン発生コ
ード２０４を生成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩ（大規模集
積回路）の内部に組み込まれたメガセルのテスト容易化
設計を支援するメガセルテスト支援装置に関する。
積回路）の内部に組み込まれたメガセルのテスト容易化
設計を支援するメガセルテスト支援装置に関する。
【０００２】
【従来の技術】近年、ＬＳＩの設計において、メガセル
と呼ばれる大型のセルが利用されている。メガセルを利
用したＬＳＩの設計では、ＲＡＭやＲＯＭ、乗算器など
の比較的大きな機能ブロックを実現するためのレイアウ
トパターンをハードマクロとして予め作成しておき、そ
のハードマクロを基にして、設計仕様に合ったメガセル
をメガセルジェネレータによって生成している。この場
合、メガセルジェネレータは、設計仕様によって決まる
ビット数やワード数などのパラメタを与えられ、そのパ
ラメタに基づいてメガセルを生成する。
と呼ばれる大型のセルが利用されている。メガセルを利
用したＬＳＩの設計では、ＲＡＭやＲＯＭ、乗算器など
の比較的大きな機能ブロックを実現するためのレイアウ
トパターンをハードマクロとして予め作成しておき、そ
のハードマクロを基にして、設計仕様に合ったメガセル
をメガセルジェネレータによって生成している。この場
合、メガセルジェネレータは、設計仕様によって決まる
ビット数やワード数などのパラメタを与えられ、そのパ
ラメタに基づいてメガセルを生成する。
【０００３】ＬＳＩの内部に組み込まれたメガセルが機
能的に正しく動作することを調べるためのテスト法とし
て、組み込み自己テスト(Built-In Self Test)法（以下
「ＢＩＳＴ法」という）がある。ＢＩＳＴ法では、図１
０に示すように、メガセル等のＬＳＩ内部の回路ブロッ
ク１２のテストを行うためのテストパターン発生回路１
０およびテスト結果判定回路１４がＬＳＩ内部に組み込
まれる。このテストパターン発生回路１０等を実現する
手法として、従来は、（１）メガセルジェネレータによ
ってテストパターン発生回路１０等を含んだメガセル・
モジュールを生成するという手法や、（２）テストパタ
ーン発生回路１０等のレジスタ転送レベルでの構成をハ
ードウェア記述言語で記述したデータ（以下、このよう
なデータを「ＨＤＬデータ」という）をメガセルジェネ
レータまたはＬＳＩ設計者が作成し、このＨＤＬデータ
から論理合成ツールによってテストパターン発生回路１
０等のゲートレベルでの回路データを生成するという手
法などが用いられている。
能的に正しく動作することを調べるためのテスト法とし
て、組み込み自己テスト(Built-In Self Test)法（以下
「ＢＩＳＴ法」という）がある。ＢＩＳＴ法では、図１
０に示すように、メガセル等のＬＳＩ内部の回路ブロッ
ク１２のテストを行うためのテストパターン発生回路１
０およびテスト結果判定回路１４がＬＳＩ内部に組み込
まれる。このテストパターン発生回路１０等を実現する
手法として、従来は、（１）メガセルジェネレータによ
ってテストパターン発生回路１０等を含んだメガセル・
モジュールを生成するという手法や、（２）テストパタ
ーン発生回路１０等のレジスタ転送レベルでの構成をハ
ードウェア記述言語で記述したデータ（以下、このよう
なデータを「ＨＤＬデータ」という）をメガセルジェネ
レータまたはＬＳＩ設計者が作成し、このＨＤＬデータ
から論理合成ツールによってテストパターン発生回路１
０等のゲートレベルでの回路データを生成するという手
法などが用いられている。
【０００４】また、ＬＳＩの内部に組み込まれたメガセ
ルのテスト法として、上記ＢＩＳＴの他に、ＬＳＩ内部
のメガセルに接続された外部ピンを設け、その外部ピン
によりＬＳＩの外部からメガセルにテストパターンを供
給するという方式のテスト法（以下「ＭＵＸ方式テスト
法」という）がある。ＭＵＸ方式テスト法では、図１１
に示すように、テスト用外部ピンとして、テストモード
ピン２０、テストパターン入力ピン２２およびテスト結
果出力ピン２４を設けると共に、テスト対象のメガセル
などのＬＳＩ内部の回路ブロック３０の入力側にマルチ
プレクサ（ＭＵＸ）２８を設ける。そしてテストモード
ピン２０から供給する信号によってマルチプレクサ２８
を制御することにより、テストモードでは、ＬＳＩ内部
のロジック２６から出力される信号に代えて、テストパ
ターン入力ピン２２から入力するテスト用の信号（テス
トパターン）をＬＳＩ内部の回路ブロック３０に供給し
て、その回路ブロック３０から出力される信号をテスト
結果出力ピン２４から外部に取り出し、取り出された信
号に基づいて回路ブロック３０が正しく機能しているか
否かを判定する。
ルのテスト法として、上記ＢＩＳＴの他に、ＬＳＩ内部
のメガセルに接続された外部ピンを設け、その外部ピン
によりＬＳＩの外部からメガセルにテストパターンを供
給するという方式のテスト法（以下「ＭＵＸ方式テスト
法」という）がある。ＭＵＸ方式テスト法では、図１１
に示すように、テスト用外部ピンとして、テストモード
ピン２０、テストパターン入力ピン２２およびテスト結
果出力ピン２４を設けると共に、テスト対象のメガセル
などのＬＳＩ内部の回路ブロック３０の入力側にマルチ
プレクサ（ＭＵＸ）２８を設ける。そしてテストモード
ピン２０から供給する信号によってマルチプレクサ２８
を制御することにより、テストモードでは、ＬＳＩ内部
のロジック２６から出力される信号に代えて、テストパ
ターン入力ピン２２から入力するテスト用の信号（テス
トパターン）をＬＳＩ内部の回路ブロック３０に供給し
て、その回路ブロック３０から出力される信号をテスト
結果出力ピン２４から外部に取り出し、取り出された信
号に基づいて回路ブロック３０が正しく機能しているか
否かを判定する。
【０００５】
【発明が解決しようとする課題】ＢＩＳＴ法はテスタの
負荷を大幅に軽減できる等の利点を有するが、メガセル
のテストにおいてＢＩＳＴ法を採用した場合、メガセル
ジェネレータによって自動的に生成されるテストパター
ン発生回路から得られるテストパターンはメガセルによ
って決まっており、設計者がテストパターンを変更する
ことはできない。一方、設計者自身がテストパターン発
生回路等のＨＤＬデータを作成しようとすると、ハード
ウェア記述言語（以下「ＨＤＬ」という）の習得が必要
となる。
負荷を大幅に軽減できる等の利点を有するが、メガセル
のテストにおいてＢＩＳＴ法を採用した場合、メガセル
ジェネレータによって自動的に生成されるテストパター
ン発生回路から得られるテストパターンはメガセルによ
って決まっており、設計者がテストパターンを変更する
ことはできない。一方、設計者自身がテストパターン発
生回路等のＨＤＬデータを作成しようとすると、ハード
ウェア記述言語（以下「ＨＤＬ」という）の習得が必要
となる。
【０００６】上記問題を回避するために、ＭＵＸ方式テ
スト法を採用することが考えられるが、ＢＩＳＴ法とＭ
ＵＸ方式テスト法のいずれを採用するかによってＬＳＩ
の回路構成が大きく異なる（図１０、図１１参照）。し
たがって、設計のできるだけ早い段階において、いずれ
のテスト法を採用するかを決定することが望ましい。こ
のためには、設計の早い段階で、ＢＩＳＴ法を採用した
場合のチップ面積の増加とＭＵＸ方式テスト法を採用し
た場合のテストの負荷（テスト時間）というような、テ
スト法選定のための情報を入手する必要がある。
スト法を採用することが考えられるが、ＢＩＳＴ法とＭ
ＵＸ方式テスト法のいずれを採用するかによってＬＳＩ
の回路構成が大きく異なる（図１０、図１１参照）。し
たがって、設計のできるだけ早い段階において、いずれ
のテスト法を採用するかを決定することが望ましい。こ
のためには、設計の早い段階で、ＢＩＳＴ法を採用した
場合のチップ面積の増加とＭＵＸ方式テスト法を採用し
た場合のテストの負荷（テスト時間）というような、テ
スト法選定のための情報を入手する必要がある。
【０００７】そこで本発明では、ＨＤＬの習得を必要と
せずにメガセル用テストパターン発生回路等のＨＤＬデ
ータの生成を可能にすると共に、設計者によるテストパ
ターンの変更を可能とし、また設計の早い段階でテスト
法選定のための情報の入手が可能なメガセルテスト支援
装置を提供することを目的とする。
せずにメガセル用テストパターン発生回路等のＨＤＬデ
ータの生成を可能にすると共に、設計者によるテストパ
ターンの変更を可能とし、また設計の早い段階でテスト
法選定のための情報の入手が可能なメガセルテスト支援
装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に成された本発明に係る第１のメガセルテスト支援装置
は、集積回路を構成するメガセルのテストを容易にする
ためのメガセルテスト支援装置であって、前記メガセル
のテスト内容を規定する各種のテストアルゴリズムを任
意状態における処理内容の記述が可能であるように拡張
された状態遷移図により表現した図的データを集めて成
るデータベースを格納する記憶手段と、前記メガセルに
おけるバスのビット幅および前記メガセルのテストに使
用するテストアルゴリズムを指定する識別情報を含むメ
ガセルジェネレータ用パラメタファイルを読み込む読込
手段と、前記パラメタファイルによって指定されたテス
トアルゴリズムを表現する図的データを前記データベー
スより抽出する抽出手段と、抽出手段によって抽出され
た図的データの内容を前記パラメタファイルで指定され
たバスのビット幅に合わせ込みつつ、該図的データで表
現されるテストアルゴリズムにしたがって前記メガセル
に対し組み込み自己テストを行うためのテストパターン
発生回路およびテスト結果判定回路のレジスタ転送レベ
ルでの構成をハードウェア記述言語により記述したハー
ドウェア記述データを生成するハードウェア記述生成手
段と、を備えた構成としている。
に成された本発明に係る第１のメガセルテスト支援装置
は、集積回路を構成するメガセルのテストを容易にする
ためのメガセルテスト支援装置であって、前記メガセル
のテスト内容を規定する各種のテストアルゴリズムを任
意状態における処理内容の記述が可能であるように拡張
された状態遷移図により表現した図的データを集めて成
るデータベースを格納する記憶手段と、前記メガセルに
おけるバスのビット幅および前記メガセルのテストに使
用するテストアルゴリズムを指定する識別情報を含むメ
ガセルジェネレータ用パラメタファイルを読み込む読込
手段と、前記パラメタファイルによって指定されたテス
トアルゴリズムを表現する図的データを前記データベー
スより抽出する抽出手段と、抽出手段によって抽出され
た図的データの内容を前記パラメタファイルで指定され
たバスのビット幅に合わせ込みつつ、該図的データで表
現されるテストアルゴリズムにしたがって前記メガセル
に対し組み込み自己テストを行うためのテストパターン
発生回路およびテスト結果判定回路のレジスタ転送レベ
ルでの構成をハードウェア記述言語により記述したハー
ドウェア記述データを生成するハードウェア記述生成手
段と、を備えた構成としている。
【０００９】本発明に係る第２のメガセルテスト支援装
置は、上記第１のメガセルテスト支援装置において、前
記抽出手段によって抽出された図的データの内容を前記
パラメタファイルで指定された前記ビット幅に合わせ込
みつつ、該図的データで表現されるアルゴリズムにした
がって前記メガセルに対するテストパターンを発生させ
るコンピュータプログラムのコードを生成するコード生
成手段を更に備えることを特徴としている。
置は、上記第１のメガセルテスト支援装置において、前
記抽出手段によって抽出された図的データの内容を前記
パラメタファイルで指定された前記ビット幅に合わせ込
みつつ、該図的データで表現されるアルゴリズムにした
がって前記メガセルに対するテストパターンを発生させ
るコンピュータプログラムのコードを生成するコード生
成手段を更に備えることを特徴としている。
【００１０】
【発明の効果】本発明に係る第１のメガセルテスト支援
装置によれば、データベースに集められたテストアルゴ
リズムの中からパラメタファイルで指定されたアルゴリ
ズムを表現した図的データが抽出され、その図的データ
とパラメタファイルで指定されたバスのビット幅とに基
づき、ＢＩＳＴ用のテストパターン発生回路およびテス
ト結果判定回路のＨＤＬデータが生成される。したがっ
て、ＬＳＩ設計者は、設計対象のＬＳＩに組み込むべき
メガセル（以下「対象メガセル」という）に対応するパ
ラメタファイルを用意すればよく、そのメガセル用のテ
ストパターン発生回路等の設計のためにＨＤＬを習得す
る必要はない。しかも、メガセルジェネレータによって
テストパターン発生回路等のＨＤＬデータを生成してい
た従来の場合とは異なり、パラメタファイルの修正によ
って設計者によるテストパターンの変更が可能となり設
計の自由度が増大する。また、データベースとして蓄積
されるデータは拡張状態遷移図によりテストアルゴリズ
ムを図的に表現するものであるため、テストアルゴリズ
ムの規定するテスト内容を容易に理解することができ
る。これにより、テストアルゴリズムをデータベースと
して蓄積するのが容易になるとともに、メガセルのテス
トに使用すべき適切なテストアルゴリズムをデータベー
スの中から容易に選択できるようになり、テストパター
ン作成の作業効率が向上する。
装置によれば、データベースに集められたテストアルゴ
リズムの中からパラメタファイルで指定されたアルゴリ
ズムを表現した図的データが抽出され、その図的データ
とパラメタファイルで指定されたバスのビット幅とに基
づき、ＢＩＳＴ用のテストパターン発生回路およびテス
ト結果判定回路のＨＤＬデータが生成される。したがっ
て、ＬＳＩ設計者は、設計対象のＬＳＩに組み込むべき
メガセル（以下「対象メガセル」という）に対応するパ
ラメタファイルを用意すればよく、そのメガセル用のテ
ストパターン発生回路等の設計のためにＨＤＬを習得す
る必要はない。しかも、メガセルジェネレータによって
テストパターン発生回路等のＨＤＬデータを生成してい
た従来の場合とは異なり、パラメタファイルの修正によ
って設計者によるテストパターンの変更が可能となり設
計の自由度が増大する。また、データベースとして蓄積
されるデータは拡張状態遷移図によりテストアルゴリズ
ムを図的に表現するものであるため、テストアルゴリズ
ムの規定するテスト内容を容易に理解することができ
る。これにより、テストアルゴリズムをデータベースと
して蓄積するのが容易になるとともに、メガセルのテス
トに使用すべき適切なテストアルゴリズムをデータベー
スの中から容易に選択できるようになり、テストパター
ン作成の作業効率が向上する。
【００１１】本発明に係る第２のメガセルテスト支援装
置によれば、データベースから選択されたアルゴリズム
に対して、ＢＩＳＴ用のテストパターン発生回路および
テスト結果判定回路の上記ＨＤＬデータと共に、テスト
パターン発生コードが生成され、このテストパターン発
生コードをコンパイルして実行することにより、テスト
パターンを発生させて、ＭＵＸ方式テスト法を採用した
場合のテスト時間を見積もることができる。一方、上記
ＨＤＬデータはレジスタ転送レベルでＢＩＳＴ用のテス
トパターン発生回路等の構成を記述したものであり、こ
のデータを用いて既存の論理合成ツールによりテストパ
ターン発生回路等の論理合成後のゲート数（これはＢＩ
ＳＴ法の採用によるチップ面積の増加量に相当する）を
得ることができる。したがって、上記テスト時間の見積
もりとテストパターン発生回路等の論理合成後のゲート
数とに基づき、メガセルのテストにおいてＢＩＳＴ法と
ＭＵＸ方式テスト法のうちいずれを採用するかを、ＬＳ
Ｉ設計の早い段階で決定することができる。
置によれば、データベースから選択されたアルゴリズム
に対して、ＢＩＳＴ用のテストパターン発生回路および
テスト結果判定回路の上記ＨＤＬデータと共に、テスト
パターン発生コードが生成され、このテストパターン発
生コードをコンパイルして実行することにより、テスト
パターンを発生させて、ＭＵＸ方式テスト法を採用した
場合のテスト時間を見積もることができる。一方、上記
ＨＤＬデータはレジスタ転送レベルでＢＩＳＴ用のテス
トパターン発生回路等の構成を記述したものであり、こ
のデータを用いて既存の論理合成ツールによりテストパ
ターン発生回路等の論理合成後のゲート数（これはＢＩ
ＳＴ法の採用によるチップ面積の増加量に相当する）を
得ることができる。したがって、上記テスト時間の見積
もりとテストパターン発生回路等の論理合成後のゲート
数とに基づき、メガセルのテストにおいてＢＩＳＴ法と
ＭＵＸ方式テスト法のうちいずれを採用するかを、ＬＳ
Ｉ設計の早い段階で決定することができる。
【００１２】
＜実施形態の構成＞図１は、本発明の一実施形態である
メガセルテスト支援装置のハードウェア構成を示すブロ
ック図である。本メガセルテスト支援装置のハードウェ
アは、エンジニアリング・ワークステーションなどのコ
ンピュータであって、ＣＰＵ１０１、メモリ１０２、入
出力制御装置１０３、ＣＲＴディスプレイ等の表示装置
１０４、磁気ディスク装置等の外部記憶装置１０５、お
よび、マウス等の入力装置１０６から構成されている。
本メガセルテスト支援装置は、メモリ１０２に格納され
る所定のプログラムをＣＰＵ１０１が実行することによ
り、ＬＳＩに組み込まれるメガセルのためのテスト支援
装置として機能する。
メガセルテスト支援装置のハードウェア構成を示すブロ
ック図である。本メガセルテスト支援装置のハードウェ
アは、エンジニアリング・ワークステーションなどのコ
ンピュータであって、ＣＰＵ１０１、メモリ１０２、入
出力制御装置１０３、ＣＲＴディスプレイ等の表示装置
１０４、磁気ディスク装置等の外部記憶装置１０５、お
よび、マウス等の入力装置１０６から構成されている。
本メガセルテスト支援装置は、メモリ１０２に格納され
る所定のプログラムをＣＰＵ１０１が実行することによ
り、ＬＳＩに組み込まれるメガセルのためのテスト支援
装置として機能する。
【００１３】図２は、このようなメガセルテスト支援装
置における入力データおよび出力データを示す図であ
り、これらの入出力データは外部記憶装置１０５に格納
される。メガセルテスト支援装置本体２００（すなわち
ＣＰＵ１０１とメモリ１０２と入出力制御装置１０３か
ら成る部分）が外部から入力するデータとしては、メガ
セルジェネレータ用パラメタファイル（以下、単に「パ
ラメタファイル」ともいう）２０２と、テストアルゴリ
ズムのデータベース２０１に含まれるデータとがあり、
メガセルテスト支援装置本体２００が出力するデータと
しては、ＢＩＳＴ用のテストパターン発生回路およびテ
スト結果判定回路の構成をレジスタ転送レベルで記述し
たＨＤＬデータ（以下「ＢＩＳＴ用ＨＤＬデータ」とい
う）２０３と、テストパターンを発生させるコンピュー
タプログラムのコード（以下「テストパターン発生コー
ド」という）２０４と、バス幅参照ファイル２０５とが
ある。
置における入力データおよび出力データを示す図であ
り、これらの入出力データは外部記憶装置１０５に格納
される。メガセルテスト支援装置本体２００（すなわち
ＣＰＵ１０１とメモリ１０２と入出力制御装置１０３か
ら成る部分）が外部から入力するデータとしては、メガ
セルジェネレータ用パラメタファイル（以下、単に「パ
ラメタファイル」ともいう）２０２と、テストアルゴリ
ズムのデータベース２０１に含まれるデータとがあり、
メガセルテスト支援装置本体２００が出力するデータと
しては、ＢＩＳＴ用のテストパターン発生回路およびテ
スト結果判定回路の構成をレジスタ転送レベルで記述し
たＨＤＬデータ（以下「ＢＩＳＴ用ＨＤＬデータ」とい
う）２０３と、テストパターンを発生させるコンピュー
タプログラムのコード（以下「テストパターン発生コー
ド」という）２０４と、バス幅参照ファイル２０５とが
ある。
【００１４】パラメタファイル２０２は、本来は、対象
メガセルの設計データ２１１の生成に必要な各種のパラ
メタを得るためにメガセルジェネレータ２１０が読み込
むファイルであり、メガセルのタイプや、各種制御ピ
ン、アドレスバスおよびデータバスのビット幅を指定す
る情報を有している。本実施形態では、メガセルテスト
支援装置本体２００もこのパラメタファイル２０２を読
み込むが、本実施形態におけるパラメタファイル２０２
は、図４に示すように、上記情報に加えて、対象メガセ
ルのテストに使用するテストアルゴリズムを指定する識
別情報を含んでいる。
メガセルの設計データ２１１の生成に必要な各種のパラ
メタを得るためにメガセルジェネレータ２１０が読み込
むファイルであり、メガセルのタイプや、各種制御ピ
ン、アドレスバスおよびデータバスのビット幅を指定す
る情報を有している。本実施形態では、メガセルテスト
支援装置本体２００もこのパラメタファイル２０２を読
み込むが、本実施形態におけるパラメタファイル２０２
は、図４に示すように、上記情報に加えて、対象メガセ
ルのテストに使用するテストアルゴリズムを指定する識
別情報を含んでいる。
【００１５】データベース２０１は、メガセルのテスト
内容を規定する各種のテストアルゴリズムを集めたもの
である。メガセル用のテストアルゴリズムは、ＲＡＭ検
証用のマーチングパターン(MARCHING PATTERN)に代表さ
れるように拡張状態遷移図で表現できるものが多い。そ
こで本実施形態におけるデータベース２０１には、テス
トアルゴリズムを拡張状態遷移図で表現した図的データ
（以下「アルゴリズムデータ」という）が集められてい
る。ここで「拡張状態遷移図」とは、任意の状態におけ
る処理内容の記述（代入文や演算式などの記述）が可能
となるように拡張された状態遷移図である。このような
拡張状態遷移図として、例えば「オープンチャート」を
用いることができる（山田孝光、安井隆、岡善治、「機
能エントリ・ツールを用いたソーティング回路の設
計」、ＣＱ出版社、雑誌 "インターフェース"、1995年
３月号,pp.160-166 参照）。なお、このような拡張状
態遷移図は、フローチャートの一種と考えることもでき
る。
内容を規定する各種のテストアルゴリズムを集めたもの
である。メガセル用のテストアルゴリズムは、ＲＡＭ検
証用のマーチングパターン(MARCHING PATTERN)に代表さ
れるように拡張状態遷移図で表現できるものが多い。そ
こで本実施形態におけるデータベース２０１には、テス
トアルゴリズムを拡張状態遷移図で表現した図的データ
（以下「アルゴリズムデータ」という）が集められてい
る。ここで「拡張状態遷移図」とは、任意の状態におけ
る処理内容の記述（代入文や演算式などの記述）が可能
となるように拡張された状態遷移図である。このような
拡張状態遷移図として、例えば「オープンチャート」を
用いることができる（山田孝光、安井隆、岡善治、「機
能エントリ・ツールを用いたソーティング回路の設
計」、ＣＱ出版社、雑誌 "インターフェース"、1995年
３月号,pp.160-166 参照）。なお、このような拡張状
態遷移図は、フローチャートの一種と考えることもでき
る。
【００１６】データベース２０１に集めるべきメガセル
用のテストアルゴリズムとしては、例えば図４のパラメ
タファイルで指定された同期式ＲＡＭのメガセル用とし
て、マーチングパターン(Marching pattern)や、ギャロ
ッピングパターン(Gallopping pattern)、ウォーキング
パターン(Walking pattern)などのアルゴリズムがあ
り、これらはいずれも拡張状態遷移図で表現可能であ
る。これらのアルゴリズムのうちマーチングパターンの
アルゴリズムは以下の通りである。すなわち、対象メガ
セルであるＲＡＭがＮビット分のメモリセルを有する場
合、次の処理（１）〜（４）によりテストを行う。 （１）第１ビットから第Ｎビットまで順に、「０」を書
き込む。 （２）第１ビットから第Ｎビットまで順に、「０」を読
み出し、「１」を書き込んでいく。 （３）第Ｎビットから第１ビットまで順に、「１」を読
み出し、「０」を書き込んでいく。 （４）上記（１）〜（３）の処理を「０」と「１」を交
換して繰り返す。
用のテストアルゴリズムとしては、例えば図４のパラメ
タファイルで指定された同期式ＲＡＭのメガセル用とし
て、マーチングパターン(Marching pattern)や、ギャロ
ッピングパターン(Gallopping pattern)、ウォーキング
パターン(Walking pattern)などのアルゴリズムがあ
り、これらはいずれも拡張状態遷移図で表現可能であ
る。これらのアルゴリズムのうちマーチングパターンの
アルゴリズムは以下の通りである。すなわち、対象メガ
セルであるＲＡＭがＮビット分のメモリセルを有する場
合、次の処理（１）〜（４）によりテストを行う。 （１）第１ビットから第Ｎビットまで順に、「０」を書
き込む。 （２）第１ビットから第Ｎビットまで順に、「０」を読
み出し、「１」を書き込んでいく。 （３）第Ｎビットから第１ビットまで順に、「１」を読
み出し、「０」を書き込んでいく。 （４）上記（１）〜（３）の処理を「０」と「１」を交
換して繰り返す。
【００１７】図５は、上記マーチングパターンのアルゴ
リズムを、ＬＳＩ機能設計支援システム等において利用
可能な拡張状態遷移図用のエディタを用いて入力し編集
したものを示している。この図５の拡張状態遷移図にお
いて、「ＣＥ，ＷＥ」は書込命令を、「ＣＥ，ＲＥ」は
読出命令をそれぞれ表しており、「ＤＯ」は読出データ
の値を示す変数名、「ＤＩＮ」は書込データの値を示す
変数名であり、「ＡＤＤ＿ＢＵＳ＿ＷＩＤＴＨ」はアド
レスバスのビット幅を示している。
リズムを、ＬＳＩ機能設計支援システム等において利用
可能な拡張状態遷移図用のエディタを用いて入力し編集
したものを示している。この図５の拡張状態遷移図にお
いて、「ＣＥ，ＷＥ」は書込命令を、「ＣＥ，ＲＥ」は
読出命令をそれぞれ表しており、「ＤＯ」は読出データ
の値を示す変数名、「ＤＩＮ」は書込データの値を示す
変数名であり、「ＡＤＤ＿ＢＵＳ＿ＷＩＤＴＨ」はアド
レスバスのビット幅を示している。
【００１８】対象メガセルのテストに使用するアルゴリ
ズムデータは、後述のようにデータベース２０１の中か
ら抽出される。このときテストアルゴリズムの名称によ
るデータベース２０１の検索を可能とするために、本実
施形態では、図６に示すように、データベース２０１に
集められた各アルゴリズムの名称を示す文字列データを
メンバに持つ構造体をポインタでつないだリストが予め
作成され、メモリ１０２に格納されている。
ズムデータは、後述のようにデータベース２０１の中か
ら抽出される。このときテストアルゴリズムの名称によ
るデータベース２０１の検索を可能とするために、本実
施形態では、図６に示すように、データベース２０１に
集められた各アルゴリズムの名称を示す文字列データを
メンバに持つ構造体をポインタでつないだリストが予め
作成され、メモリ１０２に格納されている。
【００１９】ＢＩＳＴ用ＨＤＬデータ２０３は、ＢＩＳ
Ｔ法により対象メガセルのテストを行う場合にＬＳＩに
組み込みべきテストパターン発生回路およびテスト結果
判定回路の構成をレジスタ転送レベルで記述したＨＤＬ
データである。
Ｔ法により対象メガセルのテストを行う場合にＬＳＩに
組み込みべきテストパターン発生回路およびテスト結果
判定回路の構成をレジスタ転送レベルで記述したＨＤＬ
データである。
【００２０】テストパターン発生コード２０４は、ＭＵ
Ｘ方式により対象メガセルのテストを行う場合に使用す
るテストパターンを発生させるコンピュータプログラム
のコードである。
Ｘ方式により対象メガセルのテストを行う場合に使用す
るテストパターンを発生させるコンピュータプログラム
のコードである。
【００２１】バス幅参照ファイル２０５は、対象メガセ
ルに含まれるアドレスバスやデータバスのビット幅に対
し、ＢＩＳＴ用ＨＤＬデータ２０３およびテストパター
ン発生コード２０４を合わせ込むための情報を格納した
ファイルである。
ルに含まれるアドレスバスやデータバスのビット幅に対
し、ＢＩＳＴ用ＨＤＬデータ２０３およびテストパター
ン発生コード２０４を合わせ込むための情報を格納した
ファイルである。
【００２２】＜実施形態の動作＞図３は、本実施形態の
メガセルテスト支援装置の動作を示すフローチャートで
ある。このフローチャートを参照しつつ、メガセルテス
ト支援装置の動作について説明する。
メガセルテスト支援装置の動作を示すフローチャートで
ある。このフローチャートを参照しつつ、メガセルテス
ト支援装置の動作について説明する。
【００２３】ＬＳＩ設計者が設計対象のＬＳＩに組み込
むべきメガセル（対象メガセル）に対するパラメタファ
イル２０１を作成すると（図４参照）、メガセルテスト
支援装置は、メモリ１０２に格納された所定のプログラ
ムに基づき以下のように動作する。
むべきメガセル（対象メガセル）に対するパラメタファ
イル２０１を作成すると（図４参照）、メガセルテスト
支援装置は、メモリ１０２に格納された所定のプログラ
ムに基づき以下のように動作する。
【００２４】まずステップＳ３０１において、メガセル
ジェネレータ用のパラメタファイル２０２を読み込む。
図４は、このパラメタファイル２０２の記述内容の一例
を示している。この例では、同期式ＲＡＭがメガセルと
して作成されることを示しており、アドレスバスのビッ
ト幅として３２が、データバスのビット幅として１６が
それぞれ指定されている他に、そのメガセルに対するテ
ストアルゴリズムとして「MARCHING PATTERN」が指定さ
れている。
ジェネレータ用のパラメタファイル２０２を読み込む。
図４は、このパラメタファイル２０２の記述内容の一例
を示している。この例では、同期式ＲＡＭがメガセルと
して作成されることを示しており、アドレスバスのビッ
ト幅として３２が、データバスのビット幅として１６が
それぞれ指定されている他に、そのメガセルに対するテ
ストアルゴリズムとして「MARCHING PATTERN」が指定さ
れている。
【００２５】次にステップＳ３０２において、テストア
ルゴリズムのデータベース２０１の中から、対象メガセ
ルのテストに使用するアルゴリズムを記述した拡張状態
遷移図データ（アルゴリズムデータ）を読み込む。対象
メガセルのテストに使用するアルゴリズムは、予め、デ
ータベース２０１の中からＬＳＩ設計者によって選択さ
れ、選択されたテストアルゴリズムの名称が前述のよう
にパラメタファイル２０２に記述されている（図４参
照）。このステップＳ３０２では、ここで指定されたア
ルゴリズムの名称に基づいてデータベース２０１を検索
し、対象メガセルのテストに使用するアルゴリズムデー
タを抽出する。このときのデータベース２０１の検索に
は、メモリ１０２に格納された前述のリスト（図６）が
利用される。
ルゴリズムのデータベース２０１の中から、対象メガセ
ルのテストに使用するアルゴリズムを記述した拡張状態
遷移図データ（アルゴリズムデータ）を読み込む。対象
メガセルのテストに使用するアルゴリズムは、予め、デ
ータベース２０１の中からＬＳＩ設計者によって選択さ
れ、選択されたテストアルゴリズムの名称が前述のよう
にパラメタファイル２０２に記述されている（図４参
照）。このステップＳ３０２では、ここで指定されたア
ルゴリズムの名称に基づいてデータベース２０１を検索
し、対象メガセルのテストに使用するアルゴリズムデー
タを抽出する。このときのデータベース２０１の検索に
は、メモリ１０２に格納された前述のリスト（図６）が
利用される。
【００２６】上記のようにしてデータベース２０１から
アルゴリズムデータを抽出した後は、ステップＳ３０３
において、アドレスバスおよびデータバスのビット幅の
合わせ込みのために使用されるバス幅参照ファイル２０
５を作成する。このバス幅参照ファイル２０５は、パラ
メタファイル２０２で指定されたアドレスバスおよびデ
ータバスのビット幅を用いて２個作成される。この２個
のファイルのうち、一方は、後のステップＳ３０４で生
成されるＢＩＳＴ用ＨＤＬデータ２０３において参照さ
れ、他方は、後のステップＳ３０５で生成されるテスト
パターン発生コード２０４において参照される。図７
は、図４のパラメタファイルで指定されたビット幅に対
応するバス幅参照ファイル２０５を示すものであり、図
７（ａ）はＢＩＳＴ用ＨＤＬデータ２０で参照されるフ
ァイルの内容を示し、図７（ｂ）はテストパターン発生
コード２０４で参照されるファイルの内容を示してい
る。これらのバス幅参照ファイルは、アドレスバスのビ
ット幅を示す「ＡＤＤ＿ＢＵＳ＿ＷＩＤＴＨ」およびデ
ータバスのビット幅を示す「ＤＡＴＡ＿ＢＵＳ＿ＷＩＤ
ＴＨ」に対しマクロ定義を行っている。
アルゴリズムデータを抽出した後は、ステップＳ３０３
において、アドレスバスおよびデータバスのビット幅の
合わせ込みのために使用されるバス幅参照ファイル２０
５を作成する。このバス幅参照ファイル２０５は、パラ
メタファイル２０２で指定されたアドレスバスおよびデ
ータバスのビット幅を用いて２個作成される。この２個
のファイルのうち、一方は、後のステップＳ３０４で生
成されるＢＩＳＴ用ＨＤＬデータ２０３において参照さ
れ、他方は、後のステップＳ３０５で生成されるテスト
パターン発生コード２０４において参照される。図７
は、図４のパラメタファイルで指定されたビット幅に対
応するバス幅参照ファイル２０５を示すものであり、図
７（ａ）はＢＩＳＴ用ＨＤＬデータ２０で参照されるフ
ァイルの内容を示し、図７（ｂ）はテストパターン発生
コード２０４で参照されるファイルの内容を示してい
る。これらのバス幅参照ファイルは、アドレスバスのビ
ット幅を示す「ＡＤＤ＿ＢＵＳ＿ＷＩＤＴＨ」およびデ
ータバスのビット幅を示す「ＤＡＴＡ＿ＢＵＳ＿ＷＩＤ
ＴＨ」に対しマクロ定義を行っている。
【００２７】次のステップＳ３０４では、アルゴリズム
データからＢＩＳＴ用ＨＤＬデータ２０３を生成する。
すなわち、ステップＳ３０２において抽出されたアルゴ
リズムデータで表現されるアルゴリズムにしたがってＢ
ＩＳＴ法によるテストを行うためのテストパターン発生
回路およびテスト結果判定回路のＨＤＬデータを生成す
る。このＢＩＳＴ用ＨＤＬデータ２０３の生成は、拡張
状態遷移図データから論理合成可能なレジスタ転送レベ
ルのＨＤＬデータを変換する公知の技術により容易に行
うことができる。すなわち、例えば特開平３−４１５６
７号公報において、状態遷移図および機能図（両図を合
わせたものが上記拡張状態遷移図に相当する）をＣＡＤ
(Computer Aided Design)データとして対話形式でデー
タベース登録し、このデータベースより対応するハード
ウェア記述言語に変換してファイル出力する状態遷移図
設計システムが開示されており、このシステムにおける
技術を利用することにより、ＢＩＳＴ用ＨＤＬデータ２
０３を生成することができる。
データからＢＩＳＴ用ＨＤＬデータ２０３を生成する。
すなわち、ステップＳ３０２において抽出されたアルゴ
リズムデータで表現されるアルゴリズムにしたがってＢ
ＩＳＴ法によるテストを行うためのテストパターン発生
回路およびテスト結果判定回路のＨＤＬデータを生成す
る。このＢＩＳＴ用ＨＤＬデータ２０３の生成は、拡張
状態遷移図データから論理合成可能なレジスタ転送レベ
ルのＨＤＬデータを変換する公知の技術により容易に行
うことができる。すなわち、例えば特開平３−４１５６
７号公報において、状態遷移図および機能図（両図を合
わせたものが上記拡張状態遷移図に相当する）をＣＡＤ
(Computer Aided Design)データとして対話形式でデー
タベース登録し、このデータベースより対応するハード
ウェア記述言語に変換してファイル出力する状態遷移図
設計システムが開示されており、このシステムにおける
技術を利用することにより、ＢＩＳＴ用ＨＤＬデータ２
０３を生成することができる。
【００２８】このステップＳ３０４で生成されるＢＩＳ
Ｔ用ＨＤＬデータ２０３には図７（ａ）に示したバス幅
参照ファイルを参照する記述データが含まれ、これによ
り、パラメタファイル２０２で指定されたバスのビット
幅に対するＢＩＳＴ用ＨＤＬデータ２０３の合わせ込み
が行われる。
Ｔ用ＨＤＬデータ２０３には図７（ａ）に示したバス幅
参照ファイルを参照する記述データが含まれ、これによ
り、パラメタファイル２０２で指定されたバスのビット
幅に対するＢＩＳＴ用ＨＤＬデータ２０３の合わせ込み
が行われる。
【００２９】パラメタファイル２０２が図４に示す内容
の場合には、このステップＳ３０４において、ＢＩＳＴ
用ＨＤＬデータ２０３として図８に示すようなデータが
生成される。図８のＨＤＬデータは、ハードウェア記述
言語としてVerilog-ＨＤＬを使用し、図５に示したマー
チングパターンのアルゴリズムにしたがってＢＩＳＴ法
により対象メガセルのテストを行うためのテストパター
ン発生回路およびテスト結果判定回路の構成をレジスタ
転送レベルで記述したものである。この図８のＨＤＬデ
ータにおける１行目の'include命令８０１が前述の図７
（ａ）のバス参照ファイルを参照させる命令であり、こ
れにより、ＢＩＳＴ用ＨＤＬデータ２０３における「Ａ
ＤＤ＿ＢＵＳ＿ＷＩＤＴＨ」および「ＤＡＴＡ＿ＢＵＳ
＿ＷＩＤＴＨ」に、図４のパラメタファイルで指定され
た値が与えられる（バスのビット幅の合わせ込み）。
の場合には、このステップＳ３０４において、ＢＩＳＴ
用ＨＤＬデータ２０３として図８に示すようなデータが
生成される。図８のＨＤＬデータは、ハードウェア記述
言語としてVerilog-ＨＤＬを使用し、図５に示したマー
チングパターンのアルゴリズムにしたがってＢＩＳＴ法
により対象メガセルのテストを行うためのテストパター
ン発生回路およびテスト結果判定回路の構成をレジスタ
転送レベルで記述したものである。この図８のＨＤＬデ
ータにおける１行目の'include命令８０１が前述の図７
（ａ）のバス参照ファイルを参照させる命令であり、こ
れにより、ＢＩＳＴ用ＨＤＬデータ２０３における「Ａ
ＤＤ＿ＢＵＳ＿ＷＩＤＴＨ」および「ＤＡＴＡ＿ＢＵＳ
＿ＷＩＤＴＨ」に、図４のパラメタファイルで指定され
た値が与えられる（バスのビット幅の合わせ込み）。
【００３０】上記のようなＢＩＳＴ用ＨＤＬデータ２０
３を生成した後、ステップＳ３０５において、ステップ
Ｓ３０２で抽出されたアルゴリズムデータに対応するテ
ストパターン発生コード２０４を生成する。このテスト
パターン発生コード２０４生成は、拡張状態遷移図デー
タから論理合成可能なレジスタ転送レベルのＨＤＬデー
タを変換する前述の公知の技術（例えば特開平３−４１
５６７号公報参照）において変換先のフォーマットをＨ
ＤＬから所定のプログラミング言語に変更することによ
り、行うことができる。このようにして生成されるテス
トパターン発生コード２０４は所定のプログラミング言
語で記述されたコンピュータプログラムであり、これを
コンピュータでコンパイルして実行することにより、対
象メガセルに対するテストパターンを発生させることが
できる。
３を生成した後、ステップＳ３０５において、ステップ
Ｓ３０２で抽出されたアルゴリズムデータに対応するテ
ストパターン発生コード２０４を生成する。このテスト
パターン発生コード２０４生成は、拡張状態遷移図デー
タから論理合成可能なレジスタ転送レベルのＨＤＬデー
タを変換する前述の公知の技術（例えば特開平３−４１
５６７号公報参照）において変換先のフォーマットをＨ
ＤＬから所定のプログラミング言語に変更することによ
り、行うことができる。このようにして生成されるテス
トパターン発生コード２０４は所定のプログラミング言
語で記述されたコンピュータプログラムであり、これを
コンピュータでコンパイルして実行することにより、対
象メガセルに対するテストパターンを発生させることが
できる。
【００３１】このステップＳ３０５で生成されるテスト
パターン生成コード２０４には図７（ｂ）に示したバス
幅参照ファイルを参照するコードが含まれ、これによ
り、パラメタファイル２０２で指定されたバスのビット
幅に対するテストパターン発生コード２０４の合わせ込
みが行われる。
パターン生成コード２０４には図７（ｂ）に示したバス
幅参照ファイルを参照するコードが含まれ、これによ
り、パラメタファイル２０２で指定されたバスのビット
幅に対するテストパターン発生コード２０４の合わせ込
みが行われる。
【００３２】パラメタファイルが図４に示す内容の場合
には、このステップＳ３０５において、テストパターン
発生コード２０４として図９に示すようなコードが生成
される。図９のコードは、図５に示したマーチングパタ
ーンのアルゴリズムにしたがってＭＵＸ方式テスト法に
より対象メガセルのテストを行うためのテストパターン
を発生させるコンピュータプログラムをＣ言語で記述し
たものである。この図９のコンピュータプログラムにお
ける１行目の#include命令８０２が前述の図（ｂ）のバ
ス参照ファイルを参照させる命令であり、これにより、
テストパターン発生コード２０４における「ＡＤＤ＿Ｂ
ＵＳ＿ＷＩＤＴＨ」および「ＤＡＴＡ＿ＢＵＳ＿ＷＩＤ
ＴＨ」に、図４のパラメタファイルで指定された値が与
えられる（バスのビット幅の合わせ込み）。
には、このステップＳ３０５において、テストパターン
発生コード２０４として図９に示すようなコードが生成
される。図９のコードは、図５に示したマーチングパタ
ーンのアルゴリズムにしたがってＭＵＸ方式テスト法に
より対象メガセルのテストを行うためのテストパターン
を発生させるコンピュータプログラムをＣ言語で記述し
たものである。この図９のコンピュータプログラムにお
ける１行目の#include命令８０２が前述の図（ｂ）のバ
ス参照ファイルを参照させる命令であり、これにより、
テストパターン発生コード２０４における「ＡＤＤ＿Ｂ
ＵＳ＿ＷＩＤＴＨ」および「ＤＡＴＡ＿ＢＵＳ＿ＷＩＤ
ＴＨ」に、図４のパラメタファイルで指定された値が与
えられる（バスのビット幅の合わせ込み）。
【００３３】上記のようなテストパターン発生コード２
０４が生成されると、一つの対象メガセルに対するメガ
セルテスト支援装置の動作が終了する。
０４が生成されると、一つの対象メガセルに対するメガ
セルテスト支援装置の動作が終了する。
【００３４】＜実施形態の効果＞上記実施形態によれ
ば、パラメタファイル２０２での指定に基づき、メガセ
ル用のテストアルゴリズムが集められたデータベース２
０１から対象メガセルに対するテストアルゴリズムを示
すデータが抽出されると共に（図３のステップＳ３０
２）、そのメガセルのアドレスバスおよびデータバスの
ビット幅を示すバス幅参照ファイル２０５が生成され
る。そして、抽出されたアルゴリズムのデータおよび生
成されたバス幅参照ファイル２０５を用いて、パラメタ
ファイル２０２での指定に対応するＢＩＳＴ用ＨＤＬデ
ータ２０３（テストパターン発生回路およびテスト結果
判定回路の構成をレジスタ転送レベルで記述したＨＤＬ
データ）が生成される（図３のステップＳ３０４）。し
たがって、ＬＳＩ設計者は、対象メガセルに対応するパ
ラメタファイル２０２を用意すればよく、そのメガセル
用のテストパターン発生回路等の設計のためにＨＤＬを
習得する必要はない。しかも、メガセルジェネレータに
よってテストパターン発生回路等のＨＤＬデータを生成
していた従来の場合とは異なり、パラメタファイル２０
２を修正することにより設計者によるテストパターンの
変更が可能となり設計の自由度が増大する。
ば、パラメタファイル２０２での指定に基づき、メガセ
ル用のテストアルゴリズムが集められたデータベース２
０１から対象メガセルに対するテストアルゴリズムを示
すデータが抽出されると共に（図３のステップＳ３０
２）、そのメガセルのアドレスバスおよびデータバスの
ビット幅を示すバス幅参照ファイル２０５が生成され
る。そして、抽出されたアルゴリズムのデータおよび生
成されたバス幅参照ファイル２０５を用いて、パラメタ
ファイル２０２での指定に対応するＢＩＳＴ用ＨＤＬデ
ータ２０３（テストパターン発生回路およびテスト結果
判定回路の構成をレジスタ転送レベルで記述したＨＤＬ
データ）が生成される（図３のステップＳ３０４）。し
たがって、ＬＳＩ設計者は、対象メガセルに対応するパ
ラメタファイル２０２を用意すればよく、そのメガセル
用のテストパターン発生回路等の設計のためにＨＤＬを
習得する必要はない。しかも、メガセルジェネレータに
よってテストパターン発生回路等のＨＤＬデータを生成
していた従来の場合とは異なり、パラメタファイル２０
２を修正することにより設計者によるテストパターンの
変更が可能となり設計の自由度が増大する。
【００３５】また本実施形態によれば、データベース２
０１から選択されたアルゴリズムに対して、ＢＩＳＴ用
ＨＤＬデータ２０３と共にテストパターン発生コード２
０４の生成され（図２、図３のＳ３０５参照）、そのテ
ストパターン発生コード２０４をコンパイルして実行す
ることにより、テストパターンを発生させ、ＭＵＸ方式
テスト法を採用した場合のテスト時間を見積もることが
できる。一方、ＢＩＳＴ用ＨＤＬデータ２０３はレジス
タ転送レベルのＨＤＬデータであり、このデータを用い
て既存の論理合成ツールによりテストパターン発生回路
等の論理合成後のゲート数（これはＢＩＳＴ法採用によ
るチップ面積の増加量に相当する）を得ることができ
る。したがって、上記テスト時間の見積もりとテストパ
ターン発生回路等の論理合成後のゲート数とに基づき、
メガセルのテストにおいてＢＩＳＴ法とＭＵＸ方式テス
ト法のうちいずれを採用するかを設計の早い段階で決定
することができる。
０１から選択されたアルゴリズムに対して、ＢＩＳＴ用
ＨＤＬデータ２０３と共にテストパターン発生コード２
０４の生成され（図２、図３のＳ３０５参照）、そのテ
ストパターン発生コード２０４をコンパイルして実行す
ることにより、テストパターンを発生させ、ＭＵＸ方式
テスト法を採用した場合のテスト時間を見積もることが
できる。一方、ＢＩＳＴ用ＨＤＬデータ２０３はレジス
タ転送レベルのＨＤＬデータであり、このデータを用い
て既存の論理合成ツールによりテストパターン発生回路
等の論理合成後のゲート数（これはＢＩＳＴ法採用によ
るチップ面積の増加量に相当する）を得ることができ
る。したがって、上記テスト時間の見積もりとテストパ
ターン発生回路等の論理合成後のゲート数とに基づき、
メガセルのテストにおいてＢＩＳＴ法とＭＵＸ方式テス
ト法のうちいずれを採用するかを設計の早い段階で決定
することができる。
【００３６】さらに上記実施形態によれば、データベー
ス２０１として蓄積すべきアルゴリズムを示すデータは
拡張状態遷移図によりテストアルゴリズムを図的に表現
するものであるため（図５参照）、テストアルゴリズム
の規定するテスト内容を容易に理解することができる。
これにより、テストアルゴリズムをデータベースとして
蓄積するのが容易になるとともに、対象メガセルのテス
トに使用すべき適切なテストアルゴリズムをデータベー
スの中から容易に選択できるようになり、テストパター
ン作成の作業効率が向上する。
ス２０１として蓄積すべきアルゴリズムを示すデータは
拡張状態遷移図によりテストアルゴリズムを図的に表現
するものであるため（図５参照）、テストアルゴリズム
の規定するテスト内容を容易に理解することができる。
これにより、テストアルゴリズムをデータベースとして
蓄積するのが容易になるとともに、対象メガセルのテス
トに使用すべき適切なテストアルゴリズムをデータベー
スの中から容易に選択できるようになり、テストパター
ン作成の作業効率が向上する。
【図１】 本発明の一実施形態であるメガセルテスト支
援装置のハードウェア構成を示すブロック図。
援装置のハードウェア構成を示すブロック図。
【図２】 上記実施形態のメガセルテスト支援装置にお
ける入力データと出力データを示す図。
ける入力データと出力データを示す図。
【図３】 上記実施形態のメガセルテスト支援装置の動
作を示すフローチャート。
作を示すフローチャート。
【図４】 上記実施形態のメガセルテスト支援装置が読
み込むパラメタファイルの内容の一例を示す図。
み込むパラメタファイルの内容の一例を示す図。
【図５】 メガセルのテストアルゴリズムの一例である
マーチングパターンのアルゴリズムを示す拡張状態遷移
図。
マーチングパターンのアルゴリズムを示す拡張状態遷移
図。
【図６】 上記実施形態のデータベースにおいてテスト
アルゴリズムを検索するためにメモリ内に作成されるリ
ストの構成を示す図。
アルゴリズムを検索するためにメモリ内に作成されるリ
ストの構成を示す図。
【図７】 上記実施形態のメガセルテスト支援装置によ
って生成されるバス幅参照ファイルの内容の一例を示す
図。
って生成されるバス幅参照ファイルの内容の一例を示す
図。
【図８】 上記実施形態のメガセルテスト支援装置によ
って生成されるＢＩＳＴ用ＨＤＬデータの一例を示す
図。
って生成されるＢＩＳＴ用ＨＤＬデータの一例を示す
図。
【図９】 上記実施形態のメガセルテスト支援装置によ
って生成されるテストパターン発生コードの一例を示す
図。
って生成されるテストパターン発生コードの一例を示す
図。
【図１０】 ＢＩＳＴ法を採用した場合のＬＳＩの構成
を示すブロック図。
を示すブロック図。
【図１１】 ＭＵＸ方式テスト法を採用した場合のＬＳ
Ｉの構成を示すブロック図。
Ｉの構成を示すブロック図。
１０１ …ＣＰＵ １０２ …メモリ １０５ …外部記憶装置 ２００ …メガセルテスト支援装置本体 ２０１ …テストアルゴリズムのデータベース ２０２ …メガセルジェネレータ用パラメタファイル ２０３ …ＢＩＳＴ用ＨＤＬデータ ２０４ …テストパターン発生コード ２０５ …バス幅参照ファイル
Claims (2)
- 【請求項１】 集積回路を構成するメガセルのテストを
容易にするためのメガセルテスト支援装置であって、 前記メガセルのテスト内容を規定する各種のテストアル
ゴリズムを任意状態における処理内容の記述が可能であ
るように拡張された状態遷移図により表現した図的デー
タを集めて成るデータベースを格納する記憶手段と、 前記メガセルにおけるバスのビット幅および前記メガセ
ルのテストに使用するテストアルゴリズムを指定する識
別情報を含むメガセルジェネレータ用パラメタファイル
を読み込む読込手段と、 前記パラメタファイルによって指定されたテストアルゴ
リズムを表現する図的データを前記データベースより抽
出する抽出手段と、 抽出手段によって抽出された図的データの内容を前記パ
ラメタファイルで指定されたバスのビット幅に合わせ込
みつつ、該図的データで表現されるテストアルゴリズム
にしたがって前記メガセルに対し組み込み自己テストを
行うためのテストパターン発生回路およびテスト結果判
定回路のレジスタ転送レベルでの構成をハードウェア記
述言語により記述したハードウェア記述データを生成す
るハードウェア記述生成手段と、を備えることを特徴と
するメガセルテスト支援装置。 - 【請求項２】 請求項１に記載のメガセルテスト支援装
置において、 前記抽出手段によって抽出された図的データの内容を前
記パラメタファイルで指定された前記ビット幅に合わせ
込みつつ、該図的データで表現されるアルゴリズムにし
たがって前記メガセルに対するテストパターンを発生さ
せるコンピュータプログラムのコードを生成するコード
生成手段を更に備えることを特徴とするメガセルテスト
支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25277296A JP3616212B2 (ja) | 1996-09-25 | 1996-09-25 | メガセルテスト支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25277296A JP3616212B2 (ja) | 1996-09-25 | 1996-09-25 | メガセルテスト支援装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10105582A true JPH10105582A (ja) | 1998-04-24 |
| JP3616212B2 JP3616212B2 (ja) | 2005-02-02 |
Family
ID=17242087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25277296A Expired - Fee Related JP3616212B2 (ja) | 1996-09-25 | 1996-09-25 | メガセルテスト支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3616212B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1129415A1 (en) * | 1998-08-21 | 2001-09-05 | Credence Systems Corporation | Automatic generation of user definable memory bist circuitry |
| JP2017533491A (ja) * | 2014-08-22 | 2017-11-09 | セインチップス テクノロジー カンパニーリミテッド | 情報処理方法、装置及びコンピュータ記憶媒体 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5117170B2 (ja) | 2007-11-20 | 2013-01-09 | 株式会社リコー | 回路設計支援装置、回路設計支援方法、回路設計支援プログラム及び記録媒体 |
-
1996
- 1996-09-25 JP JP25277296A patent/JP3616212B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1129415A1 (en) * | 1998-08-21 | 2001-09-05 | Credence Systems Corporation | Automatic generation of user definable memory bist circuitry |
| EP1129415A4 (en) * | 1998-08-21 | 2003-08-06 | Credence Systems Corp | AUTOMATIC GENERATION OF USER-DEFINABLE MEMORY BIST CIRCUITS |
| JP2017533491A (ja) * | 2014-08-22 | 2017-11-09 | セインチップス テクノロジー カンパニーリミテッド | 情報処理方法、装置及びコンピュータ記憶媒体 |
| US10354031B2 (en) | 2014-08-22 | 2019-07-16 | Sanechips Technology Co., Ltd. | Information processing by interpenetrating signal transmission channel in design for testability of chip |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3616212B2 (ja) | 2005-02-02 |
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