JPH1048300A - 個別テストプログラム作成方式 - Google Patents
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- JPH1048300A JPH1048300A JP8220398A JP22039896A JPH1048300A JP H1048300 A JPH1048300 A JP H1048300A JP 8220398 A JP8220398 A JP 8220398A JP 22039896 A JP22039896 A JP 22039896A JP H1048300 A JPH1048300 A JP H1048300A
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- 238000000034 method Methods 0.000 claims description 26
- 238000013461 design Methods 0.000 claims description 10
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- 238000006243 chemical reaction Methods 0.000 claims description 2
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- 238000004364 calculation method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000284 extract Substances 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
- G01R31/318307—Generation of test inputs, e.g. test vectors, patterns or sequences computer-aided, e.g. automatic test program generator [ATPG], program translations, test program debugging
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
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- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】個別テストプログラムを自動作成するととも
に、テストするパターンオブジェクトのメモリ容量の合
計を算出しテストの可否を判断する方式の提供。 【解決手段】ＬＳＩの回路情報、テスト対象のマクロ情
報、プログラムひな形、ライブラリを入力し、テスト対
象のテスタピン情報、強化電源・強化グランド情報、テ
ストパターンとオブジェクトの対応、クロックの種別、
動作率、消費電力、テストピンの信号レベル、スキャン
設計時にはスキャンパス長、スキャンパスの切り替える
アドレス情報を加え、更に内蔵メモリを有する時メモリ
マクロの配置位置情報、リードデータ数、リードデータ
の配線長に合わせて、パターンオブジェクトの総容量と
テスタのメモリ容量を比較しテスト可能であれば、各情
報を個別テストプログラムのひな形に挿入する。
に、テストするパターンオブジェクトのメモリ容量の合
計を算出しテストの可否を判断する方式の提供。 【解決手段】ＬＳＩの回路情報、テスト対象のマクロ情
報、プログラムひな形、ライブラリを入力し、テスト対
象のテスタピン情報、強化電源・強化グランド情報、テ
ストパターンとオブジェクトの対応、クロックの種別、
動作率、消費電力、テストピンの信号レベル、スキャン
設計時にはスキャンパス長、スキャンパスの切り替える
アドレス情報を加え、更に内蔵メモリを有する時メモリ
マクロの配置位置情報、リードデータ数、リードデータ
の配線長に合わせて、パターンオブジェクトの総容量と
テスタのメモリ容量を比較しテスト可能であれば、各情
報を個別テストプログラムのひな形に挿入する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
テスト方法に関し、大規模集積回路のためのテスト
（「ＬＳＩテスト」という）における個別テストプログ
ラム作成方式に関する。
テスト方法に関し、大規模集積回路のためのテスト
（「ＬＳＩテスト」という）における個別テストプログ
ラム作成方式に関する。
【０００２】
【従来の技術】被試験デバイスであるＬＳＩをテスタ等
でテストするためのテストプログラムを作成する際、テ
ストプログラムは、一般に、被試験ＬＳＩの種別に関す
る情報を全て人手で作成されている。なお、例えば特開
昭６３−２６５８０号公報、あるいは特開平６−７５８
２１号公報には、テストの専用装置にテストプログラム
を予め格納して、被検査ＬＳＩに応じてテスト要素を取
り出し、効率的にＬＳＩ毎のテストプログラムを作成す
る方法が提案されている。
でテストするためのテストプログラムを作成する際、テ
ストプログラムは、一般に、被試験ＬＳＩの種別に関す
る情報を全て人手で作成されている。なお、例えば特開
昭６３−２６５８０号公報、あるいは特開平６−７５８
２１号公報には、テストの専用装置にテストプログラム
を予め格納して、被検査ＬＳＩに応じてテスト要素を取
り出し、効率的にＬＳＩ毎のテストプログラムを作成す
る方法が提案されている。
【０００３】テストプログラムを人手で作成する場合、
テスト対象のマクロ毎にテスタのピン番と対応させて抽
出して、テストプログラムのひな形の対応する部分に埋
め込むことにより、テストプログラムの作成を行う方式
が用いられているが、ＬＳＩの大規模化、複雑化に伴い
テスト項目、テストパターンの本数、スキャン経路数が
増え、スキャンパス長情報、スキャンパス切り替え情
報、ＬＳＩの動作率情報、メモリ情報、消費電力情報、
クロック種別の情報、信号レベル情報を強化電源・強化
グランド情報等の新しいテスト項目が必要となってくる
と、これらの情報も人手で作成して、テストプログラム
のひな形に埋め込んでいた。
テスト対象のマクロ毎にテスタのピン番と対応させて抽
出して、テストプログラムのひな形の対応する部分に埋
め込むことにより、テストプログラムの作成を行う方式
が用いられているが、ＬＳＩの大規模化、複雑化に伴い
テスト項目、テストパターンの本数、スキャン経路数が
増え、スキャンパス長情報、スキャンパス切り替え情
報、ＬＳＩの動作率情報、メモリ情報、消費電力情報、
クロック種別の情報、信号レベル情報を強化電源・強化
グランド情報等の新しいテスト項目が必要となってくる
と、これらの情報も人手で作成して、テストプログラム
のひな形に埋め込んでいた。
【０００４】
【発明が解決しようとする課題】前述した従来のテスト
プログラム作成方式においては、ＬＳＩの大規模化、複
雑化に伴いテストパターン数も増大するため、テストプ
ログラムで認識できるアドレスをオーバすることがあ
り、アドレスを減らすために、テストパターンの本数や
パターン数を削減するというような作業が必要とされ、
プログラム開発効率が悪いという問題点を有している。
プログラム作成方式においては、ＬＳＩの大規模化、複
雑化に伴いテストパターン数も増大するため、テストプ
ログラムで認識できるアドレスをオーバすることがあ
り、アドレスを減らすために、テストパターンの本数や
パターン数を削減するというような作業が必要とされ、
プログラム開発効率が悪いという問題点を有している。
【０００５】また、従来のテストプログラム作成方式に
おいては、テストパターンもＬＳＩの各サブブロック
毎、テスト項目に作成されることが多く、テストパター
ンの本数も増大し、テスト時において、これら複数本の
全テストパターンをまとめて１本のパターンオブジェク
トに変換される場合があり、この場合、ＬＳＩテスト時
に、その１本のパターンオブジェクトでＮＧ（フェイ
ル）となった場合の不正箇所のパターンが何であるか、
またどのようなテスト項目で不正になったかを特定する
のには、時間を要するという問題点を有している。
おいては、テストパターンもＬＳＩの各サブブロック
毎、テスト項目に作成されることが多く、テストパター
ンの本数も増大し、テスト時において、これら複数本の
全テストパターンをまとめて１本のパターンオブジェク
トに変換される場合があり、この場合、ＬＳＩテスト時
に、その１本のパターンオブジェクトでＮＧ（フェイ
ル）となった場合の不正箇所のパターンが何であるか、
またどのようなテスト項目で不正になったかを特定する
のには、時間を要するという問題点を有している。
【０００６】さらに、従来のテストプログラム作成方式
においては、テストプログラムに組み込むメモリ情報と
しては、メモリマクロの配置位置、リードデータ数、リ
ードデータの出力負荷等の情報を入れているが、メモリ
のマクロ名、配置位置、各マクロのリードデータピン名
については、いずれも設計制約で固定とすることでネッ
トリストから取り出していた。一方、リードデータの出
力負荷の情報は、遅延解析等により、リードデータの配
線長と規定値で計算し、出力された値をメモリのマクロ
名、各マクロのリードデータピンの順を考慮し、作成す
る必要があり、このためリードデータの出力負荷の作成
は、非常に手間を要していた。
においては、テストプログラムに組み込むメモリ情報と
しては、メモリマクロの配置位置、リードデータ数、リ
ードデータの出力負荷等の情報を入れているが、メモリ
のマクロ名、配置位置、各マクロのリードデータピン名
については、いずれも設計制約で固定とすることでネッ
トリストから取り出していた。一方、リードデータの出
力負荷の情報は、遅延解析等により、リードデータの配
線長と規定値で計算し、出力された値をメモリのマクロ
名、各マクロのリードデータピンの順を考慮し、作成す
る必要があり、このためリードデータの出力負荷の作成
は、非常に手間を要していた。
【０００７】そして、近時のＬＳＩの大規模化及び複雑
化に伴い、スキャンパス長情報、動作率情報、メモリ情
報、消費電力情報、クロック種別の情報、スキャンパス
切り替え情報、端子信号レベル情報とＬＳＩテストに用
いる情報もテストする上で必要な情報となるが、これら
は全て別々のパラメータから算出されており、テストプ
ログラムに組み込む効率的な手法がなかった。
化に伴い、スキャンパス長情報、動作率情報、メモリ情
報、消費電力情報、クロック種別の情報、スキャンパス
切り替え情報、端子信号レベル情報とＬＳＩテストに用
いる情報もテストする上で必要な情報となるが、これら
は全て別々のパラメータから算出されており、テストプ
ログラムに組み込む効率的な手法がなかった。
【０００８】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、個別テストプログ
ラムを自動作成するとともに、テストするパターンオブ
ジェクトのメモリ容量の合計を算出し、テストの可否を
自動で判断する方式を提供することにある。
なされたものであって、その目的は、個別テストプログ
ラムを自動作成するとともに、テストするパターンオブ
ジェクトのメモリ容量の合計を算出し、テストの可否を
自動で判断する方式を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明のテストプログラム作成方式は、被試験ＬＳ
Ｉに対して、ＬＳＩ毎に個別に作成するテストプログラ
ム（以下「個別テストプログラム」という）において、
回路情報、テスト対象マクロ情報、個別テストプログラ
ムひな形、及びライブラリを入力して、論理ピンとＬＳ
Ｉテスタのピン番号との対応情報を示したピン対応情報
を作成するピン対応情報作成手段と、ネットリストとピ
ン対応情報とテスト項目毎のマクロが記述されているテ
スト対象マクロ情報から、テスト項目毎にＬＳＩテスタ
のピン番号を抽出するテスト対象ピン抽出手段と、強化
電源・強化グランドピンをＬＳＩテスタのピン番号に変
換する強化電源・強化グランドピン情報作成手段と、パ
ターンオブジェクトに対して変換する前のテストパター
ンとのパターンアドレスの対応を求めるパターンアドレ
ス対応手段と、ライブラリを用いてネットリストからク
ロックの種類を求めるクロック種類抽出手段と、ＬＳＩ
の各パターンの動作率を求める動作率情報作成手段と、
ＬＳＩの消費電力を求める消費電力情報作成手段と、ラ
イブラリを用いて、テスト対象に抽出されたピンの信号
レベルを求める信号レベル情報作成手段と、ＬＳＩテス
ト時に用いられるパターンオブジェクトの総容量を求め
て、ＬＳＩテスタのメモリ容量と比較して、テスト可能
か否かを判定するテスト可否判定手段と、前記個別テス
トプログラムのひな形に、テスト対象ピン、強化電源・
強化グランドピン情報、パターンオブジェクトのアドレ
ス対応情報、クロックの種類、及び動作率情報の各情報
を埋め込み個別テストプログラムを作成する個別テスト
プログラム作成手段と、を含むことを特徴とする。
め、本発明のテストプログラム作成方式は、被試験ＬＳ
Ｉに対して、ＬＳＩ毎に個別に作成するテストプログラ
ム（以下「個別テストプログラム」という）において、
回路情報、テスト対象マクロ情報、個別テストプログラ
ムひな形、及びライブラリを入力して、論理ピンとＬＳ
Ｉテスタのピン番号との対応情報を示したピン対応情報
を作成するピン対応情報作成手段と、ネットリストとピ
ン対応情報とテスト項目毎のマクロが記述されているテ
スト対象マクロ情報から、テスト項目毎にＬＳＩテスタ
のピン番号を抽出するテスト対象ピン抽出手段と、強化
電源・強化グランドピンをＬＳＩテスタのピン番号に変
換する強化電源・強化グランドピン情報作成手段と、パ
ターンオブジェクトに対して変換する前のテストパター
ンとのパターンアドレスの対応を求めるパターンアドレ
ス対応手段と、ライブラリを用いてネットリストからク
ロックの種類を求めるクロック種類抽出手段と、ＬＳＩ
の各パターンの動作率を求める動作率情報作成手段と、
ＬＳＩの消費電力を求める消費電力情報作成手段と、ラ
イブラリを用いて、テスト対象に抽出されたピンの信号
レベルを求める信号レベル情報作成手段と、ＬＳＩテス
ト時に用いられるパターンオブジェクトの総容量を求め
て、ＬＳＩテスタのメモリ容量と比較して、テスト可能
か否かを判定するテスト可否判定手段と、前記個別テス
トプログラムのひな形に、テスト対象ピン、強化電源・
強化グランドピン情報、パターンオブジェクトのアドレ
ス対応情報、クロックの種類、及び動作率情報の各情報
を埋め込み個別テストプログラムを作成する個別テスト
プログラム作成手段と、を含むことを特徴とする。
【００１０】また、本発明は、スキャンパス設計を有す
るＬＳＩに対して、スキャン経路毎のスキャンビット数
を算出するスキャンパスビット長算出手段と、パターン
オブジェクトのスキャンパス切り替えアドレスを出力す
るスキャンパス切り替えアドレス出力手段と、を備え、
前記個別テストプログラム作成手段が、前記個別テスト
プログラムのひな形に、上記各情報に加え、スキャンパ
スビット長情報、及びスキャンパス切り替えアドレス情
報を埋め込み、個別テストプログラムを作成することを
特徴とする。
るＬＳＩに対して、スキャン経路毎のスキャンビット数
を算出するスキャンパスビット長算出手段と、パターン
オブジェクトのスキャンパス切り替えアドレスを出力す
るスキャンパス切り替えアドレス出力手段と、を備え、
前記個別テストプログラム作成手段が、前記個別テスト
プログラムのひな形に、上記各情報に加え、スキャンパ
スビット長情報、及びスキャンパス切り替えアドレス情
報を埋め込み、個別テストプログラムを作成することを
特徴とする。
【００１１】さらに、本発明は、内蔵メモリを有するＬ
ＳＩにおいて、レイアウト情報からメモリマクロの配置
位置を取得するメモリマクロ配置情報取得手段と、ネッ
トリストを参照してマクロのリードデータ数をカウント
するリードデータ数取得手段と、レイアウト情報を参照
して、メモリマクロの出力配線長を求めるリードデータ
の出力配線長取得手段と、を備え、前記個別プログラム
作成手段が、前記個別テストプログラムのひな形に、上
記情報に加えて、メモリマクロ配置情報、リードデータ
数情報、及びリードデータの出力配線長情報を埋め込
み、個別テストプログラムを作成することを特徴とす
る。
ＳＩにおいて、レイアウト情報からメモリマクロの配置
位置を取得するメモリマクロ配置情報取得手段と、ネッ
トリストを参照してマクロのリードデータ数をカウント
するリードデータ数取得手段と、レイアウト情報を参照
して、メモリマクロの出力配線長を求めるリードデータ
の出力配線長取得手段と、を備え、前記個別プログラム
作成手段が、前記個別テストプログラムのひな形に、上
記情報に加えて、メモリマクロ配置情報、リードデータ
数情報、及びリードデータの出力配線長情報を埋め込
み、個別テストプログラムを作成することを特徴とす
る。
【００１２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００１３】図１は、本発明の実施の形態を説明するた
めの図であり、テストプログラムの概略を模式的に示す
図である。
めの図であり、テストプログラムの概略を模式的に示す
図である。
【００１４】テストプログラムは、メインテストプログ
ラム１００と、個別テストプログラム１１０と、サブル
ーチン１３０と、から構成され、複数本のテストパター
ン１２０や、ＡＬＰＧ（Algorithmic Pattern Generato
r）パターン１４０を読み出すようになっている。
ラム１００と、個別テストプログラム１１０と、サブル
ーチン１３０と、から構成され、複数本のテストパター
ン１２０や、ＡＬＰＧ（Algorithmic Pattern Generato
r）パターン１４０を読み出すようになっている。
【００１５】メインテストプログラム１００は、テスト
項目の順番や電圧／電流の値、クロック用テストパター
ン、共通回路用テストパターンの共通の規格を記述して
おり、これは異なるＬＳＩでも共通に用いることが可能
である。
項目の順番や電圧／電流の値、クロック用テストパター
ン、共通回路用テストパターンの共通の規格を記述して
おり、これは異なるＬＳＩでも共通に用いることが可能
である。
【００１６】個別テストプログラム１１０は、ＬＳＩ個
別のピンの情報、動作率、消費電力、スキャンパス長、
テストパターンのアドレスといったＬＳＩ毎の個別のテ
スト項目をテストプログラムとして記述し、メインプロ
グラム１００が制御することにより、個別テストプログ
ラム１１０がテストパターン１２０を用いてテストす
る。
別のピンの情報、動作率、消費電力、スキャンパス長、
テストパターンのアドレスといったＬＳＩ毎の個別のテ
スト項目をテストプログラムとして記述し、メインプロ
グラム１００が制御することにより、個別テストプログ
ラム１１０がテストパターン１２０を用いてテストす
る。
【００１７】設計したＬＳＩにメモリを搭載する場合、
個別テストプログラムにはメモリ情報を記述しており、
メインテストプログラム１００が、メモリのテストを行
うために、サブルーチン１３０をコール（呼出）し、さ
らに搭載されたメモリに対応したＡＬＰＧパターン（例
えばマーチング、ギャロッピング等）１４０を用いてメ
モリのテストを行う。本発明のテストプログラム作成方
式は、ＬＳＩ毎に異なる個別テストプログラム１１０の
作成について述べたものである。
個別テストプログラムにはメモリ情報を記述しており、
メインテストプログラム１００が、メモリのテストを行
うために、サブルーチン１３０をコール（呼出）し、さ
らに搭載されたメモリに対応したＡＬＰＧパターン（例
えばマーチング、ギャロッピング等）１４０を用いてメ
モリのテストを行う。本発明のテストプログラム作成方
式は、ＬＳＩ毎に異なる個別テストプログラム１１０の
作成について述べたものである。
【００１８】図２は、本発明の実施例として、個別テス
トプログラム作成方式の具体的な構成例を示す図であ
る。
トプログラム作成方式の具体的な構成例を示す図であ
る。
【００１９】図２を参照して、本実施例に係る個別テス
トプログラム作成方式６０は、回路のネットリスト、消
費電力情報、動作率情報、ピン位置情報、強化電源・強
化グランドピン情報、パターンオブジェクト情報、スキ
ャンＦＦ順情報、スキャン経路情報、レイアウト情報を
含む回路情報３０と、テスト項目のマクロ毎に記述され
たテスト対象マクロ情報３１と、ＬＳＩ個別の情報が無
く、テスト項目のフロー、規格が記述されている個別テ
ストプログラムのひな形３２と、テスタピンライブラ
リ、クロックマクロ、Ｉ／Ｏマクロ、メモリマクロ種類
が格納されているライブラリ３３と、を入力することに
より、個別テストプログラム５０を出力する、ピン対応
情報作成手段１１と、テスト対象ピン抽出手段１２と、
強化電源・強化グランド情報作成手段１３と、パターン
アドレス取得手段１４と、クロック種別抽出手段１５
と、動作率情報作成手段１６と、消費電力挿入手段１７
と、信号レベル情報作成手段１８と、テスト可否判定手
段１９と、個別テストプログラム作成手段２０と、を備
えて構成されている。
トプログラム作成方式６０は、回路のネットリスト、消
費電力情報、動作率情報、ピン位置情報、強化電源・強
化グランドピン情報、パターンオブジェクト情報、スキ
ャンＦＦ順情報、スキャン経路情報、レイアウト情報を
含む回路情報３０と、テスト項目のマクロ毎に記述され
たテスト対象マクロ情報３１と、ＬＳＩ個別の情報が無
く、テスト項目のフロー、規格が記述されている個別テ
ストプログラムのひな形３２と、テスタピンライブラ
リ、クロックマクロ、Ｉ／Ｏマクロ、メモリマクロ種類
が格納されているライブラリ３３と、を入力することに
より、個別テストプログラム５０を出力する、ピン対応
情報作成手段１１と、テスト対象ピン抽出手段１２と、
強化電源・強化グランド情報作成手段１３と、パターン
アドレス取得手段１４と、クロック種別抽出手段１５
と、動作率情報作成手段１６と、消費電力挿入手段１７
と、信号レベル情報作成手段１８と、テスト可否判定手
段１９と、個別テストプログラム作成手段２０と、を備
えて構成されている。
【００２０】回路情報３０は、ＬＳＩ毎に異なるが、そ
の他のテスト対象マクロ情報３１、個別テストプログラ
ムのひな形３２、ライブラリ３３は、同一テクノロジで
は共通とされている。
の他のテスト対象マクロ情報３１、個別テストプログラ
ムのひな形３２、ライブラリ３３は、同一テクノロジで
は共通とされている。
【００２１】次に、本発明の実施例における処理フロー
について説明する。
について説明する。
【００２２】ピン対応情報作成手段１１は、ＬＳＩピン
位置情報と論理ピンの対応が示されている回路情報３０
のＬＳＩピン位置情報と、テスタピン番号の対応が示さ
れているライブラリ３３のテスタピンライブラリによ
り、論理ピンとテスタピン番号の対応を得る。
位置情報と論理ピンの対応が示されている回路情報３０
のＬＳＩピン位置情報と、テスタピン番号の対応が示さ
れているライブラリ３３のテスタピンライブラリによ
り、論理ピンとテスタピン番号の対応を得る。
【００２３】テスト対象ピン抽出手段１２は、回路情報
３０のネットリストの外部ピンをトレースして、入力バ
ッファ、出力バッファ、双方向バッファをそれぞれ抽出
して、テスト対象マクロ情報３１のテスト項目毎に振り
分ける。
３０のネットリストの外部ピンをトレースして、入力バ
ッファ、出力バッファ、双方向バッファをそれぞれ抽出
して、テスト対象マクロ情報３１のテスト項目毎に振り
分ける。
【００２４】強化電源・強化グランド情報作成手段１３
は、回路情報３０のピン位置情報に示されている強化電
源ピン、強化グランドピンをライブラリ３３のテスタピ
ンライブラリを用いてそれぞれテスタピン番号に変換し
て出力する。
は、回路情報３０のピン位置情報に示されている強化電
源ピン、強化グランドピンをライブラリ３３のテスタピ
ンライブラリを用いてそれぞれテスタピン番号に変換し
て出力する。
【００２５】パターンアドレス取得手段１４は、回路情
報３０のパターンオブジェクト情報により、テストする
複数のテストパターンのそれぞれ開始・終了アドレスを
出力する。
報３０のパターンオブジェクト情報により、テストする
複数のテストパターンのそれぞれ開始・終了アドレスを
出力する。
【００２６】クロック種別抽出手段１５は、回路情報３
０のネットリストにあるクロックマクロをライブラリ３
４のクロックライブラリから抽出して出力する。
０のネットリストにあるクロックマクロをライブラリ３
４のクロックライブラリから抽出して出力する。
【００２７】動作率情報作成手段１６は、テストパター
ンの１パターン毎の平均動作率をシミュレーション結果
から抽出して出力する。
ンの１パターン毎の平均動作率をシミュレーション結果
から抽出して出力する。
【００２８】消費電力挿入手段１７は、回路情報３０の
消費電力情報を出力する。
消費電力情報を出力する。
【００２９】信号レベル情報作成手段１８は、回路情報
３０のネットリストの外部ピンのマクロの信号レベル
を、ライブラリ３４のＩ／Ｏマクロから抽出して出力す
る。
３０のネットリストの外部ピンのマクロの信号レベル
を、ライブラリ３４のＩ／Ｏマクロから抽出して出力す
る。
【００３０】テスト可否判定手段１９は、回路情報３０
のパターンオブジェクト情報を基に、ＬＳＩテスタのメ
モリ容量をオーバフローしているか否かのチェックを行
い、オーバフローしない場合には、個別テストプログラ
ム作成手段２０に移り、オーバフローする場合は、個別
テストプログラムの作成を中断する。
のパターンオブジェクト情報を基に、ＬＳＩテスタのメ
モリ容量をオーバフローしているか否かのチェックを行
い、オーバフローしない場合には、個別テストプログラ
ム作成手段２０に移り、オーバフローする場合は、個別
テストプログラムの作成を中断する。
【００３１】個別テストプログラム作成手段２０は、こ
れまでに求めたテスト項目毎に振り分けたテスト対象ピ
ン、強化電源・強化グランド情報、テストパターンのそ
れぞれ開始・終了アドレス、クロック種別の情報、動作
率情報、信号レベル情報を個別テストプログラムのひな
形３２に埋め込み、個別テストプログラム５０を出力す
る。
れまでに求めたテスト項目毎に振り分けたテスト対象ピ
ン、強化電源・強化グランド情報、テストパターンのそ
れぞれ開始・終了アドレス、クロック種別の情報、動作
率情報、信号レベル情報を個別テストプログラムのひな
形３２に埋め込み、個別テストプログラム５０を出力す
る。
【００３２】図３は、本発明の別の実施例に係る個別テ
ストプログラム作成方式の構成を示す図である。
ストプログラム作成方式の構成を示す図である。
【００３３】図３を参照すると、本実施例に係る個別テ
ストプログラム作成方式７０は、前記実施例に加えて、
スキャン設計を有するＬＳＩをテストするためのテスト
プログラムを作成するための手段を備えており、個別テ
ストプログラムを作成するにあたって、ピン対応情報作
成手段１１と、テスト対象ピン抽出手段１２と、強化電
源・強化グランド作成手段１３と、パターンアドレス対
応手段１４と、クロック種別抽出手段１５と、動作率情
報作成手段１６と、消費電力挿入手段１７と、信号レベ
ル情報作成手段１８と、スキャン設計判定手段２１と、
スキャンパス長算出手段２２と、スキャンパス切り替え
アドレス出力手段２３と、テスト可否判定手段１９と、
個別テストプログラム作成手段２０と、を備えて構成さ
れる。
ストプログラム作成方式７０は、前記実施例に加えて、
スキャン設計を有するＬＳＩをテストするためのテスト
プログラムを作成するための手段を備えており、個別テ
ストプログラムを作成するにあたって、ピン対応情報作
成手段１１と、テスト対象ピン抽出手段１２と、強化電
源・強化グランド作成手段１３と、パターンアドレス対
応手段１４と、クロック種別抽出手段１５と、動作率情
報作成手段１６と、消費電力挿入手段１７と、信号レベ
ル情報作成手段１８と、スキャン設計判定手段２１と、
スキャンパス長算出手段２２と、スキャンパス切り替え
アドレス出力手段２３と、テスト可否判定手段１９と、
個別テストプログラム作成手段２０と、を備えて構成さ
れる。
【００３４】前記実施例１との相違点は、スキャン設計
判定手段２１が付加されている点である。なお、スキャ
ンパス方式は、ＬＳＩ中のフリップフロップをシフトレ
ジスタのように連結して（スキャンパス）、外部端子か
らテスト信号を入力し、組合せ回路部の動作結果をシフ
トレジスタ化したフリップフロップを介して読み出すこ
とによって容易にテストを行うものである。
判定手段２１が付加されている点である。なお、スキャ
ンパス方式は、ＬＳＩ中のフリップフロップをシフトレ
ジスタのように連結して（スキャンパス）、外部端子か
らテスト信号を入力し、組合せ回路部の動作結果をシフ
トレジスタ化したフリップフロップを介して読み出すこ
とによって容易にテストを行うものである。
【００３５】このスキャン設計判定手段２１は、回路情
報３０にスキャン経路情報、スキャンフリップフロップ
数の情報があることを検出して、スキャン設計されてい
ると判定し、スキャンフリップフロップ（「スキャンＦ
Ｆ」という）の接続順が示されているスキャンＦＦ順情
報より、経路毎のスキャンパス長をスキャンパス長算出
手段２２で求めて出力する。
報３０にスキャン経路情報、スキャンフリップフロップ
数の情報があることを検出して、スキャン設計されてい
ると判定し、スキャンフリップフロップ（「スキャンＦ
Ｆ」という）の接続順が示されているスキャンＦＦ順情
報より、経路毎のスキャンパス長をスキャンパス長算出
手段２２で求めて出力する。
【００３６】また、回路情報３０のパターンオブジェク
ト情報、スキャン経路情報からテスタでのスキャンパス
の切り替えアドレスの算出を、スキャンパス切り替えア
ドレス出力手段２３で出力する。
ト情報、スキャン経路情報からテスタでのスキャンパス
の切り替えアドレスの算出を、スキャンパス切り替えア
ドレス出力手段２３で出力する。
【００３７】テスト可否判定手段１９、個別テストプロ
グラム作成手段２０は前記実施例１と同一である。
グラム作成手段２０は前記実施例１と同一である。
【００３８】図４は、本発明のさらに別の実施例に係る
個別テストプログラム作成方式の構成を示す図である。
個別テストプログラム作成方式の構成を示す図である。
【００３９】図４を参照すると、本実施例に係る個別テ
ストプログラム作成方式８０は、前記した各実施例に加
えて、内蔵メモリを有するＬＳＩをテストするためのテ
ストプログラムを作成する手段を備えており、個別テス
トプログラムを作成するにあたって、ピン対応情報作成
手段１１と、テスト対象ピン抽出手段１２と、強化電源
・強化グランド作成手段１３と、パターンアドレス対応
手段１４と、クロック種別抽出手段１５と、動作率情報
作成手段１６と、消費電力挿入手段１７と、信号レベル
情報作成手段１８と、スキャン設計判定手段２１と、ス
キャンパス長算出手段２２と、スキャンパス切り替えア
ドレス出力手段２３と、メモリ搭載判定手段２４と、メ
モリマクロ配置位置取得手段２５と、リードデータ数取
得手段２６と、リードデータ配線長取得手段２７と、テ
スト可否判定手段１９と、個別テストプログラム作成手
段２０と、を備えて構成されている。
ストプログラム作成方式８０は、前記した各実施例に加
えて、内蔵メモリを有するＬＳＩをテストするためのテ
ストプログラムを作成する手段を備えており、個別テス
トプログラムを作成するにあたって、ピン対応情報作成
手段１１と、テスト対象ピン抽出手段１２と、強化電源
・強化グランド作成手段１３と、パターンアドレス対応
手段１４と、クロック種別抽出手段１５と、動作率情報
作成手段１６と、消費電力挿入手段１７と、信号レベル
情報作成手段１８と、スキャン設計判定手段２１と、ス
キャンパス長算出手段２２と、スキャンパス切り替えア
ドレス出力手段２３と、メモリ搭載判定手段２４と、メ
モリマクロ配置位置取得手段２５と、リードデータ数取
得手段２６と、リードデータ配線長取得手段２７と、テ
スト可否判定手段１９と、個別テストプログラム作成手
段２０と、を備えて構成されている。
【００４０】前記実施例２との相違点は、メモリ搭載判
定手段２４が新たに付加された点でる。
定手段２４が新たに付加された点でる。
【００４１】このメモリ搭載判定手段２４は、回路情報
３０のネットリストにライブラリ３４のメモリマクロが
存在するか否かを検索して判定する。メモリ搭載の判定
の結果、内蔵メモリを有する時、メモリマクロ配置位置
取得手段２５は、回路情報３０のレイアウト情報によ
り、内蔵メモリのＬＳＩ内の座標位置を求めて出力す
る。また、リードデータ数取得手段２６は、回路情報３
０のネットリストに見つかったメモリマクロのリードデ
ータ数を求めて出力する。さらに、リードデータ配線長
取得手段２７は、回路情報３０のネットリストで検出さ
れたメモリマクロに対して、回路情報３０のレイアウト
情報から配線長を取り出し出力する。
３０のネットリストにライブラリ３４のメモリマクロが
存在するか否かを検索して判定する。メモリ搭載の判定
の結果、内蔵メモリを有する時、メモリマクロ配置位置
取得手段２５は、回路情報３０のレイアウト情報によ
り、内蔵メモリのＬＳＩ内の座標位置を求めて出力す
る。また、リードデータ数取得手段２６は、回路情報３
０のネットリストに見つかったメモリマクロのリードデ
ータ数を求めて出力する。さらに、リードデータ配線長
取得手段２７は、回路情報３０のネットリストで検出さ
れたメモリマクロに対して、回路情報３０のレイアウト
情報から配線長を取り出し出力する。
【００４２】テスト可否判定手段１９、個別テストプロ
グラム作成手段２０は前記各実施例と同一である。
グラム作成手段２０は前記各実施例と同一である。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００４４】（１）本発明によれば、ＬＳＩテストで用
いる個別テストプログラムを作成する時に、これまでの
テスト対象ピンの抽出に加えて、テスト項目として必要
なスキャンパス長情報、スキャンパス切り替え情報、強
化電源・強化グランド情報を自動で作成し、個別テスト
プログラムのひな形に埋め込むことが可能としたことに
より、各種情報の作成ミスや多数にわたるデータの作成
やテストプログラムの書式の知識が無くても個別テスト
プログラムが作成できる、という効果を奏する。
いる個別テストプログラムを作成する時に、これまでの
テスト対象ピンの抽出に加えて、テスト項目として必要
なスキャンパス長情報、スキャンパス切り替え情報、強
化電源・強化グランド情報を自動で作成し、個別テスト
プログラムのひな形に埋め込むことが可能としたことに
より、各種情報の作成ミスや多数にわたるデータの作成
やテストプログラムの書式の知識が無くても個別テスト
プログラムが作成できる、という効果を奏する。
【００４５】（２）また、本発明によれば、ＬＳＩ毎に
回路のネットリスト、スキャン順序情報、論理ピン−端
子位置対応情報、レイアウト情報、パターンオブジェク
ト変換情報のＬＳＩの個別のデータを入力することによ
り、ＬＳＩ毎の個別テストプログラムを作成することに
より、汎用性に富んでいるという利点を有する。
回路のネットリスト、スキャン順序情報、論理ピン−端
子位置対応情報、レイアウト情報、パターンオブジェク
ト変換情報のＬＳＩの個別のデータを入力することによ
り、ＬＳＩ毎の個別テストプログラムを作成することに
より、汎用性に富んでいるという利点を有する。
【００４６】（３）さらに、本発明によれば、メモリ情
報については、メモリのマクロ名と配置位置、各マクロ
のリードデータピン名の固定という設計制約を解消でき
ると共に、ネットリスト、レイアウトの配置情報、レイ
アウトの配線情報とメモリマクロライブラリを用いるこ
とによって、自動でメモリテスト情報を作成するので、
従来のマクロの配置位置とそのリードデータ順を考慮す
る必要が無くなり、テスト時のトラブルを未然に防ぐこ
とが可能で、回路が大規模化しても問題なく作成できる
という効果を奏する。
報については、メモリのマクロ名と配置位置、各マクロ
のリードデータピン名の固定という設計制約を解消でき
ると共に、ネットリスト、レイアウトの配置情報、レイ
アウトの配線情報とメモリマクロライブラリを用いるこ
とによって、自動でメモリテスト情報を作成するので、
従来のマクロの配置位置とそのリードデータ順を考慮す
る必要が無くなり、テスト時のトラブルを未然に防ぐこ
とが可能で、回路が大規模化しても問題なく作成できる
という効果を奏する。
【００４７】（４）そして、本発明によれば、ＬＳＩテ
スト時に用いられるパターンオブジェクトのＬＳＩテス
タでの総メモリ容量を算出して、予めＬＳＩテストを行
う前にテスト可能か否かを判定するようにしたことによ
り、テストする時点でのテストパターンの本数の削除や
テストパターン数の削除といった作業を無くすことがで
きる。このため、本発明によれば、パターンオブジェク
トのアドレス情報を個別テストプログラムに入れること
で、テスト時にＮＧ（不良）となった場合でも、問題の
テストパターンがすぐに分かるため、不具合の特定を容
易化する、という効果を奏する。
スト時に用いられるパターンオブジェクトのＬＳＩテス
タでの総メモリ容量を算出して、予めＬＳＩテストを行
う前にテスト可能か否かを判定するようにしたことによ
り、テストする時点でのテストパターンの本数の削除や
テストパターン数の削除といった作業を無くすことがで
きる。このため、本発明によれば、パターンオブジェク
トのアドレス情報を個別テストプログラムに入れること
で、テスト時にＮＧ（不良）となった場合でも、問題の
テストパターンがすぐに分かるため、不具合の特定を容
易化する、という効果を奏する。
【図１】本発明の実施の形態を説明するための図であ
り、テストプログラムの構成の概要を示す図である。
り、テストプログラムの構成の概要を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】本発明の別の実施例の構成を示す図である。
【図４】本発明のさらに別の実施例の構成を示す図であ
る。
る。
１１ ピン対応情報作成手段 １２ テスト対象ピン抽出手段 １３ 強化電源・強化グランド情報作成手段 １４ パターンアドレス取得手段 １５ クロック種別抽出手段 １６ 動作率情報作成手段 １７ 消費電力挿入手段 １８ 信号レベル情報作成手段 １９ テスト可否判定手段 ２０ 個別テストプログラム作成手段 ２１ スキャン設計判定手段 ２２ スキャンパス長算出手段 ２３ スキャンパス切り替えアドレス出力手段 ２４ メモリ搭載判定手段 ２５ メモリマクロ配置位置取得手段 ２６ リードデータ数取得手段 ２７ リードデータ配線長取得手段 ３０ 回路情報 ３１ テスト対象マクロ情報 ３２ 個別テストプログラムのひな形 ３３ ライブラリ ５０ 個別テストプログラム ６０、７０、８０ 個別テストプログラム作成方式
Claims (6)
- 【請求項１】被試験ＬＳＩをテストするためのテストプ
ログラムの作成方式において、 ＬＳＩテスト時に用いられるテストパターンのオブジェ
クトの総容量を求め、これをテスト装置のメモリ容量と
比較して、テスト可能か否かを判定する手段を備えたこ
とを特徴とするテストプログラムの作成方式。 - 【請求項２】個別テストプログラム毎にプログラムのひ
な形を備え、被試験ＬＳＩのピンとテスト装置のピンと
の対応などの被試験ＬＳＩを該テスト装置でテストする
際の個別情報を回路情報及びライブラリなどから抽出
し、前記プログラムのひな形に自動で埋め込むことによ
り、テストプログラムを自動生成する、ことを特徴とす
る請求項１記載のテストプログラムの作成方式。 - 【請求項３】パターンオブジェクトに対して変換する前
のテストパターンとのパターンアドレスの対応を求める
パターンアドレス対応手段を備えたことを特徴とする請
求項１又は２記載のテストプログラムの作成方式。 - 【請求項４】被試験ＬＳＩに対して、ＬＳＩ毎に個別に
作成するテストプログラム（以下「個別テストプログラ
ム」という）において、 回路情報、テスト対象マクロ情報、個別テストプログラ
ムひな形、及びライブラリを入力して、論理ピンとＬＳ
Ｉテスタのピン番号との対応情報を示したピン対応情報
を作成するピン対応情報作成手段と、 ネットリストとピン対応情報とテスト項目毎のマクロが
記述されているテスト対象マクロ情報から、テスト項目
毎にＬＳＩテスタのピン番号を抽出するテスト対象ピン
抽出手段と、 強化電源・強化グランドピンをＬＳＩテスタのピン番号
に変換する強化電源・強化グランドピン情報作成手段
と、 パターンオブジェクトに対して変換する前のテストパタ
ーンとのパターンアドレスの対応を求めるパターンアド
レス対応手段と、 ライブラリを用いてネットリストからクロックの種類を
求めるクロック種類抽出手段と、 ＬＳＩの各パターンの動作率を求める動作率情報作成手
段と、 ＬＳＩの消費電力を求める消費電力情報作成手段と、 ライブラリを用いて、テスト対象に抽出されたピンの信
号レベルを求める信号レベル情報作成手段と、 ＬＳＩテスト時に用いられるパターンオブジェクトの総
容量を求めて、ＬＳＩテスタのメモリ容量と比較して、
テスト可能か否かを判定するテスト可否判定手段と、 前記個別テストプログラムのひな形に、テスト対象ピ
ン、強化電源・強化グランドピン情報、パターンオブジ
ェクトのアドレス対応情報、クロックの種類、及び動作
率情報の各情報を埋め込み個別テストプログラムを作成
する個別テストプログラム作成手段と、 を含むことを特徴とする個別テストプログラム作成方
式。 - 【請求項５】スキャンパス設計を有するＬＳＩに対し
て、スキャン経路毎のスキャンビット数を算出するスキ
ャンパスビット長算出手段と、 パターンオブジェクトのスキャンパス切り替えアドレス
を出力するスキャンパス切り替えアドレス出力手段と、
を備え、 前記個別テストプログラム作成手段が、前記個別テスト
プログラムのひな形に、請求項４記載の各情報に加え、
スキャンパスビット長情報、及びスキャンパス切り替え
アドレス情報を埋め込み、個別テストプログラムを作成
することを特徴とする請求項４記載の個別テストプログ
ラム作成方式。 - 【請求項６】内蔵メモリを有するＬＳＩにおいて、レイ
アウト情報からメモリマクロの配置位置を取得するメモ
リマクロ配置情報取得手段と、 ネットリストを参照してマクロのリードデータ数をカウ
ントするリードデータ数取得手段と、 レイアウト情報を参照して、メモリマクロの出力配線長
を求めるリードデータの出力配線長取得手段と、 を備え、 前記個別プログラム作成手段が、前記個別テストプログ
ラムのひな形に、請求項４又は５の前記情報に加えて、
メモリマクロ配置情報、リードデータ数情報、及びリー
ドデータの出力配線長情報を埋め込み、個別テストプロ
グラムを作成することを特徴とする請求項４又は５記載
の個別テストプログラム作成方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220398A JP3003587B2 (ja) | 1996-08-02 | 1996-08-02 | 個別テストプログラム作成方式 |
| US08/905,997 US5801972A (en) | 1996-08-02 | 1997-08-04 | Individual test program producing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220398A JP3003587B2 (ja) | 1996-08-02 | 1996-08-02 | 個別テストプログラム作成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1048300A true JPH1048300A (ja) | 1998-02-20 |
| JP3003587B2 JP3003587B2 (ja) | 2000-01-31 |
Family
ID=16750500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8220398A Expired - Fee Related JP3003587B2 (ja) | 1996-08-02 | 1996-08-02 | 個別テストプログラム作成方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5801972A (ja) |
| JP (1) | JP3003587B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008500515A (ja) * | 2004-05-10 | 2008-01-10 | ニベア クオリティー マネージメント ソリューションズ エルティーディー． | 製品の機能保証と修理案内用の試験スート |
| US7840920B2 (en) | 2006-08-09 | 2010-11-23 | Hitachi High-Tech Engineering Service Corporation | Method of generating test program for operating semiconductor testing apparatus |
| JP2016009376A (ja) * | 2014-06-25 | 2016-01-18 | Ｎｅｃプラットフォームズ株式会社 | 情報処理装置の試験方法および情報処理装置 |
| JP2016081256A (ja) * | 2014-10-15 | 2016-05-16 | 富士通株式会社 | 検証支援方法、および検証支援プログラム |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6064948A (en) * | 1998-03-02 | 2000-05-16 | Tanisys Technology, Inc. | Tester systems |
| JP2000347890A (ja) * | 1999-06-02 | 2000-12-15 | Nec Corp | 半導体装置のテストパタン生成方法およびテストパタン生成装置 |
| CA2321346A1 (en) * | 2000-09-28 | 2002-03-28 | Stephen K. Sunter | Method, system and program product for testing and/or diagnosing circuits using embedded test controller access data |
| KR100640579B1 (ko) * | 2004-01-05 | 2006-10-31 | 삼성전자주식회사 | 메모리 에뮬레이션 모듈을 이용하여 고속으로 테스트가능한 임베디드 ｍｃｕ 및 그 테스트 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4293950A (en) * | 1978-04-03 | 1981-10-06 | Nippon Telegraph And Telephone Public Corporation | Test pattern generating apparatus |
| JPS6326580A (ja) * | 1986-07-18 | 1988-02-04 | Nec Ic Microcomput Syst Ltd | Ｌｓｉ試験装置 |
| JPS63271180A (ja) * | 1987-04-30 | 1988-11-09 | Fujitsu Ltd | 集積回路用試験装置 |
| JPH0770573B2 (ja) * | 1989-07-11 | 1995-07-31 | 富士通株式会社 | 半導体集積回路装置 |
| JP2627464B2 (ja) * | 1990-03-29 | 1997-07-09 | 三菱電機株式会社 | 集積回路装置 |
| JPH04218785A (ja) * | 1990-12-19 | 1992-08-10 | Advantest Corp | Ｉｃ試験装置 |
| JPH0675821A (ja) * | 1992-08-26 | 1994-03-18 | Nec Corp | 論理装置試験システム |
| JP2671817B2 (ja) * | 1994-08-26 | 1997-11-05 | 日本電気株式会社 | 半導体集積回路の検査方法 |
| US5704033A (en) * | 1994-10-07 | 1997-12-30 | Lg Semicon Co., Ltd. | Apparatus and method for testing a program memory for a one-chip microcomputer |
-
1996
- 1996-08-02 JP JP8220398A patent/JP3003587B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-04 US US08/905,997 patent/US5801972A/en not_active Expired - Fee Related
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| JP2016009376A (ja) * | 2014-06-25 | 2016-01-18 | Ｎｅｃプラットフォームズ株式会社 | 情報処理装置の試験方法および情報処理装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3003587B2 (ja) | 2000-01-31 |
| US5801972A (en) | 1998-09-01 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991019 |
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