KR100231842B1 - 적층형 반도체 패키지 - Google Patents

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Abstract

제 1,2 단위 리이드부가 교호적으로 배치된 리이드부; 상기 리이드부상에 부착되는 제 1 반도체 칩; 상기 제 1 반도체 칩과 제 1 단위 리이드부를 전기적으로 접속시키는 제 1 와이어; 상기 제 1 반도체 칩상에 부착되는 제 2 반도체 칩; 및 상기 제 2 반도체 칩과 제 2 단위 리이드부를 전기적으로 접속시키는 제 2 와이어;를 포함하는 적층형 반도체 패키지에 관한 것으로서, 적층된 반도체 칩이 리이드부의 상하면에 각각 와이어본딩됨으로써 반도체 칩의 고밀도화 및 고집적화가 가능하다.

Description

적층형 반도체 패키지
본 발명은 적층형 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 칩을 적층하여 와이어 본딩하도록 구조가 개선된 적층형 반도체 패키지에 관한 것이다.
통상적으로 반도체 리이드프레임(lead frame)은 반도체 칩(chip)과 함께 반도체 패키지를 이루는 핵심 요소로서, 반도체 패키지의 내부와 외부를 연결해주는 도선(lead) 역할과, 반도체 칩을 지지해 주는 지지체 역할을 한다. 이러한 반도체 리이드프레임은 반도체 칩의 고밀도화, 고집적화 및 부품 실장의 방법등에 따라 다양한 형상을 가질 수 있다.
도 1은 통상적인 반도체 리이드프레임(10)을 나타낸 것이고, 도 2는 상기 반도체 리이드 프레임(10)을 이용하여 반도체 패키지(20)를 구성한 것을 나타낸 것이다.
도 1 및 도 2를 참조하면, 상기 반도체 리이드프레임(10)은 패드(11)상에 탑재되는 반도체 칩(12)과, 와이어 본딩에 의하여 연결되는 내부 리이드(13) 및 외부 단자와의 연결을 위한 외부 리이드(14)로 이루어진다.
이러한 반도체 리이드프레임(10)은 도 2에 나타낸 바와 같이 반도체 패키지(20)를 구성하게 된다.
즉, 패드(11) 상에 탑재된 반도체 칩(12)은 리이드부(21)와 전기적 접속을 위하여 골드 와이어(22)를 이용하여 와이어본딩하게 된다. 그리고, 상기 반도체 칩(11)등은 외부로부터 보호하기 위한 수단으로 봉지재(23)로 봉지된다. 그런데, 상기 반도체 패키지(20)는 리이드부(21)의 외부 리이드(21a)가 외부 단자와 연결하게 됨으로써, 상기 반도체 칩(12)의 크기에 비하여 반도체 패키지(20)은 대형화된다.
최근에는 이러한 반도체 패키지의 소형화 및 박형화를 위하여 반도체 리이드프레임의 설계도 나날이 변경, 개선되고 있다. 즉, 반도체 리이드프레임의 패드를 삭제하고, 봉지된 패키지의 내부로 연장된 내부 리이드가 직접 반도체 칩을 지지하도록 한 구조가 실용화되고 있다. 이러한 구조로는 내부 리이드에 테이프 부재가 접착되고, 상기 테이프 부재가 접착되는 내부 리이드의 반대면에 반도체 칩이 부착되는 엘오씨(Lead On Chip,LOC) 반도체 패키지가 있다.
도 3은 엘오씨 반도체 패키지(30)의 일 예를 도시한 것이다.
도면을 참조하면, 상기 엘오씨 반도체 패키지(30)는 리이드부(31)의 상면에 소정 길이만큼의 은 도금층이 형성되어 있거나, 리이드부(31) 전체에 팔라듐으로 선도금되어 있다. 상기 리이드부(31)에는 상기 반도체 패키지(도 2 참조,20)와는 달리 패드없이 반도체 칩(32)이 테이프 부재(34)에 의하여 직접적으로 부착되어 있다. 그리고, 상기 반도체 칩(32)은 리이드부(31)와 골드 와이어(33)에 의하여 연결되고, 봉지재(35)가 봉지된다.
한편, 비지에이(BGA,ball grid array) 반도체 패키지는 반도체 리이드프레임의 리이드부와 외부 단자 사이에 솔더 볼(solder ball)을 개재시켜서, 반도체 패키지내의 칩(chip)과 외부 단자가 전기적으로 연결되도록 구성된다.
도 4는 이러한 비지에이 반도체 패키지(40)의 일 예를 도시한 것이다.
도면을 참조하면, 상기 비지에이 반도체 패키지(40)에는 리이드부(41)상에 테이프 부재(44)에 의하여 반도체 칩(42)이 부착된다. 상기 반도체 칩(42)은 리이드부(41)와 골드 와이어(43)를 이용하여 와이어 본딩된다. 그리고, 상기 리이드부(41)의 아랫면에는 외부 단자와 연결되도록 다수개의 솔더 볼(48)이 형성되고, 상기 리이드부(41)의 상하부에는 봉지재(45)가 봉지된다.
상기와 같은 엘오씨 반도체 패키지(30)나 비지에이 반도체 패키지(40)는 도 2에 나타낸 반도체 패키지(20)보다는 반도체 칩(32)(42)에 대하여 패키지의 크기가 작으나, 이러한 패키지의 소형화에도 불구하고 반도체 칩의 고밀도화나 고집적화가 이루어지지않게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 적층된 반도체 칩이 리이드부와 전기적으로 접속가능하도록 구조가 개선된 적층형 반도체 패키지를 제공하는데 그 목적이 있다.
도 1은 통상적인 반도체 리이드프레임을 도시한 평면도,
도 2는 종래의 반도체 패키지를 도시한 단면도,
도 3은 종래의 엘오씨 반도체 패키지를 도시한 단면도,
도 4는 종래의 비지에이 반도체 패키지를 도시한 단면도,
도 5는 본 발명에 따른 적층형 반도체 패키지를 도시한 단면도,
도 6a는 본 발명에 따른 제 1 반도체칩이 리이드부와 접속되는 상태를 나타낸 단면도,
도 6b는 본 발명에 따른 제 2 반도체칩이 리이드부와 접속되는 상태를 나타낸 단면도.
<도면의 주요부분에 대한 부호의 간단한 설명>
10. 반도체 리이드프레임 11. 패드
12,32,42. 반도체 칩 13. 내부 리이드
14,21a. 외부 리이드 20. 반도체 패키지
21,31,41,51. 리이드부 22,33,43. 골드 와이어
23,45,450. 봉지재 30. 엘오씨 반도체 패키지
34,44. 테이프 부재 40. 비지에이 반도체 패키지
48,58. 솔더 볼 50. 적층형 반도체 패키지
51a. 제 1 단위 리이드부 51b. 제 2 단위 리이드부
52. 제 1 반도체 칩 52a,55a. 본딩부
53. 제 1 골드 와이어 54. 제 1 테이프부재
55. 제 2 반도체 칩 56. 제 2 테이프부재
57. 제 2 골드 와이어 59. 외부 단자
상기와 같은 목적을 달성하기 위하여 본 발명의 적층형 반도체 패키지는, 제 1,2 단위 리이드부가 교호적으로 배치된 리이드부; 상기 리이드부상에 부착되는 제 1 반도체 칩; 상기 제 1 반도체 칩과 제 1 단위 리이드부를 전기적으로 접속시키는 제 1 와이어; 상기 제 1 반도체 칩상에 부착되는 제 2 반도체 칩; 및 상기 제 2 반도체 칩과 제 2 단위 리이드부를 전기적으로 접속시키는 제 2 와이어;를 포함한다.
본 발명의 제 1 반도체 칩은 그 아랫면에 본딩부가 형성되고, 이 본딩부와 상기 제 1 단위 리이드부의 아랫면에 상기 제 1 와이어의 양 단부가 각각 본딩되는 것을 특징으로 한다.
본 발명의 제 2 반도체 칩은 그 상면에 본딩부가 형성되고, 이 본딩부와 상기 제 2 단위 리이드부의 윗면에 상기 제 2 와이어의 양 단부가 각각 본딩되는 것을 특징으로 한다.
본 발명의 특징에 따르면, 상기 제 1,2 단위 리이드부의 아랫면에는 외부 단자와 연결되는 솔더 볼이 형성되는 것이 바람직하다.
이하에서 첨부된 도면을 참조하면서 본 발명에 따른 적층형 반도체 패키지의 바람직한 실시예를 상세히 설명하고자 한다.
도 5는 본 발명에 따른 적층형 반도체 패키지(50)의 일 예를 나타낸 것이다.
도면을 참조하면, 상기 반도체 패키지(50)에는 리이드부(51)가 마련되고, 상기 리이드부(51)상에는 제 1 테이프 부재(54)에 의하여 제 1 반도체 칩(52)이 부착된다. 상기 제 1 반도체 칩(52)은 제 1 골드 와이어(53)를 이용하여 리이드부(51)와 전기적으로 접속된다. 그리고, 상기 제 1 반도체 칩(52) 상에는 제 2 테이프 부재(56)에 의하여 제 2 반도체 칩(55)이 부착된다. 이 제 2 반도체 칩(55)은 그 상면에 제 2 골드 와이어(57)가 본딩되어 리이드부(51)와 접속가능하다.
한편, 상기 리이드부(51)의 아랫면에는 다수개의 솔더 볼(58)이 형성되어 외부 단자(59)와 연결되고, 리이드부(51)의 상하부에는 봉지재(450)를 이용하여 봉지된다.
보다 상세하게는, 도 6a 및 6b에 나타낸 바와 같다.
도 6a는 상기 리이드부(51) 아랫면에 반도체 칩(52)이 와이어본딩되는 상태를 나타낸 것이고, 도 6b는 상기 리이드부(51) 윗면에 반도체 칩(55)이 와이어본딩되는 상태를 나타낸 것이다.
도 6a 및 6b를 참조하면, 리이드부(51) 상면에 부착되는 제 1 반도체 칩(52)은 그 아랫면에 다수개의 본딩부(52a)가 형성되고, 이 본딩부(52a)에 제 1 골드 와이어(53)의 일단부가 본딩된다. 그리고, 상기 제 1 골드 와이어(53)의 타단부는 상기 리이드부(51)의 아랫면과 상호 접속가능하다. 이때, 상기 리이드부(51)는 제 1 단위 리이드부(51a)와 제 2 단위 리이드부(51b)가 교호적으로 형성되는데, 상기 제 1 골드 와이어(53)는 제 1 단위 리이드부(51a)에 각각 접속된다.
또한, 상기 제 1 반도체 칩(52) 상에 부착되는 제 2 반도체 칩(55)에는 도 6b와 같이 가장자리를 따라서 소정 간격 이격되게 본딩부(55a)가 형성된다. 상기 본딩부(55a)에는 제 2 골드 와이어(57)의 일단부가 본딩된다. 그리고, 상기 제 2 골드 와이어(57)의 타단부는 상기 제 2 단위 리이드부(51b) 상에 접속된다. 여기에서, 상기 제 2 반도체 칩(55)은 제 2 테이프 부재(도 5 참조,56)를 이용하여 열과 압력을 가하여 제 1 반도체 칩(52) 상에 부착하게 된다. 한편, 상기 제 1 단위 리이드부(51a)와 제 2 단위 리이드부(51b)의 아랫면에 형성된 솔더 볼(58)은 외부 단자와 전기적으로 연결되도록 각각의 단위 리이드마다 복수개 형성된다.
이와 같이 완성된 적층형 반도체 패키지(50)는 외부 단자(59)의 전기적 신호가 솔더 범프(58)를 통하여 리이드부(51)을 따라서 제 1,2 반도체 칩(52)(55)으로 전달되고, 상기 반도체 칩(52)(55)으로부터 나온 전기적 신호는 그 역으로 외부 단자(59)에 전해진다.
이상의 설명에서와 같이 본 발명의 적층형 반도체 패키지는 적층된 반도체 칩이 리이드부의 상하면에 각각 와이어본딩됨으로써 반도체 칩의 고밀도화 및 고집적화가 가능하다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (4)

  1. 제 1,2 단위 리이드부가 교호적으로 배치된 리이드부;
    상기 리이드부상에 부착되는 제 1 반도체 칩;
    상기 제 1 반도체 칩과 제 1 단위 리이드부를 전기적으로 접속시키는 제 1 와이어;
    상기 제 1 반도체 칩상에 부착되는 제 2 반도체 칩; 및
    상기 제 2 반도체 칩과 제 2 단위 리이드부를 전기적으로 접속시키는 제 2 와이어;를 포함하는 적층형 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 칩은 그 아랫면에 본딩부가 형성되고, 이 본딩부와 상기 제 1 단위 리이드부의 아랫면에 상기 제 1 와이어의 양 단부가 각각 본딩되는 것을 특징으로 하는 적층형 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 2 반도체 칩은 그 상면에 본딩부가 형성되고, 이 본딩부와 상기 제 2 단위 리이드부의 윗면에 상기 제 2 와이어의 양 단부가 각각 본딩되는 것을 특징으로 하는 적층형 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 1,2 단위 리이드부의 아랫면에는 외부 단자와 연결되는 솔더 볼이 형성되는 것을 특징으로 하는 적층형 반도체 패키지.
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