KR100212148B1 - 테스트 모드시 내부 전원전압 클램프 회로 - Google Patents

Abstract

본 발명은 외부 전원전압을 입력하여 내부 전원전압을 발생하는 내부전원 발생수단; 테스트 모드에서 인에이블되어 상기 외부 전원전압과 상기 내부 전원전압을 비교하는 비교수단, 및 상기 비교수단의 출력에 응답하여 상기 내부 전원전압의 레벨이 상기 외부 전원전압보다 높을 경우에 상기 내부전원 발생수단의 출력전류를 방전시켜 내부 전원전압이 상기 외부 전원전압 이상으로 상승되는 것을 방지하는 클램프 수단을 구비하는 것을 특징으로 한다.

따라서, 본 발명에 의하면 반도체 메모리 장치의 여러 가지 테스트 과정에서 높은 전압과 온도를 가하게 될 경우에 공급되는 외부 전원전압으로 내부 전원전압을 만들어 사용하는 제품에서 공급되는 외부 전원전압이 높아짐에 따라 내주 전원전압도 따라서 높아지거나 내부 전원전압이 외부 전원전압보다 높은 경우에 발생할 수 있는 문제를 해결하여 반도체 메모리 장치의 테스트 과정에서 장치에 무리를 주지 않으면서 안정한 테스트가 가능하게 한다.

Description

테스트 모드시 내부 전원전압 클램프 회로

본 발명은 반도체 메모리 장치를 테스트 모드로 동작시킬 경우에 내부 전원장치에서 발생되는 내부 전원전압의 레벨을 클램핑(clamping)하는 테스트 모드시 내부 전원전압 클램프 회로에 관한 것이다.

보다 상세하게는 외부 전원전압으로 내부 전원전압을 발생하여 동작하는 반도체 메모리 장치에 있어서, 정상 모드에 비하여 높은 외부 전원전압이 인가되는 테스트 모드로 반도체 메모리 장치를 동작시킬 경우에 외부에서 인가되는 기준 전압의 레벨로 내부 전원전압의 레벨을 클램핑하여 반도체 메모리 장치가 손상되지 않도록 하는 테스트 모드시 내부 전원전압 클램프 회로에 관한 것이다.

일반적으로 반도체 메모리 장치의 여러 가지 테스트 과정에서 번인(burn - in) 스트레스 등과 같은 테스트 모드의 동작을 수행할 경우에 반도체 메모리 장치에 높은 전압 및 온도를 가하여 동작시키게 된다.

이때, 외부 전원전압으로부터 내부 전원전압을 만들어 사용하는 반도체 메모리 장치는 외부 전원전압의 레벨이 일정 레벨 이상으로 상승하게 되면, 내부 전원전압의 레벨도 이에 비례하여 상승하게 되므로 여러 가지 문제가 발생하게 된다.

특히 이러한 문제는 내부 전원전압의 레벨이 외부 전원전압의 레벨보다 큰 내부 전원전압 즉, Vpp 전압인 경우에 더욱 심각하게 발생한다.

예를 들면, 반도체 메모리 장치들 중에는, 내부에 별도의 내부 전원장치를 구비하고, 인가되는 외부 전원전압에 따라 상기 내부 전원장치가, 그 외부 전원전압보다 높은 레벨의 Vpp 전압을 비롯하여 여러 가지의 내부 전원전압을 발생하며, 내부 전원장치에서 발생한 Vpp 전압을 비롯한 여러 가지의 내부 전원전압으로 내부회로가 동작하는 것이 있다.

이러한 내부 전원장치를 구비하고 있는 반도체 메모리 장치를, 번인 스트레스 등과 같이 정상 모드의 전압보다 높은 외부 전원전압을 인가하는 테스트 모드의 동작을 수행할 경우에 높은 외부 전원전압에 비례하여 내부 전원장치에서 발생하는 Vpp 전압을 비롯한 내부 전원전압의 레벨이 상승하게 되고, 이 내부 전원장치에서 발생하는 Vpp 전압이 외부 전원전압 이상으로 상승할 경우에 반도체 메모리 소자가 손상되는 문제점이 있었다.

따라서 본 발명의 목적은 외부 전원전압이 정상모드에 비해 상당히 높은 테스트 모드시 내부 전원전압의 레벨을 외부 전원전압의 레벨로 클램핑시키는 테스트 모드시 내부 전원전압 클램프 회로를 제공하는데 있다.

이러한 목적을 달성하기 위한 본 발명의 테스트 모드시 내부 전원전압 클램프 회로에 따르면, 외부 전원전압을 입력하여 내부 전원전압을 발생하는 내부전원 발생수단; 테스트 모드에서 인에이블되어 상기 외부 전원전압 및 상기 내부 전원전압을 비교하는 비교수단; 및 상기 비교수단의 출력에 응답하여 상기 내부 전원전압의 레벨이 상기 외부 전원전압의 레벨보다 높을 경우에 상기 내부전원 발생수단의 출력전류를 방전시켜 내부 전원전압이 상기 외부 전원전압 이상으로 상승되는 것을 방지하는 클램프 수단을 구비하는 것을 특징으로 한다.

그리고 본 발명의 다른 회로는 외부 전원전압을 입력하여 내부 고전원전압을 발생하는 내부 고전원 발생수단; 테스트 모드에서 인에이블되어 상기 외부전원전압과 상기 내부 고전원전압을 비교하는 비교수단: 및 상기 비교수단의 출력에 응답하여 상기 내부 고전원전압의 레벨이 상기 외부 전원전압의 레벨보다 높을, 경우에 상기 내부 고전원 발생수단의 출력전류를 방전시켜 내부 고전원전압이 상기 외부전원전압 이상으로 상승되는 것을 방지하는 클램프 수단을 구비하는 것을 특징으로 한다.

또한 본 발명의 또 다른 회로는 외부 전원전압을 입력하여 내부 고전원전압을 발생하고 디스에이블신호에 응답하여 디스에이블되는 내부 고전원 발생수단; 및 테스트모드일 경우에 인에이블되어 상기 외부 전원전압과 상기 내부 고전원전압을 비교하고 비교 결과 상기 내부 고전원전압의 레벨이 상기 외부 전원전압의 레벨보다 높을 경우에 상기 디스에이블신호를 발생하는 비교수단을 구비하는 것을 특징으로 한다.

제1도는 본 발명에 의한 테스트 모드시 내부 전원전압 클램프 회로의 바람직한 일실시예의 구성을 보인 도면.

제2도는 제1도의 일 실시 예의 동작을 설명하기 위한 상태표.

제3도는 본 발명에 의한 테스트 모드시 내부 전원전압 클램프 회로의 바람직한 다른 실시 예의 구성을 보인 도면.

제4도는 본 발명에 의한 테스트 모드시 내부 전원전압 클램프 회로의 바람직한 또 다른 실시 예의 구성을 나타낸 도면.

제5도는 제4도의 또 다른 실시 예의 동작상태를 설명하기 위한 상태표이다.

* 도면의 주요부분에 대한 부호의 설명

12 : 패드/핀 13 : 비교기

14 : TM 15 : Vpp 클램프

16 : 내부 전원장치

이하 첨부된 도면을 참조하여 본 발명의 테스트 모드시 내부 전원전압 클램프 회로를 상세히 설명한다.

제1도는 본 발명에 의한 테스트 모드시 내부 전원전압 클램프 회로의 바람직한 일 실시 예의 구성을 보인 도면이고, 제2도는 제1도의 일 실시 예의 동작상태를 설명하기 위한 상태표이다.

제1도를 참조하면, 외부에서 기준전압으로 인가되는 외부 전원전압(Vrefp)과, 내부 전원 발생수단인 내부 전원장치(16)에서 발생되는 내부 전원전압(1Vcc)을 비교하기 위하여 비교 수단인 비교기(13)가 필요하고, 비교기(13)에서 출력되는 Vpp 클램프 신호(15)는 내부 전원장치(16)의 전압 노드(node)에 연결된 클램프 수단인 NMOS트랜지스터(17)의 게이트로 입력된다.

비교 수단인 비교기(13)에서 외부 전원전압(Vrefp)과 내부전원 발생수단인 내부 전원장치(16)의 전압(1Vcc)을 비교하여 내부 전원장치(16)의 전압(IVcc)이 외부 전원전압(Vrefp)보다 높을 경우에 비교기(13)의 출력 Vpp 클램프 신호(15)가 하이(high)로 되어 NMOS 트랜지스터(17)가 도통되므로 내부 전원장치(16)에서 NMOS트랜지스터(17)를 전류(I)가 방전되어 내부 전원장치(16)의 전압 레벨이 내려가게 된다.

그리고 내부 전원장치(16)의 전압(1Vcc)이 외부 전원전압(Vrefp)보다 낮으면, 비교기(13)의 출력은 로우(low)가 되어 클램프 수단인 NMOS 트랜지스터(17)는 동작하지 않고, 전류도 흐르지 않는다.

또한 이 회로는 테스트 모드일 때만 유효하므로 비교기(13)는 테스트 모드임을 알려주는 TM 신호(14)에 의해 제어된다. 이 TM 신호(14)는 칩 내부의 특정 신호나 또는 모드 레지스터에 저장된 신호로 사용할 수 있으며, TM 신호(14)는 비교기(13)가 정상 동작모드와 구분되는 테스트 모드를 외부 신호로부터 선택할 수 있게 하는 테스트 모드 장치를 사용하여 발생시킨다.

제2도의 상태표를 참조하면, 테스트 모드가 아닌 정상 동작 모드로 TM 신호(14)가 로우(low)인 경우에 비교기(13)는 조건을 검사하지 않아서 비교기(13)에서 출력되는 Vpp 클램프 신호(15)가 로우로 되어 NMOS 트랜지스터(17)는 동작하지 않음을 알 수 있다.

그리고 TM 신호(14)가 하이(high)인 경우, 즉 테스트 모드임을 알려 주는 하이 상태의 TM 신호(14)가 입력되면, 비교기(13)는 조건을 검사하게 된다.

먼저 내부 전원장치(16)의 전압(1Vcc)이 외부 전원전압(Vrefp)보다 낮으면, 비교기(13)의 Vpp 클램프 신호(15)는 로우가 되므로 내부 전원장치(16)의 노드에서 방전됨 없이 내부 전원전압을 그대로 사용하고, 내부 전원장치(13)의 전압(1Vcc)이 외부 전원전압(Vrefp)보다 높으면, 비교기(13)의 출력 Vpp 클램프 신호(15)가 하이로 되어 NMOS 트랜지스터(17)가 턴온 상태가 되면서 내부 전원장치(16)의 노드로부터 전하가 방전되고, 내부 전원전압이 내려가게 된다.

이와 같이 테스트 모드의 동작을 수행할 경우에 내부 전원전압이 공급되는 외부 전원전압(Vrefp)보다 높다면, 내부 전원전압 클램프 회로의 역할이 더욱 중요함을 알 수 있다.

제3도는 내부 전원장치(16)로서 고전원전압을 발생하는 Vpp 전압 발생장치를 사용할 때의 Vpp 노드 방전 방식에 관한 도면이다.

제3도는 내부 고전원전압 예를 들면 Vpp 전압이 공급되는 외부 전원전압(Vrefp)보다 높은 경우로서, 동작은 제1도에서와 마찬가지로 Vpp 전압과 외부 전원전압(Vrefp)을 비교기(13)에서 비교하고, 비교 결과 Vpp 전압이 외부 전원전압(Vrefp) 보다 높을 경우에 비교기(13)의 출력 Vpp 클램프 신호(15)가 하이(high)로 되어 방전 경로를 만들고, Vpp의 전압 레벨을 조정하게 된다.

제4도 및 제5도는 내부 전원장치(16)인 Vpp 전압 발생장치의 디스에이블(disable) 제어 방식에 의한 전압 클럼프를 나타낸 블록도와 그 동작 상태표이다.

내부 전원장치(16)로 Vpp 전압 발생장치를 사용하는 경우에 제3도에서와 같이 방전하는 대신에 비교기(13)의 출력 Vpp 클램프 신호(15)가 Vpp 전압 발생장치의 동작을 멈추게 하여 Vpp 레벨을 클램프하는 방식을 사용하였다.

비교기(13)의 동작은 내부 전원장치(16)인 Vpp 전압 발생회로의 전압과 외부전원전압(Vrefp)을 비교하여, Vpp 전압 발생회로의 전압이 높으면 비교기(13)의 출력 Vpp 클램프 신호(15)가 하이(high)로 되고, 이 하이 신호에 의해 Vpp 전압 발생장치(16)는 디스에이블(disable)된다.

여기서도 Vpp 전압이 외부 전원전압(Vrefp) 보다 낮으면, 비교기(13)의 출력(15)이 로우(low)가 되고, Vpp 전압 발생장치는 인에이블된다.

제5도는 입력 신호들에 의한 비교기의 동작 상태표이다.

제5도에서도 제2도와 마찬가지로 TM 신호(14)에 의해서 테스트 모드가 아닐 경우에는 비교기(13)가 동작하지 않고, 테스트 모드일 경우에 비교기(13)는 조건을 검사하여 하이(high) 또는 로우(low)를 출력한다. 이 출력한 하이 또는 로우 신호에 의해서 Vpp 전압이 외부 전원전압(Vrefp)보다 높으면 Vpp 전압 발생장치가 디스에이블되어 내부 전원전압의 레벨을 조절할 수 있게 해 준다.

상기한 제1도, 제3도 및 제4도의 회로도에서 비교수단인 비교기(13)의 입력이 되는 외부 전원전압(Vrefp)은 웨이퍼 상태의 패드나, 패키지 상태에서의 핀을 통해 입력될 수 있다.

여분의 패드나 핀이 있는 경우에 그 패드나 핀을 이용할 수 있고 전원 출력 핀이 많은 경우에는 그 전원 출력 핀을 이용할 수도 있다.

이상에서와 같이 본 발명에 따르던, 반도체 메모리 장치의 여러 가지 테스트 과정에서 높은 전압과 온도를 가하게 될 경우에 공급되는 외부 전원전압으로 내부 전원전압을 만들어 동작하는 제품에서 공급되는 외부 전원전압이 높아짐에 따라 내부 전원전압도 따라서 높아지거나 내부 전원전압이 공급되는 외부 전원전압보다 높은 경우에 발생할 수 있는 문제를 해결하여 반도체 메모리 장치의 테스트 과정에서 장치에 무리를 주지 않으면서 안정한 테스트를 가능하게 해 준다.

그리고 본 발명이 상기한 실시 예에 한정되지 않고, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (5)

1. 외부 전원전압을 입력하여 내부 전원전압을 발생하는 내부전원 발생수단; 테스트 모드에서 인에이블되어 상기 외부 전원전압 및 상기 내부 전원전압을 비교하는 비교수단; 및 상기 비교수단의 출력에 응답하여 상기 내부 전원전압의 레벨이 상기 외부 전원전압의 레벨보다 높을 경우에 상기 내부전원 발생수단의 출력전류를 방전시켜 내부 전원전압이 상기 외부 전원전압 이상으로 상승되는 것을 방지하는 클램프 수단으로 구성됨을 특징으로 하는 테스트 모드시 내부 전원전압 클램프 회로.
2. 제1항에 있어서, 상기 클램프 수단은; 상기 내부전원 공급수단의 출력노드와 접지에 트랜지스터의 드레인 및 소오스가 각각 연결되고, 트랜지스터의 게이트에 상기 비교수단의 출력신호가 인가되게 접속된 것을 특징으로 하는 테스트 모드시 내부전원전압 클램프 회로.
3. 제1항에 있어서, 상기 테스트 모드는; 외부 전원전압의 레벨이 정상모드의 전압보다 높은 번인 테스트 모드인 것을 특징으로 하는 테스트 모드시 내부전원전압 클램프 회로.
4. 외부 전원전압을 입력하여 내부 고전원전압을 발생하는 내부 고전원 발생수단; 테스트 모드에서 인에이블되어 상기 외부 전원전압과 상기 내부 고전원전압을 비교하는 비교수단; 및 상기 비교수단의 출력에 응답하여 상기 내부 고전원전압의 레벨이 상기 외부 전원전압의 레벨보다 높을 경우에 상기 내부 고전원 발생수단의 출력전류를 방전시켜 내부 고전원전압이 상기 외부 전원전압 이상으로 상승되는 것을 방지하는 클램프 수단으로 구성됨을 특징으로 하는 테스트 모드시 내부 전원전압 클램프 회로.
5. 외부 전원전압을 입력하여 내부 고전원전압을 발생하고 디스에이블신호에 응답하여 디스에이블되는 내부 고전원 발생수단: 및 테스트 모드에서 인에이블되어 상기 외부 전원전압과 상기 내부 고전원전압을 비교하고 비교 결과 상기 내부 고전원전압의 레벨이 상기 외부 전원전압의 레벨보다 높을 경우에 상기 디스에이블신호를 발생하는 비교수단으로 구성됨을 특징으로 하는 테스트 모드시 내부 전원전압 클램프 회로.