KR0172346B1 - 반도체 장치의 전압클램프회로 - Google Patents
반도체 장치의 전압클램프회로 Download PDFInfo
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 반도체 장치에 관한 것으로, 특히 외부전원전압을 소정의 전압구간 동안 클램프시키는 반도체 메모리장치의 전압클램프회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래의 클램프회로들은 클램프구간의 조정을 휴즈를 사용하였다. 이른바, 휴즈옵션(fuse option)에 따라 출력전압의 클램프구간을 조정하였다. 이러한 휴즈의 설치에 따라 필요한 경우 상기 휴즈를 그대로 배치하던가, 아니면 필요에 따라 끊어버리게 된다. 주지하는 바와 같이 휴즈의 컷팅유무에 대한 결정은 메모리장치의 제작과정 중 중간과정에 해당하는 것으로써, 상기 휴우즈의 컷팅 후에도 많은 과정을 거친 후에 완전한 칩의 제작과정이 완료되는 것이다. 이에 따라 소망하는 클램프구간을 지니는 반도체메모리장치의 제작은 사용자의 요구에 응한 뒤 상당한 시간이 지나서야 완성된다. 이에 따라 반도체 메모리장치는 시장변화에 따라 상당한 타격을 받을 가능성이 있게 된다. 따라서 본 발명의 과제는 시장변화에 탄력적으로 적응하며 사용자의 요구에 신속하게 대응할 수 있는 반도체 메모리장치를 구현하는 것이다.
3. 발명의 해결방법의 요지
외부전원전압단자와 소정의 직류전압 발생기의 출력라인 상의 소정노드 사이에 소정 갯수의 접속된 클램핑소자들로 구성되는 클램핑수단과, 상기 클램핑수단을 구성하는 클램핑소자의 일단과 상기 출력라인 상의 소정노드 사이에 채널양단이 접속되고 제어전극이 소정의 패드에 접속된 클램핑 제어수단으로 이루어지고, 제1상태시 상기 패드를 소정의 제1전압에 접속하고 제2상태시 상기 패드를 소정의 제2전압에 접속함으로써 상기 클램핑수단의 클램프구간을 가변적으로 제어함을 특징으로 하는 반도체 메모리장치의 전압클램프회로를 구현함으로써 상기 과제를 달성하게 된다.
4. 발명의 중요한 용도
사용자의 요구에 신속하게 대처하며 시장변화에 탄력적으로 적응하는 반도체 메모리 장치.
Description
제1도는 클램프회로동작에 따른 출력전압의 파형을 보여주는 도면.
제2도는 종래의 일 실시예에 따른 전압클램프회로의 회로도.
제3도는 종래의 다른 실시예에 따른 전압클램프회로의 회로도.
제4도는 본 발명의 실시예에 따른 전압클램프회로의 회로도.
본 발명은 반도체 장치에 관한 것으로, 특히 외부전원전압의 일정한 전압변동구간 동안 출력전압을 소정전압레벨로 클램프시키는 반도체 메모리장치의 전압클램프회로에 관한 것이다.
반도체 메모리장치에서 칩 내부의 동작을 위한 일정한 직류전압을 얻기 위하여 내부전원전압 발생회로와 같은 직류전압 발생회로를 칩 내부에 내장하게 된다. 이러한 직류전압 발생회로의 출력은 통상적으로 상기 메모리장치의 동작을 위한 바이어스(bias)전압으로 사용된다. 한편 번인테스트와 같이 고전압을 사용하는 특별한 모드에서는 별도의 테스트전압이 필요하게 된다. 이러한 고전압레벨의 테스트전압을 공급하기 위하여 상기 직류전압 발생회로와는 다르게 설계된 테스트전압 발생회로가 칩 내부에 별도로 구비되어야만 한다. 결국 칩 내부에는 바이어스를 인가하기 위한 직류전압 발생회로와 상기 번인테스트의 동작을 위한 테스트전압 발생회로가 각각 하나씩 구비되어야 함으로써 반도체 메모리장치의 집적도는 떨어지게 된다. 이와 같은 문제점을 해소하기 위한 방편으로 상기 내부전원전압 발생회로와 같은 직류전압 발생회로의 출력전압을 외부전원전압에 종속시켜 사용하고 있다. 즉, 바이어스전압을 가하기 위하여서 외부전원전압의 일정한 변동구간동안 출력전압을 소정전압레벨로 클램프시키고, 외부전원전압이 상술한 것과 같은 특정 레벨 이상일 때는 상기 출력전압을 상기 외부전원전압 레벨에 비례하여 증가하도록 설계하게 된다. 이러한 목적을 달성하기 위하여 사용되는 것이 바로 반도체 메모리장치의 전압클램프회로이다. 제1도에 이와 같은 전압클램프회로동작에 따른 출력전압의 파형이 잘 나타나 있다. 즉, 소정의 외부전원전압레벨구간 예를 들면, 제1도의 V1에서 V2구간 동안 출력전압 Vout는 소정의 전압레벨 즉, Vc레벨로 클램프된다. 또, 외부전원전압이 상기 V2전압 이상일 때는 출력전압 Vout는 상기 외부전원전압의 변동에 비례하여 증가하게 된다. 따라서 상기 직류전압 발생회로로 입력되는 외부전원전압레벨이 V1-V2구간일 때는 칩 내부의 회로들로 바이어스를 위한 출력전압을 공급하게 되고, 상기 외부전원전압레벨이 V2전압 이상일 때는 칩 내부의 회로들로 테스트동작에 필요한 고전압을 공급하게 된다.
그러나 종래의 전압클램프회로에서 클램프구간은 일반적인 클램프회로가 담당하게 되는 것으로써, 상기 클램프구간을 가변적으로 사용할 수는 없게 된다. 이에 따라 필요한 경우 클램프구간을 가변적으로 조정할 수 있는 전압클램프회로에 대한 필요성이 제기되었는 바, 이는 반도체 메모리장치의 휴즈옵션(fuse option)으로 실현하게 되었다. 제2도 및 제3도에 도시된 회로들이 상기와 같은 휴즈옵션을 사용한 전압클랩프회로이다.
제2도를 참조하면, 외부전원전압단자 EVcc와 직류전압 발생회로(10)의 출력라인 상의 소정노드 N1 사이에는 4개의 다이오드들(11-14)이 직렬로 접속된다. 휴즈들(15-18)은 상기 각 다이오드들(11-14)과 병렬로 접속된다. 제2도와 같은 회로에서 출력전압의 클램프구간은 다이오드들(11-14)의 문턱전압의 합에 해당하는 전압만큼이다. 즉, 상기 다이오드의 문턱전압을 Vt라고 하면, 클램프구간 V1-V2는 4Vt만큼 된다. 이러한 클램프구간을 조정할 필요성이 있으면 상기 휴즈들(15-18)의 일부 혹은 전부를 그대로 놓아두던가 아니면 끊어버리면 된다. 따라서 휴즈의 컷팅유무에 따라서 클램프구간을 조정 가능하게 된다.
제3도를 참조하면, 외부전원전압단자 EVcc와 직류전압 발생기(20)의 출력라인 상의 소정노드 N2사이에는 다이오드 접속된 4개의 피모오스 트랜지스터들(21-24)이 직렬로 접속된다. 휴즈들(25-28)은 상기 각 다이오드 접속된 피모오스 트랜지스터들(21-24)과 병렬로 접속된다. 제3도와 같은 회로에서 출력전압의 클램프구간은 피모오스 트랜지스터들(21-24)의 문턱전압의 합에 해당하는 전압만큼이다. 즉, 상기 다이오드의 문턱전압을 Vt라고 하면, 클램프구간 V1-V2는 4Vt만큼 된다. 제2도의 경우와 마찬가지로 클램프구간을 조정할 필요성이 있으면 상기 휴즈들(25-28)의 일부 혹은 전부를 그대로 놓아두던가 아니면 끊어버리면 된다. 이에 따라 상기 제2도와 마찬가지로 휴즈의 컷팅유무에 따라 클램프구간을 조정 가능하게된다.
그러나 상기 제2도 및 제3도로 도시한 종래기술에 따른 클램프회로들은 클램프구간의 조정을 위해 도시된 바와 같이 휴즈를 사용하게 된다. 이른 바, 휴즈옵션(fuse option)에 따라 출력전압의 클램프구간을 조정하게 된다. 이러한 휴즈의 설치에 따라 필요한 경우 상기 휴즈를 그대로 배치하던가, 아니면 필요에 따라 끊어버리게 된다. 주지하는 바와 같이 휴즈의 컷팅유무에 대한 결정은 메모리장치의 제작과정 중 중간과정에 해당하는 것으로써, 상기 휴즈의 컷팅 후에도 많은 과정을 거친 후에 완전한 칩의 제작과정이 완료되는 것이다. 이에 따라 소망하는 클램프구간을 지니는 반도체 메모리장치의 제작은 사용자의 요구에 응한 뒤 상당한 시간이 지나서야 달성된다. 이에 따라 반도체 메모리장치는 시장변화에 따라 상당한 타격을 받을 가능성이 있게 된다.
따라서 본 발명의 목적은 시장변화에 탄력적으로 대응하는 반도체 메모리장치를 제공하는 데 있다.
본 발명의 다른 목적은 사용자의 요구에 신속하게 대처하는 반도체 메모리장치의 전압클램프회로를 제공하는 데 있다.
상기 본 발명의 목적들을 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 전 압클램프회로는,
외부전원전압단자와 소정의 직류전압 발생기의 출력라인 상의 소정노드 사이에 소정갯수의 접속된 클램핑소자들로 구성되는 클램핑수단과,
상기 클램핑수단을 구성하는 클램핑소자의 일단과 상기 출력라인 상의 소정노드 사이에 채널양단이 접속되고 제어전극이 소정의 패드에 접속된 클램핑 제어수단으로 이루어지고,
제1상태시 상기 패드를 소정의 제1전압에 접속하고 제2상태시 상기 패드를 소정의 제2전압에 접속함으로써 상기 클램핑수단의 클램핑구간을 가변적으로 제어함을 특징으로 한다.
이하 첨부된 도면을 사용하여 본 발명에 따른 반도체 메모리장치의 전압클램프회로에 대한 바람직한 실시예를 설명하겠다.
제4도는 본 발명의 실시예에 따른 반도체 메모리장치의 전압클램프회로를 보여주는 도면이다.
제4도를 참조하면, 외부전원전압단자 EVcc와 직류전압 발생회로(30)의 출력라인 상의 소정노드 N3사이에는 4개의 피모오스 트랜지스터들(31-34)이 직렬로 접속된다. 피모오스 트랜지스터 (32)와 피모오스 트랜지스터(33)의 접속점과 상기 노드 N3사이에는 클램핑 제어수단 즉, 피모오스 트랜지스터 P1의 채널양단이 접속된다. 상기 피모오스 트랜지스터 P1의 게이트단자는 소정의 패드(40)와 접속된다. 제4도와 같은 회로에서 출력전압의 클램프구간은 피모오스 트랜지스터들(31-34)의 문턱전압의 합에 해당하는 전압만큼이다.
여기서 상기 클램프구간을 조정해야 할 필요성이 제기된 경우, 제1상태 즉, 클램프구간을 길게 하고자 하면 상기 패드(40)를 소정의 제1전압 즉, 전원전압단자에 접속하고, 제2상태 즉, 클램프구간을 짧게 하고자하면 상기 패드(40)를 소정의 게2전압 접지전압단자에 접속하면 된다. 이렇게 되면 상기 제1상태시 상기 피모오스 트랜지스터 P1은 턴오프되고, 제2상태시 상기 피모오스 트랜지스터 P2는 턴온된다. 이에 따라 상기 제1상태시 클램프구간은 4Vt만큼이 되고, 제2상태시 클램프구간은 2Vt로 줄어들게 된다. 이와 같은 클램프구간의 조정을 위하여 상기 피모오스 트탠지스터 P1은 문턱전압이 아주 낮게 설계하여야 바람직하다.
이상과 같은 반도체 메모리장치의 클램프회로가 구현됨으로써 시장변화에 탄력적으로 적응하는 반도체 메모리장치가 구현된다. 즉, 본딩패드를 이용한 본딩옵션(bonding option)을 사용함으로써 칩제작 과정 중 패드(pad)와 리드(lead)간의 본딩시 상기 클램프구간을 조정하게 된다. 이러한 와이어본딩작업은 반도체 제작과정 중 조립하기 직전에 사용되는 단계로써 사용자의 요구를 신속하게 수용할 수 있게 된다. 따라서 사용자의요구 및 시장변화에 빠르게 대응하는 반도체 메모리장치의 전압클램프회로를 구현하게 된다. 본 발명의 실시예에서는 클램핑 제어수단 즉, 피모오스 트랜지프터 P1과 패드(40)를 하나씩 접속하는 구성을 나타내었으나, 상기 피모오스 트랜지스터와 패드를 필요에 따라 다수개 접속함으로써 클램핑구간의 변동은 얼마든지 가능하다. 또, 상기 피모오스 트랜지스터 P1의 게이트를 패드에 접속하여 사용하였으나, 이는 본 발명의 실시예에 불과한 것으로써, 상기 피모오스 트랜지스터 P1의 게이트를 필요에 따라 임의의 제어회로에 접속하는 것도 가능하다는 사실은 당분야에 통상의 지식을 가진 사람에게는 자명한 사실일 것이다.
Claims (5)
- 반도체 메모리장치의 전압클램프회로에 있어서, 외부전원전압단자와 소정의 직류전압 발생기의 출력라인 상의 소정노드사이에 소정갯수의 접속된 클램핑소자들로 구성되는 클램핑수단과, 상기 클램핑수단을 구성하는 클램핑소자의 일단과 상기 출력라인 상의 소정노드사이에 채널양단이 접속되고 제어전극이 소정의 패드에 접속된 클램핑 제어수단으로 이루어지고, 제1상태시 상기 패드를 소정의 제1전압에 접속하고 제2상태시 상기패드를 소정의 제2전압에 접속함으로써 상기 클램핑수단의 클램프구간을 가변적으로 제어함을 특징으로 하는 반도체 메모리장치의 전압클램프회로.
- 제1항에 있어서, 상기 제1 및 제2전압이 전원전압 및 접지전압임을 특징으로 하는 반도체 메모리장치의 전압클램프회로.
- 제1항 또는 제2항에 있어서, 상기 제1상태가 제2상태보다 클램프구간이 더 긴 상태임을 특징으로 하는 반도체 메모리장치의 전압클램프회로.
- 제1항에 있어서, 상기 클램핑 제어수단이 모오스 트랜지스터임을 특징으로 하는 반도체 메모리장치의 전압클램프회로.
- 제1항에 있어서, 상기 클램핑 제어수단의 제어전극이별도의 제어회로에 접속됨을 특징으로 하는 반도체 메모리장치의 전압클램프회로.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052597A KR0172346B1 (ko) | 1995-12-20 | 1995-12-20 | 반도체 장치의 전압클램프회로 |
| US08/770,627 US5914626A (en) | 1995-12-20 | 1996-12-19 | Voltage clamping circuit for semiconductor devices |
| JP8340705A JPH09298280A (ja) | 1995-12-20 | 1996-12-20 | 半導体装置の電圧クランプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950052597A KR0172346B1 (ko) | 1995-12-20 | 1995-12-20 | 반도체 장치의 전압클램프회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970051073A KR970051073A (ko) | 1997-07-29 |
| KR0172346B1 true KR0172346B1 (ko) | 1999-03-30 |
Family
ID=19441771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950052597A KR0172346B1 (ko) | 1995-12-20 | 1995-12-20 | 반도체 장치의 전압클램프회로 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5914626A (ko) |
| JP (1) | JPH09298280A (ko) |
| KR (1) | KR0172346B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5642073A (en) * | 1993-12-06 | 1997-06-24 | Micron Technology, Inc. | System powered with inter-coupled charge pumps |
| KR100505569B1 (ko) * | 1997-12-08 | 2005-10-19 | 삼성전자주식회사 | 동기식 디램 반도체 장치의 내부 전압 발생기 |
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| US6194944B1 (en) * | 1999-04-29 | 2001-02-27 | National Semiconductor Corporation | Input structure for I/O device |
| US6396315B1 (en) * | 1999-05-03 | 2002-05-28 | Agere Systems Guardian Corp. | Voltage clamp for a failsafe buffer |
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| US7138836B2 (en) * | 2001-12-03 | 2006-11-21 | Broadcom Corporation | Hot carrier injection suppression circuit |
| CN102165579B (zh) * | 2008-09-29 | 2014-03-12 | 株式会社半导体能源研究所 | 半导体器件 |
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| JP5780168B2 (ja) * | 2012-01-30 | 2015-09-16 | ブラザー工業株式会社 | インクジェットヘッドユニットの噴射調整方法、及び、インクジェットヘッドユニットの製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960011261B1 (ko) * | 1993-06-11 | 1996-08-21 | 삼성전자 주식회사 | 반도체집적회로의회로소자값조정회로및방법 |
| US5361001A (en) * | 1993-12-03 | 1994-11-01 | Motorola, Inc. | Circuit and method of previewing analog trimming |
-
1995
- 1995-12-20 KR KR1019950052597A patent/KR0172346B1/ko not_active IP Right Cessation
-
1996
- 1996-12-19 US US08/770,627 patent/US5914626A/en not_active Expired - Fee Related
- 1996-12-20 JP JP8340705A patent/JPH09298280A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR970051073A (ko) | 1997-07-29 |
| JPH09298280A (ja) | 1997-11-18 |
| US5914626A (en) | 1999-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20071001 Year of fee payment: 10 |
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| LAPS | Lapse due to unpaid annual fee |