KR100207938B1 - 어니일링된 반도체 디바이스 및 어니일링 방법 - Google Patents

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내용 없슴.

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어니일링된 반도체 디바이스 및 어니일링 방법
제1a 도 내지 1e도는 본 발명의 한 실시예에 따른, 절연 게이트 피일드 효과 트랜지스터(IGFET)의 제조를 설명한다.
제2도는 섭씨 400도 및 450도에서 어니일링된 웨이퍼의, 시간에 대한 Vth및 VCESAT를 도시한다.
[발명의 배경]
[발명의 분야]
본 발명은 반도체 디바이스 및 그들의 제조 분야에 관한 것이다.
특히, 본 발명은 반도체 웨이퍼를 어니일링(annealing)하는 향상된 방법 및 장치를 제공한다.
[관련 기술에 대한 설명]
고 주파수 실리콘 파워 디바이스 같은 집적 회로에서는 마이노리티 캐리어(minority carrier)의 수명 제어가 중요하다는 것이 공지되어 있다. 과거에는 마이노리티 캐리어 수명을 감소시키도록 금, 플래티늄 또는 다른 불순물들이 재결합 중심을 디바이스내에 도입하게끔 사용되어 왔다.
고 에너지 전자가 마이노리티 캐리어의 수명을 제어하도록 사용될 수 있다는 것도 인지되었다. 고 에너지 전자는 디바이스내로 도입될 수 있어서, 실리콘 원자 또는 이와 유사한 것을 정상적인 격자 위치로부터 이탈시킨다. 이탈된 원자는 실리콘 또는 도펀트 원자와 상호 작용하여, 실리콘의 가전자대와 정상적인 전도대 사이의 에너지 레벨을 지니는 원자의 조합을 형성한다. 이러한 에너지 레벨은 재결합 중심으로서 작용하며, 이는 금 또는 플래티늄 원자에 의해 형성되는 재결합 중심과 유사하다.
디바이스내로 도입되어 그러한 결함을 초래하는 전자는, 예를들면 0.8 내지 12 MeV의 에너지를 지니는 것으로 설명되어 왔다. 이러한 에너지의 전자는 다양한 형태의 전자 가속기 장치를 사용하여 생산될 수 있으며, 이것은 트랜스포머 가속기, Van de Graff 가속기, 또는 극단적으로는 선형 가속기 등과 같은 것이다.
향상된 디바이스 특성은 감소된 마이노리티 캐리어의 수명에 기인하는 전자 조사(electron irradiation)를 사용하여 얻어진다. 그러나, 디바이스가 적절한 기능을 발휘하기 위해서는 손상된 활성 부위의 최소한 일부가 어니일링(annealing)되어야만 한다. 전자 조사에 의한 손상 부분을 어니일링시키는 것은 종래의 오븐(oven)또는 로(furnace)에서의 베이킹 기술(baking techniques)을 사용하여 수행되어 왔다. 어니일링 공정은 적절한 디바이스 특성이 만들어지도록 신중히 제어되어야만 한다. 예를들면 급속 디바이스를 만들도록 VCESAT(온 (ON) 상태 스위치에 걸친 전압 강하) 및 Vth(쓰레숄드 전압(threshold voltage)는 신중히 제어되어서 최적화되어야만 한다. 또한 어니일링 단계는 디바이스에 다른 부정적인 결과를 초래하지 않는 조건에서 행해져야만 한다. 예를들면, 전자 조사 및 이후의 어니일링은 종종 완성된 반도체 웨이퍼(wafer) 또는 디바이스상에서 행해지기 때문에 어니일링은 알루미늄의 용융점 이하의 온도에서 행해져야만 한다.
전자 조사에 의한 손상에 대한 현재의 어니일링 방법은 변수에 대한 충분한 제어를 제공하지 못하여 반도체 성능에 영향을 주며 바람직스럽지 못한 특성을 지닌 디바이스를 생산하게 한다. 전자 조사, 오븐 어니일링 및 이것에 의한 디바이스에 특성에 미치는 효과등은, 예를들면 Carlsen 등의 Si 파워 디바이스에서의 수명 제어 (IEEE Transactions in Power Devices, 제29권 8호, 제1163 페이지) (1977년 8월)에 설명되어 있다. 반도체에서의 전자 조사에 의한 손상의 분야에 대한 특허는 미국 특허 제4,201,598호(Tanaka 외)를 포함하며, 이것은 전자 조사이후에 종래의 어니일링이 이루어지는 것을 소개한다.
마이노리티 캐리어 수명은 거의 증가시키지 않으면서 이와 동시적으로 VCESAT및 Vth와 같은 D.C. 전기적 특성이 제어 및 최적화될 수 있도록 전자 또는 감마선으로 손상된 디바이스를 부분적으로 어니일링시키는 방법 및 장치를 제공할 필요성이 있다.
[발명의 개요]
반도체 웨이퍼 및 디바이스를 어니일링시키는 방법 및 장치가 소개되며, 특히 이것은 방사선(radiation)에 의해 손상을 받은 디바이스에서 사용하려는 것이다. 본 발명의 방법은, 예를들면, VCESAT및 Vth와 같은 D.C. 전기적 특성의 제어 및 최적화를 제공함과 동시에 마이너리티 캐리어 수명을 과도하게 증가시키지 않는 기술을 제공한다.
또한 이에 결과된 디바이스는 종래의 어니일링된 디바이스보다도 스위치 작용중에 높은 단락회로 안전 작동부위 및 낮은 에너지 소모(energy dissipation)기능을 지닌다.
조상 의한 손상은, 완성된 디바이스, 즉 백메탈(back metal) 및 표면 패시베이션(Surface Passivation)을 지니는 디바이스에서 초래될 수 있다. 전자 조사는 그러한 디바이스와 같은 표면에 용이하게 침투될 수 있게 하는데 가장 바람직한 것이다.
바람직한 실시예에서, 전자 비임에 의한 손상을 지니는 완성된 반도체 디바이스의 어니일링 방법은 두단계로 수행된다. 제1단계는 급속 열 어니일링(rapid thermal annealing, RTA)이다. RTA이후에는 RTA보다 낮은 온도에서 종래의 오븐 또는 로 어니일링이 이루어진다.
가장 바람직한 실시예에서 RTA는 500℃보다 낮은 온도에서 약 5초 내지 10분 동안 수행된다. 선택적인 종래의 어니일링은 450℃ 또는 그 이하에서, 바람직스럽게는 275℃ 이상에서 약 5 내지 120분 동안 수행된다.
따라서, 본 발명의 한 실시예에서는, 상기 활성 부위에 손상을 일으키도록 디바이스를 조사하는 단계 및 방사선에 의한 손상을 부분적으로 어니일링시키는 단계등을 포함하며, 상기의 조사 단계는 전자 비임조사, 양자 조사, 중성자 조사, 알파선 조사 및 감마선 조사로 이루어진 그룹으로부터 선택된 방사선을 사용하며, 상기 어니일링 단계는 고강도의 광원을 방사선으로 인한 손상 부위에 배향시키는 단계를 더 포함한다. 고 강도의 광원은 상기 디바이스를 초당 15도 이상의 비율로 가열하도록 충분한 강도를 지니는 것이 바람직스러우며, 조사 단계는 0.8 내지 12 MeV의 에너지를 사용한다. 바람직한 실시예에서 조사 단계는, 전자 비임 조사를 사용하여, 금속화된 완성 반도체 디바이스에서 수행된다.
선택적인 실시예에서 본 발명은 반도체 디바이스를 전자 조사로 조사하는 단계, 및 급속 열 어니일링 및 오븐 또는 로 어니일링으로 반도체 디바이스를 어니일링시키는 단계를 포함하며, 상기 조사 단계는 반도체 디바이스의 최소한 하나의 활성 부위에 손상을 초래하고, 상기의 급속 열 어니일링은 최소한 부분적으로 디바이스의 온 - 상태 전압 강하를 최초 값으로 회복시켜, 상기 디바이스가 향상된 단락 회로 안전작동 부위를 지니게 한다.
다른 실시예에서 본 방법은 반도체 디바이스를 전자 조사로 조사하는 단계 및 반도체 디바이스를 급속 열 어니일링 및 오븐 또는 로어니일링으로 어니일링시키는 단계등을 포함하며, 상기 조사 단계는 반도체 디바이스의 최소한 하나의 활성 부위에 손상을 일으키고, 상기 급속열 어니일링은 최소한 부분적으로 상기 디바이스의 온 상태 전압 강화를 처음의 값으로 회복시켜, 상기 디바이스가 스위치 작용중에 소모된 요구 에너지를 지니게 한다.
반도체 디바이스도 소개된다. 한 실시예에서 디바이스는, 활성부위에 손상을 초래하도록 디바이스를 조사하는 단계 및 부분적으로 조사로 인한 손상을 어니일링시키는 단계를 포함하며, 상기 조사 단계는 전자 비임 조사, 양자 조사, 중성자 조사, 알파선 조사 및 감마선 조사등으로 이루어진 그룹으로부터 선택된 방사선을 사용하며, 어니일링 단계는 고 강도의 광원을 방사선에 의한 손상부위로 배향시키는 단계등을 더 포함한다.
[바람직한 실시예의 상세한 설명]
방사선(radiation)에 의해 초래되는 트랜지스터, 다이오드 및 다른 반도체 디바이스에 대한 물리적인 손상은 종종 필요한 것이며, 이것은 마이노리티 캐리어 수명을 단축시키도록 본건의 방법에 따라 디바이스내로 도입된다. 본건 기술분야의 전문가들에게 있어서는, 전자 비임의 조사가 특히 완전하게 금속화된 완성 반도체 디바이스와 함께 바람직한 실시예에서 사용된다는 것이 자명하지만, 본건에서의 방사선(radiation)은 전자 비임의 조사, 감마선의 조사 등을 포괄한 것이다.
이에 의해 초래된 손상은 종종 디바이스의 활성 영역을 통해 연장되며, 부분적으로는 디바이스가 적절히 기능하도록 어니일링된다.
어니일링 공정은 디바이스에서 수용가능한 D.C.의 전기적 파라메터를 산출하는데 중요하다. 예를들면, VCESAT(온 상태 전압 강하) 및 Vth(쓰레숄드 전압)는 어니일링 공정에 의해 영향을 받는, 디바이스의 전형적인 전기적 파라메터이다. 본건에서의 설명된 어니일링은 마이노리티 캐리어 수명을 거의 증가시키지 않고(다시 스위치 시간을 감소시키고), 이와 동시적으로 요구되는 VCESAT및 Vth값을 제공한다. 종래의 오븐이나 또는 로에서 수행되는 표준적인 어니일링은 조사에 의해 손상된 디바이스에서 정확하게 독립적으로 제어된 마이노리티 캐리어 수명을 낳지는 않는다.
어니일링은 이온 주입(ion implantation) 분야에서 사용되어져 왔다. 고 에너지 원자가 이온 주입 공정에서 기판 결정의 표면으로 들어가면, 결정의 표면은 최소한의 정도로 비결정질이 된다. 부분적으로 또는 완전히 기판의 최초 결정 구조를 재생하기 위하여 어니일링이 수행된다. 반도체 기판을 어니일링시키는 다양한 방법이, 로 어니일링, 급속 열 어니일링 등을 포함하여, 제안되어 왔다. 이것에 대한 이온 주입 및 어니일링 공정이 예를들면 1983년 Sze의 VLSI 기술(맥그로우힐, 제6장)에 설명되어 있다.
급속 열 어니일링(rapid thermal annealing, RTA)은 일반적으로 약 1내지 100 주울/㎠ 사이의 에너지 밀도로 레이저 비임을 사용한다. 레이저 또는 텅스텐 할로겐 램프의 사용은 최대 1000℃에서 수초동안에 주입 단층이 어니일링될 수 있게 하며 제한된 주입 확산으로 어니일링될 수 있게 한다. RTA는 1982년 뉴욕, 노츠 홀랜드에서 Baumgart 등이 고체와의 레이저 및 전자 비임의 상호 작용에서 CW CO2레이저 어니일링된 실리콘내의 결함 형성에서 논한바가 있다.
바람직한 실시예에서 본건에 소개된 방법은 제어된 조건하의 급속 열 어니일링(RTA)을 포함한다. 본건에서 급속 열 어니일링은 디바이스가 초당 15℃를 넘는 비율로 가열되는 것을 의미하며, 가장 바람직스럽게는, 광원(light source)을 바람직스럽게 사용하여 초당 30℃를 초과하는 비율로 가열하는 것을 의미한다. RTA는, 순전히 하나의 실례로서, A.G. 사에 의해 제조된 모델번호 610번의 텅스텐 할로겐 램프 어니일링 디바이스에서 수행될 수 있다. RTA 이후에는 선택적으로 저온에서의 종래의 로 또는 오븐 어니일링이 이루어진다.
RTA는 단기간의 RTA 인 것이 바람직스럽다. 단기간 이라는 의미는 어니일링이 약 5초 내지 10분 사이에서 수행된다는 것이다. RTA는 웨이퍼에서 측정한 온도가 500℃ 미만이도록 수행되는 것이 바람직스럽다.
RTA 이후에는 바람직스러운 실시예에서 약 5 내지 120분 동안 약 275℃ 내지 450℃ 사이의 온도에서 종래의 어니일링이 수행된다. 선택적으로는, RTA 및 선택적인 종래의 어니일링이 디바이스에 최초 VCESAT값의 50% 또는 그 이상의 값을 제공하기에 충분한 조건하에서 수행된다. 바람직한 실시예에서 VCESAT는 최초 VCESAT의 값의 90% 또는 그 이상이다.
제1도는 본건의 공정이 절연 게이트 피일드 효과 트랜지스터의 제조에 적용된 것을 도시한다. 제1a도에 도시된 바와 같이, 기판(2)은 예를들면 약 0.08 ohm - ㎝의 저항율을 지니는 P+실리콘 기판일 수 있도록 제공된다. 본 기술분야의 전문가들에게 잘 알려진 형태의 화학적 증기 디포지션 기술을 사용하여, 에피택시얼(epitaxial) N형 영역이 P+기판상에 디포지트된다.
제1b도에 도시된 바와같이, 마스킹 및 이온 주입 기술을 사용하여 P 영역(6, 8)이 에피택시얼 영역(4)내에 형성되어 채널 영역(10)에 의해 분리되며, P 영역(6, 8)은 예를들면 약 1 × 1016/㎠ 또는 그 이상의 총 엑셉터 농도(net acceptor concentration)를 지니도록 보론으로 도포된다.
이후에 제1c도에 도시된 바와같이 마스킹(masking) 및 주입기술이 P 영역(6, 8)에서 각기 N+영역(12, 14)을 형성하도록 다시 적용된다.
제1d도에서 산화물 단층(16)은 디바이스의 표면에 걸쳐 성장되며 도프된 폴리실리콘 게이트(18)가 그 위에 디포지트된다. 게이트는 전체 채널 영역(10) 및 최소한 P 영역(6, 8)과 N+영역(12, 14)에 걸쳐 연장되는 것이 바람직스럽다.
제1e도에 도시된 바와같이, 산화물 영역(16)은 게이트 및 이 게이트의 상부 및 측부상에 성장된 부가적인 산화물(19)로부터 짧은 거리로 연장되도록 이후에 선택적으로 마스크 및 에취(etch)된다.
금속 영역(20)이 디바이스의 상부에 디포지트된다. 실리콘 질화물과 같은 패시베이션(Passivation) 및 금속 영역(22)이 이후에 기판상에 디포지트된다.
제1e도에 도시된 완성 디바이스는 이후에 최소한 채널 영역(10)에서의 점 결함(point defect) 이 초래되도록(예를들면 1 내지 100 MeV 및, 바람직스럽게는 약 0.8 내지 12 MeV, 가장 바람직스럽게는 2, 4, 6, 8, 10 또는 12 MeV)인 고 에너지의 전자, 감마선 조사 또는 이와 비슷한 것등으로 포격된다(bombard). 웨이퍼는 이후에 급속 열 어니일링을 사용하여 어니일링되며, 이후에 선택적인 종래의 어니일링이 이루어진다.
[실시예]
절연된 게이트 바이폴라 트랜지스터(IGBT)에 적용되었던 기술이 아래에 설명되어 있다. 백 메탈(back metal) 및 표면 패시베이션으로 완성된 웨이퍼는 선형 가속기 (linear accelerator)에서 (상기에서 언급된) Carlsen등이 설명한 범위의 에너지를 사용하여 고 에너지의 전자로 조사되었다. 다음에 웨이퍼중 두 개는 A.G. 사에 의해 제조된 모델번호 610 번을 지니는 RTA 시스템에서 어니일링되었다.
웨이퍼는 형성 개스(forming gas) 내에서 일단의 텅스텐 - 할로겐원 램프로 어니일링되었다. 웨이퍼 #1는 짧은 펄스 폭(즉 약 30초의 펄스 폭)에서 전체 240초 동안 450℃로 어니일링되었다. 웨이퍼 #2는 약 20초 내지 약 10초로 변화하는 펄스 폭에서 총 55초 동안 450℃로 어니일링되었다. 다음에 Vth및 VCESAT는 각각의 펄스 이후에 Tektronix 커브 트레이서로 측정되었다.
결과적인 데이터는 표 1 및 제2도에 설명되어 있다. 표 1 및 제2도는 또한 Vth 및 VCESAT에 대한 이전의 조사 값(pre-irradiation value)을 도시한다. 제1도에 도시된 바와같이 웨이퍼들은 일반적으로 그들의 이전의 조사 값(pre-irradiation values)으로 어니일링되었다. Vth는 VCESAT보다 빨리 어니일링되는 경향이 있다. 예를들면, 120초 이후의 웨이퍼 #1에서는 Vth가 이전의 조사 값보다 단지 22% 미만 정도로 회복되지만VCESAT는 이전의 조사값보다 84%크다. 240초에서는 Vth가 최초 값의 15% 이내로 회복되는 반면에 VCESAT는 이전 조사 값의 단지 56%내에 있게 된다.
마찬가지로, 55초 이후의 웨이퍼 #2에 대하여는 Vth가 이전 조사 값의 15.5%내에 있게 되지만, VCESAT는 이전 조사 값의 단지 51%내에 있게 된다. 20초에서의 웨이퍼 #2에 대한 데이터는 잔류 데이터와는 일치하지 않는 것으로 나타났다. 이러한 불일치는, 웨이퍼에서의 측면 위치의 함수로서 약간의 정도로 변하는 것으로 밝혀졌던 웨이퍼상의 온도 측정에 기인하여 발생될 수 있었다.
제1도로부터의 데이터는 전자 방사에 의한 손상의 어니일링에 대한 제어가 급속 열 어니일링을 사용하여 450℃ 이하의 온도에서 보다 잘 이루어지는 것을 도시한다. 450℃ 또는 그 이상의 온도에서는 Vth및 VCESAT가, 표1의 데이터에 기초한 디바이스 파라메터의 예측 가능한 제어용으로는 너무 빠른 비율로 어니일링된다. 역으로 450℃의 어니일링은 처리 시간이 빠르다는 장점을 지니며, 부가적인 데이터가 웨이퍼 파라메터에 걸쳐 선택적인 제어를 얻도록 획득되므로 유용할 수 있다. 어떤 경우에서건 급속 열 어니일링의 사용은 종래의 어니일링보다는 디바이스 파라메터에 대하여 보다 나은 제어를 제공한다.
Figure kpo00002
RTA를 받지 않았던 제3의 웨이퍼와 함께, 웨이퍼 #1 및 #2는 형성 개스에서 두 시간동안 350℃의 오븐에서 어니일링되었다. 표 2에 도시된 바와같이 낮은 전류에서의 V및 V는 세 개의 모든 웨이퍼에 대해 거의 완전히 회복되었다.
Figure kpo00003
디바이스는 이후에 종래의 고 전류시험용 밀폐 팩키쥐내에 조립되며, 고 전류 테스트 데이터의 결과는 표 3에 도시되어 있다. 데이터는 Eoff (스위치 작용중에 소모된 에너지) 및 SCSOA (단락 회로 안전 작동 부위)에 대한 것뿐 아니라 20Amps에서 V에 대한 것도 보여주고 있다.
Figure kpo00004
웨이퍼 #1은 20 Amps에서 V를 지니며 이것은 표준 웨이퍼 #3 에 대한 것보다 단지 4%만이 낮다. 웨이퍼 #2는 웨이퍼 #3 보다 단지 9% 낮은 VCESAT를 지닌다. 그러나 웨이퍼 #1은 웨이퍼 #3 보다 36% 낮은 Eoff의 값을 지니며 웨이퍼 #2는 웨이퍼 #3 보다 14% 낮은 Eoff의 값을 지니는 것으로 보인다. 따라서 본건에서 소개된 방법은 Eoff와 V사이의 트레이드오프(tradeoff)를 신중하게 제어하고 최적화하도록 사용될 수 있다. 본건에서 설명된 방법으로 구성된 디바이스는 단지 약간 낮은 V를 지니지만, 충분히 낮은 Eoff를 지닌다. 다시 RTA가 450℃ 또는 그 미만에서 수행될 때 양호한 결과가 얻어지지만, 반면에 웨이퍼가 400℃ 또는 그 이하에서 RTA 처리되었을 때 특히 양호한 결과가 얻어진다. 그러나, 450℃에서의 상이한 어니일링 시간은 유사한 디바이스 특성을 초래한다는 것을 주목하여야 한다. 어떤 경우에서건, 종래의 어니일링만을 단독으로 사용하는 것보다는 RTA를 사용하는 것이 보다 양호한 제어를 얻는다. 낮은 Eoff의 값을 제공함으로써, 보다 적은 열이 스위치 작용중에 소모됨으로써 보다 작은 디바이스, 보다 높은 밀도 등의 사용을 가능하게 한다.
본건에서 소개된 방법은 또한 SCSOA에서 향상된 성능을 초래한다. 예를들면 SCSOA는 트랜지스터의 에미터가 10μ초 동안 접지되어 있으면서 컬렉터를 전원에 이르기까지 단락시킴으로써 테스트된다.
게이트 전압이 높을수록, 트랜지스터 통해 흐르는 전류가 높아진다.
RTA 처리된 트랜지스터들은 표준 디바이스보다 양호하게 수행되며, 10V가 아닌 13V의 SCSOA를 지닌다.
상기의 설명은 예시적인 것으로 의도된 것이며 제한적인 것이 아님을 이해하여야 한다. 상기 설명을 재고함으로써 많은 실시예들이 본 기술분야의 전문가들에게는 자명해질 것이다. 일례로서 급속 열 어니일링 단계는 텅스텐 할로겐 램프, 레이저등으로 수행될 수 있다.
또한, 감마선 조사, 양자 조사, 중성자 조사, 알파선 조사등과 같은 전자 비임 방사이외의 방사선을 사용하여 디바이스가 비결정질이 될 수 있다. 따라서, 본 발명의 범위는 상기 설명을 참조하여 결정되어서는 아니되며, 대신에 첨부된 청구범위 및 그러한 청구범위가 될만한 등가의 전체 범위를 참조하여 결정되어야만 한다.

Claims (10)

  1. 활성 부위를 지니는 반도체 디바이스의 생산 방법에 있어서, a. 활성 부위에 손상을 초래하도록 완전히 제조된 반도체 디바이스를 조사(irradiating)하는 단계; 및 b. 상기 조사에 의한 손상을 부분적으로 어니일링시키는 단계를 포함하고, 상기 조사 단계는, 전자 비임 조사, 양자 조사, 중성자 조사, 알파선 조사 및, 감마선 조사를 포함하는 그룹으로부터 선택된 방사선(radiation)을 사용하고, 상기 어니일링 단계는 상기의 방사선에 의한 손상부위에 고 강도의 광원을 배향시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스 생산 방법.
  2. 제1항에 있어서, 상기 고 강도의 광원은 초당 약 15℃ 이상의 비율로 상기 디바이스를 가열시키도록 충분한 강도를 지니는 것을 특징으로 하는 반도체 디바이스 생산 방법.
  3. 제1항에 있어서, 상기 광원의 배향 단계는 약 5초 내지 10분 동안 상기 광원을 배향시키는 단계인 것을 특징으로 하는 반도체 디바이스 생산 방법.
  4. 제1항에 있어서, 상기의 부분적인 어니일링 단계는 500℃ 이하에서 상기의 손상 부위를 어니일링시키는 단계인 것을 특징으로 하는 반도체 디바이스 생산 방법.
  5. 제1항에 있어서, 상기의 부분적인 어니일링 단계는 상기 디바이스의 온 (ON) 상태 전압 강하를 이것의 이전 조사 값(pre - irradiation value)의 50% 이내 또는 그 이상으로 회복시키는 것을 특징으로 하는 반도체 디바이스 생산 방법.
  6. 제5항에 있어서, 상기 부분적인 어니일링 단계는 상기 디바이스의 온 상태 전압 강하를 이것의 이전 조사값의 90% 이내 또는 그 이상으로 회복시키는 것을 특징으로 하는 반도체 디바이스 생산 방법.
  7. 스위치 작용중에 소모되는 요구 에너지를 지니는 반도체 디바이스 생산 방법에 있어서, a. 완전히 제조된 반도체 디바이스의 최소한 하나의 활성 부위에서 손상을 초래하는 전자 조사로 상기 반도체를 조사하는 단계 ; 및 b. 상기 반도체 디바이스를 급속 열 어니일링으로 어니일링시키고, 이후에 오븐(oven) 또는 로(furnace) 어니일링이 이루어지거나 또는 이루어지지 않는 단계를 포함하고, 상기 급속 열 어니일링은 최소한 부분적으로 상기 디바이스의 온 상태 전압 강하를 최초 값으로 회복시켜, 상기 디바이스가 상기 오븐 또는 로 어니일링 이후의 스위치 작용중에 소모되는 요구 에너지를 지니게 하는 것을 특징으로 하는 반도체 디바이스 생산 방법.
  8. 제7항에 있어서, 상기 단락 회로 작동 부위는, 상기 오븐 또는 로 어니일링으로만 어니일링된 디바이스에서의 단락 회로 작동 부위보다 큰 것을 특징으로 하는 반도체 디바이스 생산 방법.
  9. 요구 단락 회로 안전 작동 부위 및 스위치 작용중에 소모되는 에너지를 지니는 반도체 디바이스 제조 방법에 있어서, a. 최소한 백 메틸(back metal) 및 하나의 활성 부위를 지니는 디바이스를 제공하는 단계 ; b. 상기의 활성부위에 손상을 초래하며 약 1MeV 내지 20MeV 사이의 에너지를 지니는 전자 비임 방사선을 상기 디바이스에 조사하는 단계 ; c. 약 400 내지 450℃의 온도로 가열하는 급속 열 어니일링(Rapid Thermal Annealing)으로 약 5초 내지 10분 동안 상기 디바이스를 어니일링시키는 단계 ; 및 d. 상기 디바이스를 오븐 또는 로에서 어니일링시키는 단계를 포함하고, 상기 급속 열 어니일링 및 상기의 오븐 또는 로 어니일링은, 상기 조사 단계 이전의 디바이스의 VCESAT값의 약 90%보다 크거나 또는 같은 VCESAT값을 지니는 디바이스를 제공하고, 상기 디바이스는, 상기 오븐 또는 로 어니일링으로만 어니일링된 디바이스의 단락회로 작동 부위보다 큰 단락 회로 작동 부위 및, 상기 오븐 또는 로 어니일링으로만 어니일링된 디바이스 보다 작은 스위치 작용중의 소모된 에너지를 지니는 것을 특징으로 하는 반도체 디바이스 생산 방법.
  10. a. 최소한 백 메탈(back metal), 표면 패시베이션(surface passivation) 및 하나의 활성 부위를 지니는 절연 게이트 바이폴라 트랜지스터를 제공하는 단계; b. 상기 활성 부위내에 손상을 초래하며 약 8 내지 12 MeV 사이의 에너지를 지니는 전자 비임 방사선을 상기 디바이스에 조사하는 단계 ; c. 약 400 내지 450℃의 온도로 가열하는 급속 열 어니일링으로 상기 디바이스를 어니일링시키는 단계 ; 및 d. 상기 디바이스를 오븐 또는 로내에서 약 30 분 이상동안 어니일링시키는 단계에 의해 제조되는, 요구된 단락 회로 안전 작동 부위 및 스위치 작용중의 소모된 에너지를 지니는 반도체 디바이스로서, 상기 급속 열 어니일링 및 상기 오븐 또는 로 어니일링은, 상기 조사 단계이전의 디바이스의 VCESAT값의 약 90% 보다 크거나 또는 같은 VESAT값을 지니는 디바이스를 제공하고, 상기 디바이스는, 상기 오븐 또는 로 어니일링으로만 어니일링되는 디바이스의 단락 회로 작동 부위보다 큰 단락회로 작동 부위, 및 상기 오븐 또는 로 어니일링으로만 어니일링되는 디바이스보다는 작은 스위치 작용중에 소모된 에너지를 지니는 것을 특징으로 하는 반도체 디바이스 생산 방법.
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2752184B2 (ja) * 1989-09-11 1998-05-18 株式会社東芝 電力用半導体装置
JPH04152518A (ja) * 1990-10-16 1992-05-26 Toshiba Corp 半導体装置の製造方法
US5169796A (en) * 1991-09-19 1992-12-08 Teledyne Industries, Inc. Process for fabricating self-aligned metal gate field effect transistors
US5665639A (en) * 1994-02-23 1997-09-09 Cypress Semiconductor Corp. Process for manufacturing a semiconductor device bump electrode using a rapid thermal anneal
US5646057A (en) * 1994-07-25 1997-07-08 Taiwan Semiconductor Manufacturing Company Method for a MOS device manufacturing
US5426061A (en) * 1994-09-06 1995-06-20 Midwest Research Institute Impurity gettering in semiconductors
US6008092A (en) * 1996-02-12 1999-12-28 International Rectifier Corporation Short channel IGBT with improved forward voltage drop and improved switching power loss
US5940699A (en) * 1996-02-26 1999-08-17 Sony Corporation Process of fabricating semiconductor device
AU2452697A (en) * 1996-04-10 1997-10-29 Penn State Research Foundation, The Modifying solid crystallization kinetics for a-si films
US5994217A (en) * 1996-12-16 1999-11-30 Chartered Semiconductor Manufacturing Ltd. Post metallization stress relief annealing heat treatment for ARC TiN over aluminum layers
US6372520B1 (en) 1998-07-10 2002-04-16 Lsi Logic Corporation Sonic assisted strengthening of gate oxides
US6355493B1 (en) 1999-07-07 2002-03-12 Silicon Wafer Technologies Inc. Method for forming IC's comprising a highly-resistive or semi-insulating semiconductor substrate having a thin, low resistance active semiconductor layer thereon
KR100348702B1 (ko) * 1999-12-28 2002-08-13 주식회사 루밴틱스 급속 열처리 방법에 의한 도전성 투명 박막의 제조방법 및 그 방법에 의해 제조된 도전성 투명 박막
JP4252237B2 (ja) * 2000-12-06 2009-04-08 株式会社アルバック イオン注入装置およびイオン注入方法
JP4104133B2 (ja) * 2002-05-31 2008-06-18 スパンション エルエルシー 不揮発性半導体記憶装置及びその製造方法
DE10243758A1 (de) 2002-09-20 2004-04-01 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Verfahren zur Herstellung einer vergrabenen Stoppzone in einem Halbleiterbauelement und Halbleiterbauelement mit einer vergrabenen Stoppzone
DE102004017723B4 (de) * 2003-04-10 2011-12-08 Fuji Electric Co., Ltd In Rückwärtsrichtung sperrendes Halbleiterbauteil und Verfahren zu seiner Herstellung
US7205632B2 (en) * 2004-04-05 2007-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-scattering attenuator structure for high energy particle radiation into integrated circuits
JP2007294849A (ja) * 2006-03-27 2007-11-08 Seiko Epson Corp 半導体素子、半導体装置およびそれらの製造方法
US8610098B2 (en) * 2007-04-06 2013-12-17 Macronix International Co., Ltd. Phase change memory bridge cell with diode isolation device
US9396947B2 (en) 2011-08-25 2016-07-19 Aeroflex Colorado Springs Inc. Wafer structure for electronic integrated circuit manufacturing
US9378955B2 (en) 2011-08-25 2016-06-28 Aeroflex Colorado Springs Inc. Wafer structure for electronic integrated circuit manufacturing
US9378956B2 (en) 2011-08-25 2016-06-28 Aeroflex Colorado Springs Inc. Wafer structure for electronic integrated circuit manufacturing
US9312133B2 (en) 2011-08-25 2016-04-12 Aeroflex Colorado Springs Inc. Wafer structure for electronic integrated circuit manufacturing
EP2748845A4 (en) * 2011-08-25 2015-07-08 Aeroflex Colorado Springs Inc WAFER STRUCTURE FOR THE MANUFACTURE OF ELECTRONIC INTEGRATED CIRCUITS
WO2014178166A1 (ja) 2013-04-30 2014-11-06 ダイキン工業株式会社 化粧パネル及びそれを備えた空気調和機の室内ユニット
CN113436966B (zh) * 2021-06-24 2023-02-17 弘大芯源(深圳)半导体有限公司 一种具有增强的抗辐射性能的模拟集成电路加工方法
CN113668064B (zh) * 2021-07-29 2022-12-23 山西烁科晶体有限公司 一种优化碳化硅晶片电阻率的辐照方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151008A (en) * 1974-11-15 1979-04-24 Spire Corporation Method involving pulsed light processing of semiconductor devices
JPS5819125B2 (ja) * 1976-08-11 1983-04-16 株式会社日立製作所 半導体装置の製造方法
US4140560A (en) * 1977-06-20 1979-02-20 International Rectifier Corporation Process for manufacture of fast recovery diodes
JPS5680139A (en) * 1979-12-05 1981-07-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
JPS56100412A (en) * 1979-12-17 1981-08-12 Sony Corp Manufacture of semiconductor device
JPS56108231A (en) * 1980-02-01 1981-08-27 Ushio Inc Annealing method of semiconductor wafer
US4331485A (en) * 1980-03-03 1982-05-25 Arnon Gat Method for heat treating semiconductor material using high intensity CW lamps
US4357180A (en) * 1981-01-26 1982-11-02 The United States Of America As Represented By The Secretary Of The Navy Annealing of ion-implanted GaAs and InP semiconductors
JPS57210635A (en) * 1981-06-19 1982-12-24 Tokyo Daigaku Manufacture of semiconductor device
JPS5950531A (ja) * 1982-09-16 1984-03-23 Toshiba Corp 半導体装置及びその製造方法
US4472206A (en) * 1982-11-10 1984-09-18 International Business Machines Corporation Method of activating implanted impurities in broad area compound semiconductors by short time contact annealing
US4698486A (en) * 1984-02-28 1987-10-06 Tamarack Scientific Co., Inc. Method of heating semiconductor wafers in order to achieve annealing, silicide formation, reflow of glass passivation layers, etc.
US4576652A (en) * 1984-07-12 1986-03-18 International Business Machines Corporation Incoherent light annealing of gallium arsenide substrate
JPS61219133A (ja) * 1985-03-25 1986-09-29 Sony Corp 光照射アニ−ル装置
US4794217A (en) * 1985-04-01 1988-12-27 Qing Hua University Induction system for rapid heat treatment of semiconductor wafers
US4684413A (en) * 1985-10-07 1987-08-04 Rca Corporation Method for increasing the switching speed of a semiconductor device by neutron irradiation
JPS62128525A (ja) * 1985-11-29 1987-06-10 Matsushita Electric Ind Co Ltd 化合物半導体基板のアニ−ル方法
US4771016A (en) * 1987-04-24 1988-09-13 Harris Corporation Using a rapid thermal process for manufacturing a wafer bonded soi semiconductor

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Publication number Publication date
EP0405422A1 (en) 1991-01-02
KR910001915A (ko) 1991-01-31
US5017508A (en) 1991-05-21
JPH03129832A (ja) 1991-06-03

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