KR100207134B1 - 수지 패키지형 반도체 장치 성형용 금형 장치 및 반도체 장치의 수지 패키지 방법 - Google Patents

수지 패키지형 반도체 장치 성형용 금형 장치 및 반도체 장치의 수지 패키지 방법 Download PDF

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Abstract

본 발명은 제1금형 캐비티를 갖는 제1캐비티 블록, 제1금형캐비티에 상응하는 관계의 제2금형 캐비티를 갖는 제2캐비티 블록, 및 수지 재료를 러너를 통해 제1및 제2캐비티로 주입하는 게이트로 이루어진 반도체 장치를 수지 패키지하는 금형 장치에 관한 것이다. 게이트는 각 금형 캐비티의 해당 코너부에 대향하는 한 쌍의 게이트 핀 사이에 위치한다. 제1게이트 핀은 제1캐비티 블록에 별개이나 제거할 수 있게 삽입될 수 있으며, 제2게이트 핀은 제2캐비티 블록에 별개이나 제거할 수 있게 삽입될 수 있다. 또한, 게이트는 제1및 제2금형 캐비티 모두에 직접 개방된다.

Description

수지 패키지형 반도체 장치 성형용 금형 장치 및 반도체 장치의 수지 패키지 방법
본 발명은 IC, LSI 및 특정 유형의 게이트 어레이와 같은 반도체장치의 수지-패키지를 위한 성형용 금형 장치에 관한 것이다. 본 발명은 또한 이러한 성형용 금형 장치를 사용하여 반도체 장치를 수지-패키지하는 방법에 관한 것이다.
잘 알려진 바와 같이, IC와 같은 반도체 장치는 보통 보호용 수지패키지 중에 봉입되어 있다. 이러한 수지 패키지는 예를 들어, 대표적으로 일본국 특허 출원공개 제63-5538 호에 개제되어 있는 바와 같이, 주입 또는 전이 금형에 의해 형성시킨다. 편의상, 이 일본공보에 개제된 금형장치를 도시한 제13도 내지 제15도를 참조하여 설명한다.
제13도 및 제15도에 도시되어 있는 바와 같이, 선행기술의 금형 장치는 복수의 하 캐비티(97a)(제15도에서는 두 개만 도시됨)를 갖는 하부 캐비티 블록(5C), 하부 금형 캐비티(97a)에 상응하는 관계의 복수의 상부 금형 캐비티(97b)를 갖는 상부 금형 캐비티 블록(5D), 및 상이한 게이트(98)를 통해 각각의 하부 금형 캐비티(97a)와 소통하는 복수의 러너 그루브(runner groove)(53e)를 갖는 러너 블록(59)으로 이루어진다.
제14도에 도시된 바와 같이, 각 게이트(95)에는 하부 캐비티 블록(5C)과 러너 블록(59) 사이에 형성된 앵커링 리세스(96)에 제거할 수 있도록 수용되는 쐐기형 게이트 삽입부재(6C)가 제공된다. 도시된 예에서, 각하부 금형 캐비티(97a)는 네 면(99a-99d)의 직사각형이며 각 게이트(98)는 그 한면(99a)에서 해당하는 하부 금형 캐비티(97a)에 대해 개방되어있다.
종래의 수지 패키지용 금형 장치를 사용하는 데 있어서, 복수의 반도체 칩(3e)을 운반하는 리드프레임(2e)은 각 반도체 칩(3e)이 해당하는 한 쌍의 상부 및 하부 금형 캐비티(97a,97b)에 놓이도록 하부와 상부 캐비티블록(5C,5D) 사이에 장착된다. 이러한 조건에서, 유동성 수지재료를 해당 러너 그루브(53e) 및 게이트(98)를 통해 각 하부 금형 캐비티(97a)로 가압하에서 주입한다. 그 결과, 주입된 수지 재료는 하부 금형 캐비티(97a)에 충전된 다음 리드프레임(2e)의 다양한 개구부(도시하지 않음)를 통해 상부 금형 캐비티(97b)로 흘러 올라간다.
유동성 수지 재료는 각 게이트(98)(즉 게이트 삽입부재(6C))가 금형 장치를 반복 사용한 후에야 마모될 수 있도록 경도를 개선하는 필러(filler)를 함유할 수 있다. 이때에, 게이트 삽입부재(6C)의 제거성을 이용하여 그것만을 교체할 수 있다. 그러나, 종래의 금형 장치는 다음과 같은 단점을 갖고 있다.
첫째로, 종래의 금형 장치에서의 게이트 삽입부재(6C)는 하부 금형캐비티(97)의 일부를 이루기 때문에, 삽입부재(6C)가 상대적으로 넓은 플레이트 쐐기의 형태로 필요하게 된다. 그리하여, 수지-패키지 작동을 마친 후에는, 게이트 삽입부재(6C)는 필연적으로 몰딩된 수지 패키지의 측면 상에 비교적 큰 표시 또는 흔적을 남기게 되어, 패키지의 외관이 손상된다.
둘째로, 게이트 삽입부재(6C)의 크기가 크고 그 형태가 쐐기형 플레이트 형태이기 때문에, 매우 정확한 크기로 삽입부재(6C)를 제조하는 데에는 다소 문제가 있다. 또한, 게이트 삽입부재(6C)를 수용하는 리세스(96)는 상응하는 크기 및 모양을 필요로 하기 때문에, 고도의 정확한 크기의 갖는 리세스(96)를 형성하기가 어렵다. 그 결과, 종래의 금형장치의 제조가가 다소 높아진다.
세째로, 게이트 삽입부재(6C)에 의해 제공되는 게이트(98)가 그 한측면(99a)에서 하부 금형 캐비티(97a)에 개방되어, 그 결과 수지 패키지가 필연적으로 그 면에서 과량의 게이트 수지 흠집이 생긴다. 과량의 게이트 수지 흠집은 나중에 절단하여 제거되지만, 원 게이트 수지 흠집위치 때문에 다소 돌출된 흔적이 뚜렷이 나타나게 된다. 결과적으로, 몰딩된 수지 패키지의 모양이 훼손되며 돌출된 흔적은 상당한 변위를 유발할 수 있다.
네째로, 종래 금형 장치는 패키지의 사면에서 돌출된 다양한 리드(lead)를 갖는 QFP(Quad Flat Package)형 반도체 장치를 수지 패키지하는 데에는 사용할 수 없다. 특히, 종래 금형 장치의 게이트(98)는 하부 금형 캐비티(97a)의 한측(99a)에 위치하기 때문에, 반도체 장치의 리드는 이 측면(99a)으로부터 돌출되도록 만들어질 수 없다.
다섯째로, 게이트(98)는 하부 금형 캐비티(97a)로만 직접 개방되어 있기 때문에, 유동성 수지 재료가 먼저 하부 금형 캐비티(97a)를 채우고 리드프레임(2e)을 가로질러 상부 금형 캐비티(97b)로 흘러들어 간다. 그리하여, 수지 재료가 상부 금형 캐비티(97b)로 흘러 들어가는 경우에, 리드프레임(2e)은 수지 주입 압에 의해 위로 휘어지거나 변형된다. 그 결과, 반도체 장치의 일부분이 몰딩된 수지 패키지 내에서 위치 변위를 하게 되어 반품되는 반도체 장치가 생길 수 있다.
그러므로, 본 발명의 목적은 종래 금형 장치의 상기 문제점을 제거 또는 최소한 감소시킬 수 있는 수지 패키지형 금형 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 이러한 금형 장치를 사용하여 반도체 장치를 수지-패키지하는 방법을 제공하는 것이다.
본 발명의 또 다른 측면에 따르면, 제1금형 캐비티를 갖는 제1캐비티 블록; 제1금형 캐비티에 상응하는 제2금형 캐비티를 갖는 제2캐비티 블록; 및 러너를 통해 제1및 제2캐비티로 수지 재료를 주입하는 게이트로 이루어지며; 게이트는 각 금형 캐비티의 해당 코너부의 한 쌍의 대향하는 제1및 제2게이트 핀 사이에 위치하며, 제1게이트 핀은 제1캐비티 블록으로 별도로 그러나 제거 가능하도록 삽입될 수 있으며, 제2게이트 핀은 제2캐비티 블록으로 별도로 그러나 제거 가능하도록 삽입될 수 있고, 게이트는 제1및 제2금형 캐비티 모두에 직접 개방되어 있음을 특징으로 하는 반도체 장치를 유리하게 수지 패키지하기 위한 금형 장치를 제공한다.
상기 구조에 의해 제1및 제2게이트 핀은 제1및 제2캐비티 블록으로부터 분리되어 있어 그로부터 제거할 수 있기 때문에, 마모시에는 금형 장치 전체를 교체할 필요가 없고 게이트 핀만을 교체할 수 있다. 또한, 제1과 제2게이트 핀 사이의 게이트는 제1및 제2금형캐비티 모두에 직접적으로 개방되어 있기 때문에, 수지 재료를 두 캐비티로 동시에 흘려 보낼 수 있어, 패키지용 금형 장치에 놓인 리드프레임이 두 금형 캐비티 사이의 주입 압력차로 인하여 구부러지는 것을 방지할 수 있다. 그 결과, 패키지된 반도체 장치는 반도체 칩 및 리드에 있어서 위치변위를 일으키지 않는다.
바람직하게는, 제1및 제2게이트 핀 각각은 횡단면이 원형인 축을 가지며, 제1및 제2캐비티 블록 각각은 축(stem)을 제거 가능하도록 삽입하기 위한 원형 핀 삽입구를 가질 수 있다. 이 경우, 게이트가 하나의 캐비티 블록의 해당 모양의 리세스로 고정될 필요가 있는 플레이트 부재에 의해 제공되는 종래의 금형 장치와는 반대로 양 캐비티 블록뿐 아니라 게이트 핀 모두가 단순한 구조를 가지도록 제조할 수 있다. 그리하여, 금형 장치를 저가로 매우 쉽게 제조할 수 있다.
따라서, 제1및 제2게이트 핀 각각은 해당 캐비티 블록에 형성된 비원형 리세스에 회전할 수 없도록 고정시키기 위한 비원형 플랜지로 형성된 배면 말단부를 갖는다. 대표적으로, 각 게이트 핀의 비원형 플랜지는 한 쌍의 평행한 평평한 측면을 가지며, 해당 캐비티 블록의 비원형 리세스 역시 게이트 핀의 비원형 플랜지 상에 회전할 수 없도록 고정되는 평행한 한 쌍의 평평한 측면을 갖는다.
본 발명의 바람직한 실시예에 따라 제1및 제2게이트 핀 각각은 그 깊이가 제1및 제2금형 캐비티 쪽으로 점진적으로 감소되는 게이트 형성 그루브로 형성된 전향 말단부를 갖는다. 보다 상세하게는, 제1캐비티 블록은 상기 제1금형 캐비티의 코너부에 연결된 러너 그루브를 가지며, 제1게이트 핀의 게이트 형성 그루브는 제1금형 캐비티와 그 깊이가 실질적으로 같은 출구 그루브, 러너 그루브와 깊이가 실질적으로 같은 입구 그루브, 및 입구 그루브부로부터 출구 그루브부까지 그 깊이가 점진적으로 감소되는 중간 경사 그루브부를 포함한다. 마찬가지로, 제2게이트 핀의 게이트형성 그루브는 제2금형 캐비티와 그 깊이가 실질적으로 같은 출구 그루브, 및 출구 그루브부 쪽으로 그 깊이가 점진적으로 감소되는 경사 그루브부를 포함한다. 이러한 실시예의 강점에 대해서는 후술하겠다.
본 발명의 제2의 측면에 따라서, 제1금형 캐비티를 갖는 제1캐비티 블록, 제1금형 캐비티와 상응하는 관계의 제2캐비티 블록, 및 수지 재료를 러너를 통해 제1및 제2캐비티로 주입하는 게이트로 이루어지며, 게이트는 각 금형 캐비티의 해당 코너부에서 대향하는 한 쌍의 제1및 제2게이트 핀 사이에 있고, 제1게이트 핀은 제1캐비티 블록으로 별개이지만 제거할 수 있도록 삽입될 수 있으며, 제2게이트 핀은 제2캐비티 블록으로 별개이지만 제거할 수 있도록 삽입될 수 있고, 게이트는 제1및 제2금형 캐비티 모두에 대해 직접 개방되어 있는 금형 장치를 사용하여, 리드프레임에 탑재된 반도체 장치가 제1및 제2금형 캐비티에 의해 만들어진 공간에 위치하는 방식으로 제1및 제2캐비티 블록 사이에 리드프레임을 장착하는 단계; 제1및 제2캐비티 블록을 서로에 대해서 고정시키는 단계; 및 수지 재료를 러너 및 게이트를 통해 제1및 제2금형 캐비티로 동시에 주입하는 단계로 이루어짐을 특징으로 하는 반도체 장치를 수지패키지 하는 방법을 제공한다.
상기 방법에 따르면, 게이트는 각 금형 캐비티의 코너에 위치하기 때문에, 결과 반도체 장치의 수기 패키지는 동일한 코너에서 과량의 게이트 수지부 또는 흠집(과량의 러너 수지부 또는 흠집)을 갖게 된다. 그리하여, 과량의 게이트 수지 흠집은 패키지의 특정 측면부 보다는 코너에서 더 쉽게 절단하여 제거할 수 있다. 또한, 흠집의 흔적 또는 자국이 코너에 남게 되더라도, 외관상 두드러지지 않으며 패키지 크기의 정확성에 역효과는 주지 않을 것이다. 또한, 게이트에 대한 코너 위치는 수지 패키지를 리드가 그 사면에서 패키지로부터 돌출되는 QFP형 반도체 장치에 대해 수행할 수 있다는 점에서 유리하다.
본 발명의 다른 목적, 특징 및 장점은 첨부된 도면을 참고하여 바람직한 실시예의 하기 설명에 의해 명확해 질 것이다.
제1도는 본 발명이 유리하게 적용될 수 있는 반도체 장치 중간체를 도시한 부분 평면도.
제2도는 제1도에서 X1-X1 선으로 취한 단면도.
제3도는 본 발명을 구현한 금형 장치의 주요부를 도시한 부분 단면도.
제4a도는 동일한 금형 장치의 하부 캐비티 블록을 도시한 평면도.
제4b도는 하부 캐비티 블록의 부분 정면도.
제5a도는 제4a도에서 X2-X2선으로 취한 확대 단면도.
제5b도는 제4a도에서 X3-X3을 따라서 취한 확대 단면도.
제6a도는 동일한 금형 장치의 상부 캐비티 블록을 도시한 부분 정면도.
제6b도는 상부 캐비티 블록의 저면도.
제7도는 제6b도에서 X4-X4선으로 취한 확대 단면도.
제8a도는 동일한 금형 장치의 제1게이트 핀을 도시한 정면도.
제8b도는 제1게이트 핀의 평면도.
제9a도는 제1게이트 핀의 전향 말단부를 도시한 확대 평면도.
제9b도는 제1게이트 핀의 전향 말단부를 도시한 확대 측면도.
제9c도는 제9a도에서 X5-X5 선을 따라서 취한 확대 단면도.
제10a도는 동일한 금형 장치의 제2게이트 핀을 도시한 정면도.
제10b도는 제2게이트 핀의 저면도.
제11a도는 제2게이트 핀의 전향 말단부를 도시한 확대 저면도.
제11b도는 제2게이트 핀의 전향 말단부를 도시한 확대 측면도.
제11c는 제11a도에서 X6-X6선을 따라서 취한 확대 단면도.
제12도는 금형 장치를 사용하여 얻은 패키지된 반도체 장치를 도시한 투시도.
제13도는 반도체 장치를 패키지하는 선행 기술의 금형 장치를 도시한 단면도.
제14도는 선행 기술의 금형 장치에 결합된 게이트 삽입부를 도시한 투시도.
제15도는 선행 기술의 금형 장치의 하부 캐비티 블록을 도시한 확대 평면도.
첨부된 제1도 및 제2도에서는 본 발명에 따라 패키지된 반도체 장치 중간체의 예를 도시하고 있다. 참조 번호(1)로 일반적으로 나타낸 반도체 장치 중간체는 쿼드형 또는 QFP형 반도체 장치의 전구체이며 적합한 금속으로 만들어진 긴 스트립인 리드프레임(2)을 포함한다.
리드프레임(2)은 리드프레임의 길이 방향으로 일정한 핏치로 공간을 갖는 복수의 구획 바(22)(도면에서는 두 개만 도시함)와 함께 연결된 한 쌍의 길이 방향으로 연장된 측면 밴드(21)를 포함한다. 두 인접한 구획 바(22)는 각각 단일 반도체 장치를 제조하는 데에 사용되는 단위영역을 한정한다.
특히, 반도체 칩(3)을 탑재하기 위한 직사각형 또는 사각형의 다이패드(20)는 현수 바(suspension bar)(23) 및 지지 바(support bar)(24)에 의해 두개의 인접한 구획 바(22) 각각의 사이 중심에서 지지하고 있으며, 직사각형 또는 사각형 타이 프레임(27)은 다이 패드(20)를 둘러싸고 있다. 타이 프레임(27)은 내부로 연장된 다수의 내부 리드(25) 및 외부로 연장된 다수의 외부 리드(26)로 일체적으로 형성되어 있다. 반도체 칩(3)은 각각의 내부 리드(25)에 예를 들어 금으로 만들어질 수 있는 와이어(30)에 의해 전기적으로 결합된다.
사각형 타이 프레임(27)의 네 코너중의 하나에는 아웃컷(29)을 합체시킨 불연속부(28)가 있다. 이 아웃컷은 후술하는 바와 같이 수지 패키지 몰딩 시에 리드프레임(2) 아래로부터 유동성 수지 재료를 위로 흐르게 하는 기능을 한다.
제2도에 도시된 바와 같이, 다이 패드(20)의 하측은(40) 부분에서 금속성 열 싱크 플레이트(4)에 부착되어 있다. 또한, 각 내부 리드(25)의 하측은 직사각형으로 연장된 절연테이프(42)에 부착되어 있다(제1도 참조). 절연테이프(42)는 내부 리드(25)가 상호 접속을 단절시키지 않으면서 열 싱크 플레이트(4)와 직접 접속시키지 않도록 작은 핏치로 배열된 각 내부 리드(25)의 위치를 유지시키는 데에 제공된다. 본 발명은 또한 열 싱크 플레이트 및 절연테이프가 없는 반도체 장치에도 사용할 수 있다.
제3도는 제1도 및 제2도에 도시된 반도체 장치 중간체(1)를 수지 패키지하는 데에 사용되는 금형 장치를 도시한 것이다. 이 금형 장치는 주로 하부 캐비티 블록(5A), 상부 캐비티 블록(5B), 하부 캐비티 블록(5A)에 삽입된 제1게이트 핀(6A), 및 상부 캐비티 블록(5B)에 삽입된 제2게이트 핀(6B)으로 이루어진다. 도시하지는 않았지만, 금형 장치는 또한 전이 몰딩에 필요한 러너 블록, 수직으로 떨어진 한 쌍의 클램핑 부재, 및 수지 공급 장치(포트 및 플런저를 포함함)도 포함한다.
제4a도 내지 제4b도에 도시된 바와 같이, 하부 캐비티 블록(5A)은 직사각형 또는 사각형 금형 캐비티(50A)(하부 금형 캐비티) 및 러너 그루브(53)로 이루어진 상부면을 갖는다. 캐비티(50A) 및 러너 그루브(53)는 하부 캐비티 블록(5A)의 상부면으로부터 위로 다소 돌출된 연속 융기부(54A)로 둘러싸이거나 한정된다. 금형 캐비티(50A)는 네 코너부(51a-51d)를 가지며, 러너 그루브(53)의 한 말단부(53a)는 캐비티(50A)의 한 코너부(51a)에 결합된다 러너 그루브(53)의 다른 말단부(53b)는 도시하지 않은 러너 블록의 러너(도시하지 않음)에 결합되어, 유동성수지 재료를 러너 그루브(53)로 공급할 수 있게 한다.
상기 금형 캐비티(50A)의 한 코너부(51a)는 제1게이트 핀(6A)을 삽입할 수 있게 하는 하부 캐비티 블록(5A)의 격벽 두께를 수직으로 통과하는 원형 핀 삽입 보어(7A)로 이루어진다(제3도 참조). 제4b도에 잘 도시된 바와 같이, 하부 캐비티 블록(5A)의 하측면에는 핀 삽입 보어(7A)의 위치에 리세스(8A)가 형성되어 있다. 리세스(8A)는 후술하는 바와 같이 핀 삽입 보어(7A)에 제1게이트 핀(6A)을 삽입하는 경우에 위치 고정시키는 데에 사용된다.
제6a도 내지 제7도에 도시된 바와 같이, 상부 캐비티 블록(5B)의 하측면은 하부 금형 캐비티(50A)와 모양 및 크기가 일치하는 금형 캐비티(50B)(상부 금형 캐비티)로 이루어져 있다. 상부 금형 캐비티(50B)는 네 코너(51e-51h)를 가지며, 하부 금형 캐비티(50A)의 상기한 코너(51a)에 해당하는 캐비티(50B)의 한 코너(51e)가 제2게이트 핀(6B)이 삽입될 수 있도록 상부 캐비티 블록(5B)의 벽 두께를 수직으로 통과하는 원형 핀 삽입 보어(7B)로 이루어진다(제3도 참조). 제6b도에 잘 도시된 바와 같이, 상부 캐비티 블록(5B)의 상측면에는 핀 삽입 보어(7B)의 위치에 리세스(BB)가 형성되어 있다. 리세스(8B)는 핀 삽입 보어(7B)에 제2게이트 핀(6B)을 삽입하는 경우에 위치 고정시키는 데에 사용된다.
하부 캐비티 블록(5A)과는 달리, 상부 캐비티 블록(5B)은 러너 그루브를 갖지 않는다. 그러나, 상부 캐비티 블록(5B)은 하부 캐비티 블록(5A)의 융기부(54A) 및 러너 그루브(53)와 마주보는 관계의 상부 캐비티 블록(5B)의 하측으로부터 아래로 다소 돌출된 연속 융기부(54B)로 이루어져 있다. 그리하여, 상부 및 하부 캐비티 블록(5A,5B)을 함께 몰딩 접합시키는 경우에는, 반도체 장치 중간체(1)의 리드프레임(2)은 양 캐비티 블록의 융기부(54A,54B) 사이에 긴밀하게 고정시킬 수 있다.
제8a도 내지 제9c도에 도시 된 바와 같이, 제1게이트 핀(6A)은 단면이 원형이고 소정 길이 H의 축(61A)을 포함한다. 축(61A)은 하향 캐비티블록(5A)의 캐비티(50A)로 유동성 수지 재료가 통과하도록 게이트 형성 그루브(62A)를 갖춘 전향 말단부(60A)를 갖는다(제3도 참조). 특히, 제9c도에 도시된 바와 같이, 게이트 형성 그루브(62A)는 캐비티(50A)의 깊이에 해당하는 깊이 S1을 갖는 출구 그루브부(63A), 러너 그루브(53)(제3도 참조)의 깊이에 해당하는 깊이 S2를 갖는 입구 그루브부(64A), 및 깊이가 입구 말단 그루브부(64A)로부터 출구 그루브부(63A)로 점차로 감소하는 중간 경사 그루브부(65A)를 포함한다.
또한, 제8a도 및 제8b도에 도시되어 있는 바와 같이, 제1게이트 핀(6A)은 또한 막대(61A)의 배면 말단부에 위치한 확대된 플랜지(66A)를 포함한다. 플랜지(66A)는 절단면이 원형이 아니다. 특히, 플랜지(66A)는 적당량 L의 공간을 갖는 평행하는 한 쌍의 평평한 측면을 갖는다. 플랜지(66A)는 역시 평행한 한 쌍의 평평한 측면(80a)을 갖는 리세스(8A)(제3도 참조)에 수용된다. 그리하여, 플랜지(66A)는 플랜지(66A)의 측면(67a)이 리세스(8A)의 측면(80a)과 각도상 일치하는 경우에만 리세스(8A)에 고정된다. 또한, 일단 고정되면, 플랜지(66A)의 리세스(8A)에 대한 회전이 방지되어 게이트 형성 그루브(62A)의 방향성이 적절하게 유지된다.
제10a도 내지 제11c도에 도시되 어 있는 바와 같이, 제2게이트 핀(6B)은 또한 단면이 원형이고 소정 길이 H1를 갖는 축(61B)을 포함한다. 축(61B)은 상향 캐비티 블록(5B)의 캐비티(50B)로 유동성 수지 재료가 통과하도록 게이트 형성 그루브(62A)를 갖춘 전향 말단부(60B)를 갖는다(제3도 참조). 제11c도에 잘 도시된 바와 같이, 게이트 형성 그루브(62B)는 캐비티(50B)의 깊이에 해당하는 깊이 S3를 갖는 출구 그루브부(63B), 및 깊이가 출구 그루브부(63B)로 점차로 감소하는 경사 그루브부(65B)를 포함한다.
또한, 제10a도 및 제10b도에 도시되어 있는 바와 같이, 제2게이트 핀(6B)은 또한 축(61B)의 배면 말단부에 위치한 확대된 플랜지(66B)를 포함한다. 플랜지(66B)는 적당량 L1의 공간을 갖는 평행하는 한 쌍의 평평한 측면(67b)을 형성함으로써 원형이 아닌 단면을 갖는다. 플랜지(66B)는 역시 평행한 한 쌍의 평평한 측면(80b)을 갖는 리세스(8B)(제3도 참조)에 수용된다. 그리하여, 플랜지(66B)는 게이트 형성 그루브(62B)가 적당한 방향을 갖도록 플랜지(66B)의 측면(67b)이 리세스(8B)의 측면(80b)과 각도상 일치하는 경우에만 리세스(8B)에 고정될 수 있다.
상기 금형 장치는 다음과 같은 방식으로 반도체 장치 중간체(1)(제1도 및 제2도 참조)를 패키지하는 데에 사용할 수 있다.
제1단계에서, 제1및 제2게이트 핀(6A,6B)(제3도 참조)은 먼저 각각 하부 및 상부 캐비티 블록(5A,5B)의 핀 삽입구(7A,7B)에 고정된다. 이때에, 각 게이트 핀(6A,6B)의 플랜지(66A,66B)는 각 게이트 핀의 삽입 량을 결정하는 스토퍼로서 사용된다. 그리하여, 각 게이트 핀(6A,6B)의 막대 길이 H, H1(제8a도 및 제10a도)가 소정치로 미리 정해져 있는 경우에는, 각 게이트 핀의 삽입량에 대해 복잡한 조절을 할 필요가없다.
또한, 상기한 바와 같이, 제1게이트 핀(6A)의 플랜지(66A)의 측면(67a)은 제1게이트 핀(6A)을 해당 핀 삽입구(7A)로 적절하게 삽입하기 위해 하부 캐비티 블록(5A)의 리세스(8A)의 측면(80a)과 일치하도록 각도를 조절할 필요가 있다. 마찬가지로, 제2게이트 핀(6B)의 플랜지(66B)의 측면(67b)은 제2게이트 핀(6B)을 해당 핀 삽입 보어(7B)로 적절하게 삽입하기 위해 상부 캐비티 블록(5B)의 리세스(8B)의 측면(80b)과 일치하도록 각도를 조절할 필요가 있다. 그러므로, 제1 및 제2게이트 핀(6A,6B)의 각 게이트-형성 그루브(62A,62B)의 방향은 쉽게 러너 그루브(53)가 연장되어 있는 방향과 일치하도록 할 수 있으며, 그 결과 제1및 제2게이트 핀(6A,6B) 사이에 적절한 게이트(9)를 제공하게 된다.
다음 단계에서는, 리드프레임(2)의 각 타이 프레임(27)이 캐비티블록(5A,5B)의 각 융기부(54A,54B) 사이에 제3도에 도시된 바와 같이 각 캐비티 블록(5A,5B)의 캐비티(50A,50B)에 의해 만들어진 공간 안에 위치한 반도체 칩(3)과 고정되는 방식으로 두 캐비티 블록(5A,5B)사이에 리드프레임(2)을 놓는다. 이때에, 리드프레임(2)의 컷아웃(29)은 양 캐비티(50A,50B)가 러너 그루브(53)와 소통되게 게이트(9)가 양 캐비티(50A,50B)에 개방되도록 제1 및 제2게이트 핀(6A,6B) 사이에 위치시킬 필요가 있다.
이러한 조건에서, 유동성 수지 재료가 게이트(9)를 통해 각 캐비티(50A,50B)로 동시에 흘러가도록 러너 그루브(53)에 공급된다. 그 결과, 유동성 수지 재료가 리드프레임(2)의 상부 및 하부에서 실질적으로 동일한 압력으로 각 캐비티(50A,50B)안에 주사될 수 있어, 리드프레임(2)이 수지 주사압으로 인해 위로 또는 아래로 구부러지는 것이 방지된다.
수지 패키지 공정은 수지 재료의 경화시에 금형 장치를 개방함으로써 종료된다. 패키지 공정 후에는, 몰딩된 수지 패키지로부터 연장된 외부 리드(26)가 리드프레임(2)을 절단하고 각 외부 리드(26) 사이의 타이 프레임(27)을 부분적으로 제거함으로써 서로 전기적으로 분리한다.
최종적으로, 제12도에 도시된 바와 같이, 외부 리드(26)는 크랭크 형태로 구부러져 제품인 반도체 장치(1A)를 제공하게 된다. 제12도에서, 참고 번호(95)로 나타낸 수지 패키지는 네 개의 모서리를 깍은 코너(95a-95d)가 있는 직사각형 또는 사각형을 갖도록 도시하였다.
금형 장치가 개방된 경우에는, 제12도에 점선으로 표시한 바와 같이 몰딩된 수지 패키지(95)는 패키지(95)의 한 코너(95a)에 러너 수지가 과량인 부분 m이 생긴다. 그러나 수지가 과량인 부분 m은 수지 패키지 단계 다음에 절단하여 쉽게 제거할 수 있으며, 수지 과량인 부분 m의 흔적 P는 시각적으로 나타나지 않게 할 수 있다. 특히, 각 게이트 핀(6a,6B)의 게이트 형성 그루브(62A,62B)의 경사 그루브부(65A,65B)는 캐비티(50A,50B) 쪽으로 점진적으로 서로 접근하기 때문에(제3도 참조), 수지 과량부 m의 크기가 몰딩된 패키지(95) 근처에서 크게 압축되어, 수지 과량부 m의 제거를 더욱 촉진되고 흔적 또는 자국 P가 훨씬 작아진다.
한편, 게이트(9)를 형성하는 두 게이트 핀(6A,6B)은 몰딩된 수지패키지(95) 상에서 각 흔적 또는 자국을 남길 수 있다. 그러나, 게이트 핀(6A,6B)의 흔적은 매우 작으며 패키지(95)의 상기 한 코너(95a)만 위치한다. 그러므로, 코너(95a)의 게이트 핀(6A,6B)의 흔적은 다른 모서리를 깍은 코너(95b-95d)와 시각적으로 크게 상이하지 않으며, 패키지(95) 전체 외관이 손상을 주지 않는다.
금형 장치의 반복적 사용은 게이트(9) 근처의 각 게이트 핀(6A,6B)의 마모를 가져온다. 이 경우, 게이트 핀(6A,6B)의 하나 또는 두개 모두 만을 교체할 필요가 있으며, 이러한 교체는 게이트 핀의 제거 및 삽입으로 쉽고 신속하게 수행될 수 있다.
상기 본 발명은 여러 방식으로 변형될 수 있다는 것은 명백하다. 예를 들어, 특정 구조 및 크기의 다양한 구성부의 금형 장치는 상기 실시예에 의해 한정되지 않고 패키지 공정을 상이한 방법으로 수행할 수 있다. 또한, 본 발명 역시 QFP형 반도체 장치 이외에 다양한 유형의 반도체 장치를 수지 패키지하는 데에 적용할 수 있다. 또한, 각 게이트핀(6A,6B)의 게이트 형성 그루브(62A,62B)는 각 경사 그루브부(65A,65B) 대신에 평평한 그루브부를 가질 수 있다. 또한, 제1및 제2캐비티 블록(5A,5B) 각각은 복수의 수지 패키지를 동시에 몰딩하기 위해 복수의 금형 캐비티를 가질 수 있다. 이러한 변화는 본 발명의 정신 및 범위를 벗어나는 것이 아니며, 이러한 모든 변화는 당업자에게는 특허청구의 범위에 포함되는 것이 명확하다.

Claims (9)

  1. 제1금형 캐비티를 갖는 제1캐비티 블록; 제1금형 캐비티에 상응하는 관계의 제2금형 캐비티를 갖는 제2캐비티 블록; 및 수지 재료를 러너를 통해 제1및 제2캐비티로 주입하는 게이트로 이루어지며; 게이트는 각 금형 캐비티의 해당 코너부에 대향하는 한 쌍의 제1 및 제2게이트 핀 사이에 위치하며, 제1게이트 핀은 제1캐비티 블록에 별개이나 제거할 수 있게 삽입될 수 있으며, 제2게이트 핀은 제2캐비티 블록에 별개이나 제거할 수 있게 삽입될 수 있고, 게이트가 제1및 제2금형 캐비티 모두에 직접 개방됨을 특징으로 하여 반도체 장치를 수지 패키지하는 금형 장치.
  2. 제1항에 있어서, 제1 및 제2게이트 핀 각각이 깊이가 제1 및 제2금형 캐비티 쪽으로 점진적으로 감소하는 게이트 형성 그루브로 형성된 전향 말단부를 가짐을 특징으로 하는 금형 장치.
  3. 제2항에 있어서, 제1캐비티 블록이 제1금형 캐비티의 상기 코너부에 결합된 러너 그루브를 가지며, 제1게이트 핀의 게이트 형성 그루브가 깊이가 제1금형 캐비티와 실질적으로 동일한 출구 그루브부, 깊이가 러너 그루브와 실질적으로 같은 입구 그루브부, 및 깊이가 입구그루브부로부터 출구 그루브부로 점진적으로 감소되는 중간 경사 그루브부를 포함함을 특징으로 하는 금형 장치.
  4. 제2항에 있어서, 제2게이트 핀의 게이트 형성 그루브는 깊이가 제2금형 캐비티와 실질적으로 동일한 출구 그루브부, 및 깊이가 출구 그루브부로 점진적으로 감소되는 경사 그루브부를 포함함을 특징으로 하는 금형 장치.
  5. 제1항에 있어서, 제1 및 제2게이트 핀이 단면이 원형인 막대를 가지며, 제1 및 제2캐비티 블록 각각이 막대를 제거할 수 있게 삽입하기 위한 원형 핀 삽입 보어를 가짐을 특징으로 하는 금형 장치.
  6. 제5항에 있어서, 제1 및 제2게이트 핀이 해당 캐비티 블록에 형성된 비원형 리세스에 회전할 수 없게 고정되도록 하는 비원형 플랜지로 형성된 배면 말단부를 가짐을 특징으로 하는 금형 장치.
  7. 제6항에 있어서, 상기 각 게이트 핀의 비원형 플랜지가 평행한 한 쌍의 평평한 측면을 가지며, 상기 해당 캐비티 블록의 비원형 리세스 역시 상기 각 게이트 핀의 비원형 플랜지 상에 회전할 수 없게 고정되도록 평행한 한 쌍의 평평한 측면을 가짐을 특징으로 하는 금형 장치.
  8. 제1금형 캐비티를 갖는 제1캐비티 블록, 제1금형 캐비티에 상응하는 관계의 제2금형 캐비티를 갖는 제2캐비티 블록, 및 수지 재료를 러너를 통해 제1 및 제2캐비티로 주입하는 게이트로 이루어지며, 게이트는 각 금형 캐비티의 해당 코너부에 대향하는 한 쌍의 제1 및 제2게이트 핀 사이에 위치하며, 제1게이트 핀은 제1캐비티블록에 별개이나 제거할 수 있게 삽입될 수 있으며, 제2게이트 핀은 제2캐비티 블록에 별개이나 제거할 수 있게 삽입될 수 있고, 게이트가 제1 및 제2금형 캐비티 모두에 직접 개방됨을 특징으로 하는 반도체 장치를 사용하여, 리드프레임에 탑재된 반도체 장치를 제1 및 제2금형 장치에 의해 만들어진 공간에 위치하는 방식으로 제1 및 제2캐비티 블록 사이에 리드프레임을 놓는 단계; 제1 및 제2캐비티 블록을 서로에 대해 고정시키는 단계; 및 수지 재료를 러너 및 게이트를 통해 제1 및 제2금형 캐비티로 동시에 주입하는 단계로 이루어짐을 특징으로 하는 반도체 장치의 수지 패키지 방법.
  9. 제8항에 있어서, 리드프레임이 게이트에 해당하는 위치에서 수지 재료를 통과시키는 컷아웃을 가짐을 특징으로 하는 방법.
KR1019960037018A 1995-08-31 1996-08-30 수지 패키지형 반도체 장치 성형용 금형 장치 및 반도체 장치의 수지 패키지 방법 KR100207134B1 (ko)

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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3727446B2 (ja) * 1997-08-19 2005-12-14 沖電気工業株式会社 半導体装置の樹脂封止成形金型
US6316821B1 (en) 1998-09-28 2001-11-13 Cypress Semiconductor Corporation High density lead frames and methods for plastic injection molding
US6331728B1 (en) 1999-02-26 2001-12-18 Cypress Semiconductor Corporation High reliability lead frame and packaging technology containing the same
JP3552613B2 (ja) * 1999-10-28 2004-08-11 インターナショナル・ビジネス・マシーンズ・コーポレーション モールド装置及びモールディング方法
US6481996B1 (en) * 2000-05-25 2002-11-19 The Tech Group, Inc. Tapered mold runner block
JP3660861B2 (ja) * 2000-08-18 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
US20020043389A1 (en) * 2000-09-29 2002-04-18 Selvarajan Murugan Virtual gate design for thin packages
KR100555495B1 (ko) * 2003-02-08 2006-03-03 삼성전자주식회사 칩 어레이 몰딩용 몰드 다이, 그것을 포함하는 몰딩 장치및 칩 어레이 몰딩 방법
US20040178514A1 (en) * 2003-03-12 2004-09-16 Lee Sang-Hyeop Method of encapsulating semiconductor devices on a printed circuit board, and a printed circuit board for use in the method
JP2004114696A (ja) * 2003-11-28 2004-04-15 Oki Electric Ind Co Ltd モールドパッケージ及びその製造方法
US7691315B2 (en) * 2005-07-18 2010-04-06 T.F.H. Publications, Inc. Injection mold having cavities in series
JP4489100B2 (ja) * 2007-06-18 2010-06-23 株式会社東芝 半導体パッケージ
JP6526463B2 (ja) * 2015-03-31 2019-06-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6738676B2 (ja) * 2016-07-12 2020-08-12 株式会社三井ハイテック リードフレーム

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS635538A (ja) * 1986-06-25 1988-01-11 Mitsubishi Electric Corp 樹脂封止形半導体装置の成形用金型
JPH029142A (ja) * 1988-06-28 1990-01-12 Fujitsu Ltd 半導体装置の製造方法
US5123826A (en) * 1990-02-13 1992-06-23 Motorola, Inc. Molding pot having configured bottom
JP2564707B2 (ja) * 1991-01-09 1996-12-18 ローム株式会社 電子部品用リードフレームにおけるモールド部のマルチ式成形方法及び成形装置
JP2586831B2 (ja) * 1994-09-22 1997-03-05 日本電気株式会社 樹脂封止用金型および半導体装置の製造方法
JPH09115936A (ja) * 1995-10-23 1997-05-02 Mitsubishi Electric Corp 半導体装置の樹脂封止用金型

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Publication number Publication date
TW312650B (ko) 1997-08-11
KR970013238A (ko) 1997-03-29
JP3483994B2 (ja) 2004-01-06
JPH0969536A (ja) 1997-03-11
US5750153A (en) 1998-05-12

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