KR100186919B1 - 기억장치 및 그 제조방법 - Google Patents

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KR100186919B1
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히데코 오카다
고사쿠 야노
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모리시다 요이치
마쯔시다 덴키 산교 가부시키가이샤
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Abstract

절연성기판상에 제 1 알루미늄배선이 형성되어 있다. 실리콘산화막에 형성된 개구부내에는 텅스텐전극과 실리콘을 포함하는 알루미늄합금전극으로 구성되는 유니트셀이 형성되어 있다.실리콘산화막상에 제 1 알루미늄배선과 직교하는 다수의 선 형상 제 2 알루미늄배선이 형성되어 있다. 다수의 제 1, 제 2 알루미늄배선의 각 교점에 유니트셀이 배설되고, 메모리셀어레이를 구성하고 있다. 유니트셀에 대전류를 흐르게 하면 알루미늄합금전극중의 실리콘이 반대방향으로 이동하여 계면부근에 실리콘이 석출하고, 저항값이 증대한다. 반대방향의 대전류를 흐르게하면 실리콘이 확산하여 저항값이 저하된다. 이 저항값의 고저를 검지함으로써 데이터를 읽어낸다.

Description

기억장치 및 그 제조방법
제1도는 제1 실시예에 관한 기억장치의 구조를 개략적으로 나타내는 사시도
제2 (a),(b)도는 각각 제1 실시예에 관한 기억장치의 평면도 및 단면도
제3도는 제1 실시예에 관한 기억장치의 유니트셀 부분에 있어서 데이터 써넣기의 원리를 설명하기 위한 단면도
제4 (a)~(d)도는 제2 실시예에 관한 기억장치의 제조공정을 나타내는 단면도
제5 (a)~(d)도는 제3 실시예에 관한 기억장치의 제조공정을 나타내는 단면도
제6 도는 제3 실시예에 있어서 각 개구부 사이의 어긋남을 설명하기 위한 평면도
제7도는 제4 실시예에 관한 기억장치의 단면도
제8 (a),(b)도는 제4 실시예에 관한 기억장치의 유니트셀 부분에 있어서 테이터의 써넣기, 소거의 원리를 설명하기 위한 단면도
제9도는 제5 실시예에 관한 반도체 집적회로의 단면도
제10 (a),(b)도는 제5 실시예에 관한 반도체 집적회로 및 일반적인 DRAM의 구조를 개략적으로 나타내는 평면도
제11도 (a)~(d)도는 제6 실시예에 관한 반도체 기억장치의 제조공정을 나타내는 단면도
제12도는 제6 실시예에 관한 반도체 기억장치의 전기회로도
제13도는 종래의 휴즈를 이용한 불휘발성 메모리의 전기회로도
* 도면의 주요부분에 대한 부호의 설명
2 : 제 1 알루미늄배선 3 : 실리콘산화막
4 : 텅스텐전극 5 : 알루미늄전극
6 : 제 2 알루미늄배선 Mc : 유니트셀
(발명의 배경)
본 발명은 컴퓨터 등의 외부기억장치로서의 응용이 가능하고 초LSI내에 조립하여 내부기억장치로서의 응용도 가능한 저항값의 변화를 이용한 기억장치 및 그 제조방법에 관한 것이다.
최근, 컴퓨터에 내장되는 초LSI에 의하여 구성되는 프로세서 등의 처리능력이 크게 향상함에 따라 대용량의 외부기억장치가 필요하게 되고 있다. 그 대용량의 외부기억장치를 구성하는 디바이스로서는, 예를들면 자기디스크나 CD-ROM, 실리콘 반도체를 이용한 IC 기억장치 등이 일반적으로 사용되고 있다.
특히 불휘발성메모리로서, 예를들면 미국특허 제 5,278,784호 공보에 개시되는 바와 같이, 휴즈를 이용한 것이 알려져 있다. 상기 공보중에는 제 13 도에 나타내는 바와 같이, 다수의 메모리셀을 매트릭스 형상으로 배치하여 메모리셀어레이를 구성하고, 각 메모리셀을 워드선(100)과 비트선(101a~101c)에 의하여 각각 열과 행에 따라접속한 것이다. 제 13 도에 있어서, 106a~106c는 선택용트랜지스터이고, 이 선택용트랜지스터(106a~106c)의 게이트는 각각 상기 워드선(100)에 접속되어 있다. 105a, 105b는 각각 메모리셀 사이를 접속하는 보초트랜지스터이다. 103은 상기 각 선택용트랜지스터(106a~106c)의 소스에 공통으로 접속되는 소스선이다. 각 메모리셀과 비트선(101a~101c) 사이에는 불휘발성메모리셀로서 기능하는 휴즈(104a~104c)가 각각 끼워져 설치되어 있다. 즉, 대전류를 흐르게 함으로써 휴즈(104a~104c)의 어느 하나를 용단(溶斷)시키고, 이 휴즈(104a~104c)가 단선하고 있는 상태와 단선하고 있지 않은 상태를 1 상태, 0 상태로 규정함으로써 이 휴즈(104a~104c)를 불휘발성메모리(ROM)로서 이용할 수 있다.
그러나, 종래의 자기디스크, CD-ROM이나 휴즈를 이용한 ROM 등의 불휘발성메모리에는 이하와 같은 문제가 있었다.
자기디스크나 CD-ROM 등은 대용량화는 가능하지만, 엑세스 시간도 길어진다.
따라서, 이들의 메모리를 대용량화하여 컴퓨터의 처리능력을 높이도록 하여도 본래 컴퓨터가 가지고 있어야할 처리능력을 충분히 발휘할 수 없다. 그 결과, 외부기억장치가 컴퓨터의 처리능력향상을 위한 장애가 되고 있었다.
한편, IC 기억장치나, 상술한 휴즈를 이용한 ROM에서는 초LSI와 같은 정도의 속도로 엑세스할 수 있으나, 대용량화에 따른 칩사이즈가 증대하므로 제조단가도 증대하고, 매우 고가의 것으로 된다.
또한, 이들의 불휘발성메모리는 구조적으로 바꿔쓰기를 할 수 없으므로, RAM으로서 사용할 수 없는 등, 응용분야도 매우 한정되어 있다.
(발명의 개요)
본 발명은, 서로 다른 종류의 도전성 재료로 구성되는 2개의 막 사이에 전류를 흐르게 했을 때에 생기는 현상, 특히 도전성 재료를 구성하는 원자 등이 전류의 영향으로 이동했을 때에는 저항값이 변화한다는 종래의 바람직하지 않다고 생각되어온 현상에 착안하여 된 것이고, 그 목적은 저항값이 변화한다는 현상을 기억기능으로 이용함으로써, 각종 메모리로서 응용이 가능한 전혀 새로운 기어장치를 제공하는 것에 있다.
본 발명에 제 1 기억장치는 제 1 도전성부재와 상기 제 1 도전성부재와 서로 대향하여 설치된 제 2 도전성부재와, 상기 제 1 도전성부재와 상기 제 2 도전성부재사이에 끼워져 설치되고, 소정값 이상의 전류를 흐르게 했을 때에 생기는 원자의 이동에 기인하여 저항이 변화하는 특성을 갖고, 저항이 높은 상태와 저항이 낮은 상태를 데이터로 유지하는 기능을 갖는 저항변화부재를 구비하고 있다. 그리고, 상기 제 1, 제 2 도전성부재를 통하여 상기 저항변화부재에 상기 소정값 이상의 제 1 전류를 흐르게 함으로써 상기 데이터의 써넣기가 가능하게, 상기 소정값보다도 작은 제 2 전류를 흐르게 함으로써 상기 데이터의 읽어내기가 가능하게 구성되어 있다.
이 구성에 의하여, 데이터의 유지기능을 갖는 저항변화부재를 이용하여 데이터의 써넣기, 읽어내기, 소거 등이 가능해지고, 이 데이터는 불휘발성이다. 게다가 저항변화부재의 구조는 단순하므로 매우 작은 영역에 형성할 수 있다. 따라서, 각 저항변화부재를 단위셀로 하면 각 단위셀 개별로 데이터의 써넣기, 읽어내기, 소거 등이 가능한 불휘발성의 메모리를 고밀도로 구성하는 것이 가능하다. 따라서, 기억장치의 집적도를 높여도 엑세스 시간의 증대를 초래하지 않고, 컴퓨터의 외부기억장치로서 사용한 경우에도 컴퓨터의 처리능력이 충분히 발휘되어진다.
상기 제 1 기억장치에 있어서, 상기 저항변화부재를 상기 소정값 이상의 전류에 의한 구성원자의 이동에 의하여 단부부근에 보이드를 생기게 함으로써 저항이 변화하는 특성을 갖는 재료로 구성할 수 있다.
또한, 상기 저항변화부재를 대부분 순수 알루미늄에 의하여 구성 할 수 있다.
상기 제 1 도전성부재와 상기 제 2 도전성 부재를 층간절연막을 통하여 적층하고, 상기 층간절연막에 상기 제 1, 제 2 도전성부재를 접속하는 개구부를 형성하고, 상기 저항변화부재를 상기 개구부에서 텅스텐전극과 함께 적층된 알루미늄전극으로 할 수 있다.
이들 구성에 의하여, 단부부근에 보이드가 생기는 것에서 저항값이 변화한다는 저항변화부재의 특성을 이용하여 데이터의 써넣기, 읽어내기가 가능해진다. 따라서, 각 저항변화부재를 단위셀로 하면 각 단위셀 개별로 써넣기, 소거가 가능한 불휘발성 기억장치가 얻어진다.
상기 기억장치에 있어서, 상기 알루미늄전극과 상기 텅스텐전극 사이의 접촉면적을 상기 알루미늄전극과 상기 제 1 도전성부재 또는 제 2 도전성부재 사이의 접촉면적보다도 작게하는 것이 바람직하다.
이 구성에 의하여, 저항변화부재의 양단중 접촉면적이 작은 측의 단부에서의 전류밀도가 높아지므로, 그부위에 보이드가 발생하도록 전류를 흐르게 함으로써, 보이드 발생시간의 단축이 가능해진다. 따라서, 데이터의 써넣기 시간이 단축되고, 기억장치의 실용적 가치가 향상한다.
상기 저항변화부재에 상기 데이터가 써넣어진 상태에서, 제 1, 제 2 도전성부재를 통하여 상기 저항변화부재에 상기 제 1 전류와는 반대 방향의 소정값 이상의 제 3 전류를 흐르게 함으로써, 상기 저항변화부재의 저항 고저상태를 반대로 변화시켜 데이터의 소거가 가능하게 구성할 수 있다.
이 구성에 의하여, 원자의 재이동을 이용한 데이터의 소거, 다시 말하면 데이터의 변환도 가능해진다.
상기 저항변화부재를 주재료와 불순물에 의하여 구성되어 상기 소정값 이상의 전류에 따라 상기 주재료중의 불순물이 이동함으로써 저항이 변화하는 특성을 갖도록 구성할 수 있다.
또한, 상기 주래료를 알루미늄으로 하고, 이 알루미늄중에 실리콘을 0.5~20%포함시키는 구성으로 할 수 있다.
상기 제 1 도전성부재와 상기 제 2 도전성부재를 층간절연막을 통하여 적층하고, 상기 층간절연막에 상기 제 1, 제 2 도전성부재를 접속하는 개구부를 형성하며, 상기 저항변화부재를 상기 개구부내에서 텅스텐전극과 함께 적층된 알루미늄 합금전극으로 할수 있다.
이들 구성에 의하여, 불순물원자가 소정값 이상의 전류에 의하여 이동하여 저항변화부재의 한쪽 단부로 석출했을 때에는 저항값이 높아지고, 불순물원자가 반대방향의 전류에 의하여 단부로 석출한 상태에서 확산했을 때에는 저항값이 낮아진다.
따라서, 불순물원자의 이동에 기인하는 저항값의 변화를 이용하여 각 저항변화부재를 단위셀로 하면 각 단위셀 개별로 데이터의 써넣기, 읽어내기, 소거가 가능한, 다시 말하면 데이터의 변환이 가능한 불휘발성 기억장치가 얻어진다.
그 경우, 상기 알루미늄 합금전극과 상기 텅스턴 전극 사이의 접촉면적을 상기 알루미늄 합금전극과 상기 제 1 도전성부재 또는 제 2 도전성부재 사이의 접촉면적보다도 작도록 구성할 수 있다.
이 구성에 의하여, 저항변화부재의 양단중 접촉면적이 작은측단부에서의 전류밀도가 높아지므로, 그 부위로 이동한 원자가 석출하도록 전류를 흐르게 함으로써 원자의 석출에 필요한 시간의 단축이 가능해진다. 따라서, 데이터의 써넣기, 소거시간이 단축되고, 기억장치의 실용적 가치가 향상된다.
또한, 본 발명의 제 2 기억장치는 상기 제 1 기억장치에 있어서, 상기 제 1 도전성부재를 서로 평형하게 연장되는 복수의 제 1 배선으로 구성하고, 상기 제 2 도전성부재를 상기 각 제 1 배선과 직교하는 방향으로 연장되는 복수의 제 2 배선으로 구성하며, 상기 저항변화부재를 상기 제 1 배선과 상기 각 제 2 배선의 각 교점에 배치하여, 각 저항변화부재에 의하여 매트릭스 형상의 메모리셀어레이를 구성한 것이다.
이 구성에 의하여, 기억장치의 각 저항변화부재가 매우 작은 영역에 고밀도로 수납되므로, 기억장치의 단가을 감소하면서 소형화하는 것이 가능해진다.
제 2 기억장치에 있어서, 반도체기판과 게이트전극, 소스영역 및 드레인영역으로 구성되는 복수의 MOS 트랜지스터와, 이 각 MOS 트랜지스터의 소스영역에 접속되는 복수의 비트선을 더 구비할 수 있고, 상기 제 1 도전성부재를 상기 반도체기판의 복수의 분리절연막을 통하여 구획되는 복수의 선상의 영역에 불순물을 도입하여 형성되면서 표면이 실리사이드화된 불순물확산층으로 하고, 상기 각 제 1 도전성부재와 상기 각 MOS트랜지스터의 드레인 영역을 접속하여 상기 각 MOS 트랜지스터의 상기 게이트전극과 상기 비트선을 통하여 선택된 저항부재에 데이터의 써넣기, 읽어내기가 가능하게 구성할 수 있다.
상기 제 2 기억장치에 있어서,상기 저항변화부재에 상기 데이터가 써넣어진 상태에서, 상기 제 1, 제 2 도전성부재를 통하여 상기 저항변화부재에 상기 제 1 전류와는 반대 방향의 소정값 이상의 제 3 전류를 흐르게 함으로써, 상기 저항변화부재의 저항의 고저상태를 반대로 변화시켜 데이터의 소거가 가능하게 구성해 두고, 상기 각 MOS 트랜지스터의 상기 게이트전극과 상기 비트선을 통하여 선택된 데이터 써넣기상태의 저항변화부재로부터 데이터의 소거가 가능하게 구성할 수 있다.
이들 구성에 의하여, 각 저항변화부재를 단위셀로 하는 메모리부와, 선택트랜지스터로서 기능하는 MOS 트랜지스터를 포함하는 주변회로부가 같은 반도체기판상에 탑재된다. 그 때, 기억장치의 구성이 MOS 트랜지스터의 일반적인 살리사이드프로세서를 이용하여 실현할 수 있는 구조로 되어 있으므로, 전체로서 집적도가 높은데다가 제조단가가 매우 저렴한 PROM이나 RAM으로서 기능하는 기억장치가 얻어진다.
제 2 기억장치에 있어서, 반도체기판과, 게이트전극, 소스영역 및 드레인영역으로 구성되는 복수의 MOS 트랜지스터와, 이 각 MOS 트랜지스터의 소스영역에 접속되는 복수의 비트선을 더 구비할 수 있다. 그리고, 상기 제 1 도전성부재를 상기 각 MOS 트랜지스터상에 절연막을 통하여 형성하고, 상기 저항변화부재와 상기 MOS 트랜지스터의 드레인영역을 상기 절연막중에 형성된 콘택트를 통하여 접속하고, 상기 각 MOS 트랜지스터의 상기 게이트전극과 상기 비트선을 통하여 선택된 저항변화부재에 데이터의 써넣기, 읽어내기가 가능하게 구성할 수도 있다.
상기 저항변화부재에 상기 데이터가 써넣어진 상태에서, 상기 제 1, 제 2 도전성부재를 통하여 상기 저항변화부재에 상기 제 1 전류와는 반대 방향의 소정값 이상의 제 3 전류를 흐르게 함으로써, 상기 저항변화부재의 저항값을 고저 반대방향으로 변화시켜 데이 터의 소거가 가능하게 구성해 두고, 상기 각 MOS 트랜지스터의 상기 게이트전극과 상기 비트선을 통하여 선택된 테이터 써넣기 상태의 저항부재에서 데이터 소거가 가능하게 구성할 수 있다.
이들 구성에 의하여, 각 저항변화부재를 단위셀로 하는 메모리부와, 선택트랜지스터로서 기능하는 MOS 트랜지스터를 포함하는 주변회로부가 반도체기판상의 같은 부위에 입체적으로 수납되므로, 매우 집적도가 높은 PROM이나 RAM으로서 기능하는 기억장치가 얻어진다.
본 발명에 관한 기억장치의 제조방법은, 기판상에 서로 평형하게 연장되는 복수의 제 1 도전성부재를 형성하는 제 1 스템과, 상기 제 1 도전성부재 및 상기 기판상에 층간절연막을 형성하는 제 2 스템과, 상기 층간절연막의 일부에 상기 제 1 도전성부재에 도달하는 복수의 개구부를 형성하는 제 3 스템과, 상기 각 개구부중에 소정값 이상의 대전류를 흐르게 했을때에 생기는 원자의 이동에 기인하여 저항이 변화하는 특성을 갖는 저항변화부를 형성하는 제 4 스템과, 상기 층간절연막상에 상기 각 저항변화부재에 접속되면서 상기 각 제 1 도전성부재와 직교하는 방향으로 연장되는 복수의 제 2 도전성부재를 형성하는 제 5 스템을 구비하고 있다.
이 방법에 의하여, 각 저항변화부재를 단위셀로 하고, 각 단위셀 개별로 데이터의 읽어내기, 써넣기가 가능한 집적도가 높은 기억장치가 용이하게 형성된다.
상기 기억장치의 제조방법에 있어서, 상기 제 4 스템에서는 제 1 금속전극과 제 2 금속전극을 적층하고, 상기 제 1 금속전극 및 제 2 금속전극중 어느 한쪽을 상기 저항변화부재로 할 수 있다.
이 방법에 의하여, 제 1 금속전극 및 제 2 금속전극중 한쪽이 저항변화부재가되고, 다른쪽은 저항변화부재가 아니다. 그리고, 다른쪽 금속전극의 재질이나 두께를 적절하게 조정함으로써 한쪽의 금속전극에서, 전류에 의한 원자의 이동에 따라 한쪽 금속전극의 계면부근에 보이드나 원자의 석출을 용이하게 또 확실하게 행해지거나 각 도전성 부재간의 용량을 감소하는 것이 가능해지고, 성능이 높은 기억장치가 형성된다.
상기 기억장치에 있어서, 상기 제 4 스템에서는 상기 제 1 금속전극을 퇴적한후, 기판 전면상에 절연막을 퇴적하고, 이 절연막을 에치백하여 개구부의 측면상에 측벽을 형성함과 동시에 상기 제 1 금속전극의 일부를 노출시켜두고, 상기 제 2 전극을 상기 제 1 전극의 노출한 부분상에 형성할 수 있다.
상기 기억장치의 제조방법에 있어서, 상기 제 2 스템에서는 제 1 층간절연막과 제 2 층간절연막으로 나누어 형성하고, 상기 제 3 스템에서는 제 1 개구부와 제 2 개구부로 나누어 형성하며, 상기 제 4 스템에서는 제 1 금속전극과 제 2 금속전극으로 나누어 형성하는 것으로서, 우선 , 상기 제 1 도전성부재 및 상기 기판상에 제 1 층간절연막을 형성하고, 이 제 1층간절연막의 일부에 상기 각 제 1 도전성부재에 도달하는 복수의 제 1 개구부를 형성하며, 이 각 제 1 개구부를 제 1 금속전극으로 메우기 때문에 상기 제 1 층절연막상에 제 2 층절연막을 형성하고, 이 제 2 층절연막의 일부에 상기 각 제 1 개구부와 어긋난 위치이면서 상기 제 1 금속전극의 일부를 노출시키도록 제 2 개구부를 형성한 후, 이 제 2 개구부를 상기 제 1 금속전극에 접속되는 제 2 금속전극으로 메우는 동시에, 상기 제 5 스텝에서는 상기 제 2 층간절연막상에 상기 제 2 금속전극에 접속되면서 상기 제 1 도전성막과 직교하는 방향으로 연장되는 복수의 제 2 도전부재를 형성 할 수 있다.
상기 기억장치의 제조방법에 있어서, 상기 제 1 스텝에서는 반도체기판상을 복수의 분리절연막으로 반도체기판상을 구획하고, 상기 각 분리절연막 사이의 상기 반도체기판내에 불순물을 도입하여 불순물확산층을 형성한 후, 이 불순물확산층의 표면을 실리사이드화할 수 있다.
이 방법에 의하여, 일반적인 살리사이드프로세서를 이용하여 동일한 반도체기판상에 각 저항변화부재를 단위셀로 하는 메모리 일부와 선택트랜지스터가 되는 MOS 트랜지스터를 포함하는 주변회로부가 형성된다. 따라서, 기억장치의 제조단가가 감소된다.
상기 기억장치의 제조방법에 있어서, 상기 제 1 스텝전에, 반도체기판상에 게이트전극, 소스영역 및 드레인 영역으로 구성되는 MOS 트랜지스터를 형성하는 스텝과, 상기 MOS 트랜지스터의 소스영역에 접속되는 복수의 비트선을 형성하는 스텝과, 상기 MOS 트랜지스터 및 반도체기판상에 절연막을 퇴적하는 스템을 더 구비하고, 상기 제 1 스텝에서는 상기 기판이 되는 상기 절연막상에 제 1 도전성부재를 형성함과 동시에, 각 제 1 도전성부재와 상기 각 MOS 트랜지스터의 드레인 영역을 접속하는 콘택트부재를 형성하는 스텝을 더 구비하고 있다.
이 방법에 의하여, 반도체기판상에 선택트랜지스터로서 기능하는 MOS 트랜지스터를 포함하는 주변회로부와, 각 저항변화부재를 단위셀로 하는 메모리일부가 입체적으로 형성된다. 따라서, 매우 집적도가 높은 기억장치가 높은 기억장치가 얻어진다.
(실시예)
(제1 실시예)
우선, 제 1 실시예에 대하여 제 1도, 제 2(a),(b)도 및 제 3 도를 참조하면서 설명한다.
제 1도는 제 1 실시예에 관한 기억장치의 사시도, 제 2(a),(b)도는 각각 당해 기억장치의 평면도 및 단면도이다.
알루미나, 유리 등의 절연성기판(1)상에는 제 1 도전성부재인 제 1 알루미늄배선(2)이 설치되어 있다. 이 제 1 알루미늄배선(2)은, 예를들면 500nm 정도의 두께와 500nm 정도의 폭을 갖고 1㎛ 이하의 피치로 서로 평형하게 늘어선 다수의 세선에 의하여 구성되어 있다. 절연성기판(1) 및 제 1 알루미늄배선(2)상에는 층간절연막이 되는두께가 1000nm 정도의 실리콘산화막(3)이 퇴적되어 있고, 이 실리콘산화막(3)상에 제 2 도전성부재인 제 2 알루미늄배선(6)이 형성되어 있다. 이 제 2 알루미늄배선(6)은 상기 제 1 알루미늄배선(2)과 대부분 같은 두께와 폭을 가지면서, 제 1 알루미늄배선(2)의 피치와 같은 정도의 피치이고,제 1 알루미늄배선(2)과 직교하는 방향으로 연장되는 다수의 세선으로 구성되어 있다. 그리고 제 2 (a)도에 나타내는 평면상태에서의 제 1 알루미늄배선(2)과 제 2 알루미늄배선(6)의 각 교점에는 저항변화부재인 유니트셀 Mc가 개설되어 있다. 이 유니트셀 Mc는 실리콘산화막(3)에 형성된 개구부(8)내에 순차 퇴적된 텅스텐전극(4)과 그 위에 알루미눔전극(5)의 적층막으로 구성된다. 텅스텐전극(4),알루미늄전극(5)의 두께는 모두 400nm 정도이다. 또, 상기 알루미늄전극(5)은 대부분 순알루미늄에 가까운 조성을 갖고, 제 1, 제 2 알루미늄배선(2, 6)은 모두 실리콘을 0.5%정도 포함하고 있다.
또, 제 1 도에서는 보기 쉽게하기 위하여 제 1, 제 2 알루미늄배선(2, 6)은 모두 단지 선으로 표시되어 있으나, 실제로는 제 2(a),(b)에 나타내는 바와 같이 일정한 폭과 두께를 가지고 있다.
여기에서, 본 실시예에 관한 기억장치의 공정에 대한 도시는 생략하지만, 예를들면 이하와 같은 기존의 기술을 이용하여 형성할 수 있다. 우선, 절연성기판(1)상에 두께가 약 500nm의 알루미늄막을 스퍼터(sputter)법으로 성막한 후, 포토리소그라피와 드라이에칭에에 의하여 제 1 알루미늄배선(2)을 형성한다. 다음에, 기판상의 전면에, 예를들면 플라즈마 CVD법에 의하여 두께가 1000nm 정도의 실리콘산화막(3)을 퇴적하고, 평탄화한 후 이 실리콘산화막(3)상에 제 1 알루미늄배선(2)과 제 2 알루미늄배선(6)의 교점이 되는 위치에 다수의 개구부를 갖는 포토레지스트마스크를 형성한다. 그리고, 포토레지스트마스크를 이용하여 드라이에칭을 행하여 실리콘산화막(3)의 일부에 제 1 알루미늄배선(2)에 도달하는 개구부(8)을 형성한다. 또, 포토레지스트마스크를 제거한 후, 선택 CVD에 의하여 각 개구부(8)내의 제 1 알루미늄배선(2)상에 텅스턴과 알루미늄을 순차 퇴적하고, 두께가 각각 400nm 정도의 텅스텐전극(4)과 알루미늄전극(5)을 형성한다. 그 후, 기판 전면상에 두께가 약 500nm의 알루미늄막을 스퍼터법으로 성막한 후, 포토리소그라피와 드라이에칭에 의하여 제 2 알루미늄배선(6)을 형성한다.
제 3도는 하나의 유니트셀 Mc 부분만을 확대하고 나타내는 단면도이다. 제 1 알루미늄배선(2)에 저전압을 인가하고, 제 2 알루미늄배선(6)에 고전압을 인가하여 제 3도의 화살표로 나타내는 방향으로 전류를 흐르게하면, 알루미늄원자가 전류와는 반대 방향으로 이동한다는 현상이 알려져 있다. 이 현상은 전자이동(electromigration)이라 말할 수 있는 것으로, 일반적으로는 반도체장치의 신뢰성을 저하시키는 바람직하지 않은 현상이다.
여기에서, 본 실시예에서는 이 알루미늄원자의 이동에 의하여 저항값이 증대하는 점에 착안한다. 예를들면, 유니트셀 Mc 부분에 1×106A/㎠ 정도의 전류를 흐르게하면 알루미늄원자가 전류와 반대방향으로 이동함에 따라 텅스텐전극-알루미늄전극의 계면부근의 알루미늄전극(5)내에 보이드(7)가 발생한다. 그리고, 이 보이드(7)의 발생에 의하여 유니트셀 Mc의 저항이 급격하게 상승한다. 즉, 보이드(7)의 발생에 의하여 저항값이 증대한 상태를 데이터 1(또는 0), 보이드(7)의 발생이 없는 저항값이 작은 상태를 데이터0(또는 1)로 정의하여둠으로써 유니트셀 Mc를 메모리셀로서 이용할 수 있게 된다. 그리고, 데이터의 읽어내기는 0.5×105A/㎠ 이하의 충분이 작은 전류를 이용함으로써 데이터의 유지상태에 악영향을 주는 일없이 각 유니트셀 Mc의 저항값의 고저를 검지할 수 있다.
이 읽어내기의 경우, 읽어내기 전류에 의하여 유니트셀 Mc의 저항값이 변화하는 것을 생각할 수 있으나, 데이터의 써넣기 전류와 읽어내기 전류의 차(비)를 충분히 확보(예를들면, 100~1000배 이상)함으로써, 읽어내기에 따른 저항값의 변화를 회피할 수 있다. 또, 써넣기 전류와 읽어내기 전류의 차를 그다지 크게할 수 없는등 읽어내기시에 저항값이 변화할 우려가 있을 경우에는 DRAM으로 행해지고 있는 바와 같은 리플레쉬 기능을 기억장치에 부가함으로써, 문제점을 회피할 수 있다. 다만, 리플레쉬를 행할 필요가 있는 경우에서도 이 기억유지상태는 불휘발성이고, 전원을 오프하여도 기억이 유지되므로, 메모리동작에 영향을 주지 않을 때(예를들면 메모리가 사용되고 있지 않을 때, 혹은 메모리내의 다른 블록이 사용되고 있을 때 등)에 리플레쉬를 행하도록 하면 족하고, DRAM과 같이 읽어내기와 동시에도 리플레쉬를 행할 필요는 없다. 따라서, 읽어내기 동작에 악영향을 미치는 일은 없다.
본 실시예에서는 알루미늄전극(5)에 전류를 흐르게 했을 때에 생기는 전자이동현상에 착안하고, 이 전자이동에 의하여 알루미늄전극(5)내에 보이드가 발생하여 저항값이 증대한다는 특성을 메모리로서 이용하고 있다. 상술한 바와 같이, 이 저항값의 변화상태는 본질적으로 불휘발성이고, 전원을 오프하여도 그대로 유지된다. 그리고, 보이드(7)의 발생은 비가역(非可逆)과정으로 생각되고, 또 데이터의 써넣기는 수시로 가능하므로 본 실시예에서의 기억장치는 PROM으로서 기능한다.
또, 보이드(7)가 형성되는 속도는 온도에 의존하고, 온도가 높을수록 보이드(7)가 빨리 형성된다. 따라서, 써넣기시에는 기억장치를 200℃정도로 가열하여 둠으로써 써넣기 시간을 단축할 수 있다.
(제2 실시예)
이어서, 제 2 실시예에 대하여 제 4 (a)~(d)도를 참조하면서 설명한다. 4 (a)~(d)도는 본 실시예에 관한 반도체 기억장치의 제조공정을 나타내는 단면도이다.
우선, 제 4 (a)도에 나타내는 바와 같이, 절연성기판(1)상에 다수의 세선으로 구성되는 제 1 알루미늄배선(2)을 형성한다. 이 제 1 알루미늄배선(2)의 치수나 형성방법은 상기 제 1 실시예에 있어서 설명한 바와 같다.
다음에, 제 4(b)도에 나타내는 바와 같이, 상기 제 1 실시예와 같은 방법에 의하여 기판 전면상에 실리콘화막(3)을 퇴적한 후, 포토레지스트마스크를 이용한 드라이에칭에 의하여 실리콘화막(3) 일부에 제 1 알루미늄배선(2)에 도달한는 개구부(8)를 형성한다.
다음에, 제 4 (c)도에 나타내는 바와 같이, 선택 CVD법에 의하여 개구부(8)내의 제 1 알루미늄배선(2)상에 텅스텐을 퇴적하고, 두께가 200nm 정도의 텅스텐전극(4)을 형성한다. 그 후, 기판 전면상에 두께가 개구부(8) 최단변 길이 1/2정도의 실리콘산화막을 퇴적한 후, 에치백하여 개구부(8)의 측면상에 절연성의 측벽(10)을 형성한다. 이 때, 텅스턴전극(4)의 일부가 노출한 상태로 되어 있다.
다음에, 제 4 (d)에 나타내는 바와 같이, 선택 CVD법에 의하여 개구부(8)내에서 노출하고 있는 텅스텐전극(4)상에 알루미늄을 퇴적하고, 두께가 200 nm 정도의 알루미늄전극(5)을 형성한다. 또, 상기 제 1 실시예와 같은 방법에 의하여 각 알루미늄전극(5)에 접속되는 다수의 세선으로 구성되는 제 2 알루미늄배선(6)을 형성한다. 그리고, 최종적으로 상기 제 제 1 실시예와 마찬가지로 상기 텅스턴전극(4)과 알루미늄전극(5)에 의하여 유니트셀 Mc가 구성된다.
본 실시예에 있어서도 상기 제 1 실시예와 마찬가지로, 써넣기 전류를 흐르게 함으로써 저항값을 증대시킬 수 있고, 이 현상을 이용하여 데이터를 기억시킬 수 있다.
또, 본 실시예에서는 텅스텐전극(4)과 알루미늄전극(5)의 접촉면적은 알루미늄전극(5)과 제 2 알루미늄배선(6)의 접촉면적보다도 작으므로 써넣기 전류를 흐르게 했을 때에 텅스텐전극(4)과 알루미늄전극(5)의 접촉부에 있어서 실효적인 전류밀도가 커진다. 따라서, 알루미늄전극(5)중의 보이드 발생에 필요한 시간을 단축할 수 있다.
(제3 실시예)
이어서, 제 3 실시예에 대하여 제 5 (a)~(d)eh 및 제 6도를 참조하면서 설명한다. 제 5(a)~(d)도는 본 실시예에 관한 반도체 기억장치의 제조공정을 나타내는 단면도이다.
우선, 제 5 (a)도에 나타내는 바와 같이, 절연성기판(1)상에 다수의 세선으롤 구성되는 제 1 알루미늄배선(2)을 형성한다. 이 제 1 알루미늄배선(2)의 치수나 형성방법은 상기 제 1 실시예에서 설명한 바와 같다. 또, 기판 전면상에 두께가 20nm정도의 제 1 실리콘산화막(3a)을 퇴적한 후, 포토레지스트마스크를 이용한 드라이에칭에 의하여 제 1 실리콘산화막(3a) 일부에 제 1 알루미늄배선(2)에 도달하는 제 1 개구부(8a)를 형성한다.
다음에, 제 5 (b)도에 나타내는 바와 같이, 선택 CVD법에 의하여 제 1 개구부(8a)내의 제 1 알루미늄배선(2)상에 텅스턴을 퇴적하고, 제 1 개구부(8a)를 텅스텐으로 매립하여 이루어지는 텅스텐전극(4)를 형성한다.
다음에, 제 5 (c)도에 나타내는 바와 같이, 기판 전면상에 두께가 200nm 정도의 제 2 실리콘산화막(3b)을 퇴적한 후, 상기 제 1 개구부(8a)와 같은 방법에 의하여 제 2 개구부(8b)의 위치를 어긋나게 해 둔다.
다음에, 제 5 (d)도에 나타내는 바와 같이, 제 2 개구부(8b)내에 알루미늄전극(5)을 형성한 후, 상기 제 1 실시예와 같은 방법에 의하여, 각 알루미늄전극(5)에 접속되는 다수의 세선으로 구성되는 제 2 알루미늄배선(6)을 형성한다. 그리고, 최종적으로 상기 제 1 실시예와 마찬가지로 상기 텅스텐전극(4)과 알루미늄전극(5)으로 유니트셀 Mc가 구성된다.
본 실시예에 있어서도 상기 제 1 실시예와 마찬가지로 써넣기 전류를 흐르게 함으로 써 저항값을 증대시킬 수 있고, 이현상을 이용하여 데이터를 기억시킬 수 있다.
또, 본 실시예에서는 제 6 도에 나타내는 바와 같이, 텅스텐전극(4)과 알루미늄전극(5)이 서로 어긋나서 일부만이 오버랩하도록 형성되어 있으므로, 알루미늄전극(5)의 접촉면적은 알루미늄전극(5)이 서로 어긋나서 일부만이 오버랩하도록 형성되어 있으므로, 알루미늄전극(5)의 접촉면적은 알루미늄전극(5)과 제 2 알루미늄배선(6)의 접촉면적보다도 작다.
따라서, 상기 제 2 실시예와 마찬가지로, 써넣기 전류를 흐르게 했을때에 텅스텐전극(4)과 알루미늄전극(5)의 접촉부에 있어서 효과적으로 전류밀도가 커지고, 알루미늄전극(5)중의 보이드 발생에 필요한 시간을 단축할 수 있다. 결국, 상기 제 2 실시예와 같은 효과를 발휘 할 수 있다.
(제4 실시예)
이어서, 제 4 실시예에 대하여 제 7도, 제 8 (a),(b) 및 제 9 도를 참조하면서 설명한다.
제 7도는 본 실시예에 관한 기억장치의 구성을 나타내는 단면도이다. 본 실시예의 기억장치 구조는 기본적으로 상기 제 1 실시예의 기억장치와 같으므로 공통부분에 대하여서의 설명은 생략한다. 여기에서, 본 실시예에서는 상기 제 1 실시예에 관한 알루미늄전극(5) 대신에 실리콘을 0.5~20%정도 포함하는 알루미늄합금전극(20)에 의하여 데이터를 기억하는 기능을 갖는 유니트셀 Mc가 구성되어 있다.
또, 알루미늄합금전극(20)을 형성할 때, 예를들면 실리콘을 0.5%정도 포함하고 있는 경우는 상층의 제 2 알루미늄배선(6)과 같은 조성으로 할 수 있으므로, 텅스텐전극(4)을 형성한 후,개구부와 기판전면상에 스퍼터링 등에 의하여 알루미늄막을 퇴적하고, 이것을 패터닝하여 알루미늄전극(20)과 제 2 알루미늄배선(6)을 동시에 형성할 수 있다.
또한, 실리콘을 다량으로 포함시켜 제 2 알루미늄배선(6)과는 조성을 다르게하는 경우에는 이하와 같은 방법이 있다. 예를들면 하나의 방법으로서, 순알루미늄을 선택 CVD법에 의하여 텅스텐전극(4)상에 퇴적하고, 이 순알루미늄중에 실리콘이온을 주입하는 방법이 있다. 또, 다른 방법으로서, 스퍼터링등에 의하여 실리콘을 다량으로 포함하는 알루미늄합금막을 텅스텐전극(4)상 뿐만 아니라 기판전면상에 퇴적하고, CMP 등에 의하여 알루미늄합금막을 실리콘산화막이 노출하기까지 에치백하여 개구부에만 알루미늄합금막을 남기는 방법이 있다. 다만, 그 외의 매립 프라그를 형성하기 위하여 행해지고 있는 공지의 기술을 사용할 수 있음은 말할 필요도 없다.
제 8 (a),(b)도는 모두 유니트셀 Mc의 부분을 확대하여 나타내는 단면도이다.
제 8 (a)도에 나타내는 바와 같이, 제 1 알루미늄배선(2)에 고전압을 인가하고, 제 2 알루미늄배선(6)에 저전압을 인가하여 제 8도의 화살표로 나타내는 방향으로 전류를 흐르게하면 알루미늄합금전극(20)중의 실리콘(21)이 전류의 방향과 반대 방향으로 이동하고, 알루미늄합금전극(20)과 텅스텐전극(4)의 계면부근에 실리콘(21)이 석출한다. 그리고, 이 실리콘(21)의 석출에 의하여, 유니트셀 Mc의 저항이 급격하게 상승한다. 즉, 상기 제 1 실시예와 마찬가지로 데이터의 써넣기가 행해지게 된다.
한편, 제 8 (b)도에 나타내는 바와 같이, 제 8 (a)도에 나타내는 상태로 있는 기억장치에 있어서, 제 1 알루미늄배선(2)에 저전압을 인가하고, 제 2 알루미늄배선(6)에 고전압을 인가하여 제 8도의 화살표로 나타내는 방향으로, 예를들면, 1× 106A/㎠ 정도의 전류를 흐르게 하면, 알루미늄합금전극(20)중의 실리콘(21)이 전류의 방향과는 반대 방향으로 이동하므로, 거기까지 알루미늄합금전극(20)과 텅스텐전극(4)의 계면부근으로 석출하고 있던 실리콘(21)이 알루미늄합금(5)중으로 확산하고, 유니트셀 Mc의 저항은 저하된다. 즉, 데이터의 소거가 가능한 구조로 되어 있다.
또한, 데이터의 읽어내기는 0.5×105A/㎠ 이하의 충분히 작은 전류를 이용하여 행하고, 각 유니트셀 Mc 저항값의 고저에 의하여 데이터가 0인가 1인가를 검지할 수 있다.
본 실시예에서의 읽어내기에 있어서도 데이터의 써넣기 전류와 읽어내기 전류의 차(비)를 충분히 확보(예를들면, 100~1000배 이상)함으로써, 읽어내기에 따른 저항값의 변화를 회피할 수 있다. 또, 써넣기 전류와 읽어내기 전류의 차를 그다지 크게 할 수 없는 등 읽어내기시에 저항값이 변화할 우려가 있는 경우에는 DRAM에서 행해지고 있는 바와 같은 리플레쉬기능을 기억장치에 부가함으로써 문제점을 회피할 수 있다. 게다가, 리플레쉬를 행할 필요가 있는 경우에도 이 기억유지상태는 불휘발성이고 전원을 오프하여도 기억이 유지되므로, 메모리 동작에 영향을 주지 않을 때(예를들면 메모리가 사용되고 있지 않을 때, 혹은 메모리내의 다른 블록이 사용되고 있을 때 등)에 리플레쉬를 행하도록 하면 족하고, DRAM과 같이 읽어내기와 동시에도 리플레쉬를 행할 필요는 없다. 따라서,읽어내기 동작에 악영향을 미치는 일은 없다.
본 실시예에서는 실리콘을 포함하는 알루미늄전극(20)에 전류를 흐르게하면 실리콘(21)이 이동하고,실리콘(21)이 전류와 반대방향으로 이동한 결과, 알루미늄합금전극(20)과 텅스텐전극(4)과의 계면부근에 석출한다는 현상에 착안하고, 이 실리콘(21)의 계면부근으로의 석출한다는 현상에 착안하고, 이 실리콘(21)의 계면부근으로의 석출에 의하여 저항값이 증대한다는 특성을 메모리로서 이용하고 있다. 이 저항값 고저의 상태는 본질적으로 불휘발성이고, 전원을 오프하여도 그대로 유지된다. 그리고, 실리콘의 이동은 상술한 바와 같이 가역과정이므로, 본 실시예의 기억장치는 써넣기, 소거 다시 말하면 변환이 각 유니트셀 Mc마다 수시가능하다. 따라서, 본 실시예에 있어서 기억장치는 불휘발성의 RAM으로서 기능한다.
또, 각 유니트셀에 전류를 흐르게 했을 때에 생기는 저항값의 변화는 개구부의 지름이나 각 부의 재료등에 의하여 달라지지만, 알루미늄전극을 사용하고, 개구부의 직경이 0.6㎛의 경우 전류를 인가하지 않은 상태에서 0.2이었던 것이 전류를 인가함으로써 약 1.1까지 변화한다. 또, 개구부의 직경이 0.2㎛의 경우, 전류를 인가하지 않은 상태에서 2이었던 것이 전류를 인가함으로써 약 10으로 된다.
또, 실리콘(21)이 이동하는 속도는 온도에 의존하고, 온도가 높을수록 실리콘의 석출, 확산이 빠르게 행해진다. 따라서, 써넣기, 소거시에는 기억장치를 200℃정도로 가열하여 둠으로써 써넣기, 소거에 필요한 시간을 단축할 수 있다.
여기에서, 본 실시예에 있어서 기억장치는 각 유니트셀마다 변환이 가능하고, 랜덤으로 엑세스가 가능한 점에서 RAM과 유사하지만, 전원을 오프하여도 기억이 유지되는 점에서 SRAM 보다도 기능적으로 우수하고, 점유면적의 점에서 SRAM보다도 점유면적이 작은 DRAM 보다도 큰 폭으로 작게할 수 있다. 즉, 메모리로서 기능하는 유니트셀은 본 실시예에서는 폭이 약 0.5㎛이고 피치가 1㎛이지만, 0.35㎛ 룰에 적용하면, 유니트셀의 피치가 0.7㎛정도로 용이하게 할 수 있다. 이것은 0.35㎛ 룰에서 피치가 1.7~1.9㎛인 DRAM과 비교해도 30% 정도의 면적으로 완료되어진다. 따라서, 본 실시예에 관한 기억장치는 기억유지기능의 점에서는 SRAM보다도 우수하고, 접적도의 점에서는 DRAM 보다도 우수하다는 매우 우수한 기능을 갖는 것이다.
또한, 매우 단순한 구조이므로 금후의 반도체 집적회로의 미세화에도 충분히 추종하여 기억장치의 미세화를 진행시킬 수 있다.
(제5 실시예)
이어서, 제 5 실시예에 대하여 제 9도 및 제 10 (a), (b)도를 참조하면서 설명한다. 제 9도, 제 10(a)도는 각각 본 실시예에 있어서 반도체 기억장치의 구성을 나타내는 단면도 및 평면도이다. 제 9도에 나타내는 바와 같이, 반도체 기억장치는 셀선택 및 구동회로영역(50)과 메모리셀영역(60)으로 구성된다.
셀선택 및 구동회로영역(50)에 있어서, 반도체기판(51)상에 소자분리(52)에 의하여 에워싸이는 활성영역이 형성되고, 활성영역내의 반도체기판(51)상에는 게이트절연막을 통하여 게이트전극(53)이 형성되고 있다. 그리고, 게이트전극(53)의 양측방에 위치하는 반도체기판(51)내에는 불순물을 확산하여 이루어지는 소스드레인영역(54)이 형성되어 있다. 다시 말하면, MOS 트랜지스터가 형성되어 있다. 다만,본 실시예의 트랜지스터는 게이트전극의 양 측면상에 측벽을 구비하고, 소스드레인영역(54)은 저 농도 소스드레인영역과 고농도 소스드레인영역으로 구성되는 이른바 LDD구조로 되어 있다. 그리고, 기판상에는 실리콘산화막으로 구성되는 절연층(55)이 퇴적되어 있다.
메모리셀영역(60)은 절연층(55)상에 형성되어 있고, 본 실시예의 메모리셀영역(60)은 상술한 제 2 실시예에 있어서 기억장치와 같은 구조를 하고 있다. 즉, 메모리셀영역(60)은 절연층(55)에 형성된 제 1 알루미늄배선(62)과, 기판 전면상에 퇴적된 실리콘산화막(63), 실리콘산화막(63)에 형성된 개구부(8)내에 형성된 텅스텐전극(64), 알루미늄전극(65), 측벽(67), 실리콘산화막(63) 및 알루미늄전극(65)상에 형성된 제 2 알루미늄배선(66)으로 구성되어 있다.
그리고, 상기 셀선택 및 구동회로영역(50)의 MOS 트랜지스터에는 선택트랜지스터로서 기능하는 것과 구동트랜지스터로서 기능하는 것의 2종류가 있다. 선택트랜지스터의 드레인에는 절연층(55)에 형성된 콘택트홀에 매립된 제 1 프라그(56)가 콘택트하고 있고, 이 프라그(56) 상단이 메모리셀영역(60)의 제 1 알루미늄배선(52)하단에 콘택트하고 있다. 또, 선택트랜지스터의 소스에는 도면중 파선으로 나타내는 비트선(57)이 제 9도에 나타내는 단면 이외의 부분으로 콘택트하고 있다. 또, 워드선은 활성영역에서는 각 게이트전극(53)으로서 기능하면서 소자분리(52) 및 활성영역상을 제 9도의 단면과는 직교하는 방향으로 연장되어 있다. 한편, 제 9도의 왼쪽단에 나타내는 구동용 트랜지스터의 소스는 메모리셀영역(60)의 제 2 알루미늄배선(66)에, 드레인은 전원단자에, 각각 제 2 프라그(58)를 통하여 콘택트하고 있다.
제 10 (a)도는 본 실시예에 관한 반도체 기억장치를 모식적으로 나타내는 평면도이다. 그리고, 제 10 (b)도는 비교를 위하여 일반적인 DRAM 구조를 모식적으로 나타내는 평면도이다. 제 10 (a), (b)도를 비교하면 용이하게 이해되도록 본 실시예의 반도체 기억장치의 경우, 셀선택 및 구동회로와 메모리셀을 용이하게 입체적으로 형성할 수 있으므로, 일반적인 DRAM과 같이 메모리셀 측방에 주변회로를 형성하는 경우에 비해 점유면적을 비약적으로 줄일 수 있다.
(제6 실시예)
이어서, 제 6 실시예에 대하여 제 11 (a)~(d)도를 참조하면서 설명한다. 제 11 (a)~(d)도는 제 6 실시예에 관한 반도체 기억장치의 제조공정을 나타내는 단면도이다.
우선, 제 11 (a)도에 나타내는 바와 같이, 실리콘기판(71)상에 서로 평행으로 연장되는 다수의 선상 실리콘화막으로 구성되는 분리산화막(77)을 형성하고, 각 분리산화막(77) 사이의 실리콘기판(71)내에 인 이온을 주입하여 줄무늬 형상의 n+확산층(72)을 형성한다. 또 n+확산층(72)상에 티탄막을 형성한 후 이 티탄과 n+확산층(72)중의 실리콘을 반응시켜 n+확산층(72)의 표면을 실리사이드화하여 둔다.
이 실리사이드화는 공지의 기술에서 행할 수 있다. 또, n+확산층(72)의 폭은 0.4㎛, 피치는 0.8㎛ 정도이다. 이 n+확산층(72)은 상기 제 1 실시예등에 있어서 제 1 알루미늄배선과 같은 기능을 다하여 제 1 도전성부재가 되는 것이다.
다음에, 제 11(b)도에 나타내는 바와 같이, 두께가 1㎛ 정도의 실리콘산화막(73)을 퇴적한 후, 실리콘산화막 일부를 선택적으로 제거하여 각 n+확산층(72)에 도달하는 개구부(78)를 형성한다. 다음에, 제 11(c)도에 나타내는 바와 같이, 선택적 CVD법에 의하여 개구부(78)내의 n+확산층(72)상에 텅스텐을 퇴적하고, 두께 500nm 정도의 텅스텐전극(74)을 퇴적한다.
그리고, 기판 전면상에 개구부(78) 최단변의 1/2정도 두께가의 실리콘 산화막을 퇴적한 후, 이 실리콘산화막을 에치백하여 개구부(78)의 측면상에 측벽(79)을 형성한다.
다음에, 제 11(d)도에 나타내는 바와 같이, 개구부(78)내의 텅스텐전극(74)상에 실리콘 0.5~20%를 포함하는 알루미늄을 퇴적하고, 알루미늄전극(75)을 형성한다. 이 알루미늄전극(75)의 형성방법은 제 4 실시예에서 설명한 바와 같다. 그 후, 기판 전면상에 실리콘을 0.5%정도 포함하는 알루미늄막을 퇴적한 후, 이 알루미늄막을 패터닝하여 각 알루미늄전극(75)에 접속됨과 동시에 n+확산층(72)과 직교하는 방향으로 연장되는 다수의 선 형상 알루미늄배선(76)을 형성한다.
다음에, 제 12도는 본 실시예에 관한 반도체 기억장치의 전기회로를 개략적으로 나타내는 도면이다. 80은 워드선선택 및 구동회로이고, 81은 비트선택 및 구동회로이다. 워드선선택 및 구동회로(80)로부터는 다수의 워드선 WL1, WL2, WL3,…이 연장되어 있고, 비트선선택 및 구동회로(81)로부터는 다수의 비트선 BL1, BL2, BL3, …이 연장되어 있다. 그리고, 각 워드선 WL1, WL2, WL3,…과 비트선 BL1, BL2, BL3, …의 교점에 상기 유니트셀 Mc와 같은 구조를 갖는 다수의 메모리셀 M11,M12,…가 메트릭스 형상으로 배치되어 있다.
본 실시예에서는 메모리로서 기능하는 유니트셀(메모리셀)이 텅스텐전극(74)과 알루미늄전극(75)으로 구성되어 있고, 반도체 기판상에 직접 메모리셀을 탑재할 수 있다. 게다가, 배선으로서 기능하는 n+확산층(72)의 표면을 실리사이드화하는 공정은 일반적인 MOS 트랜지스터의 실리사이드프로세서를 그대로 이용할 수 있다. 따라서, 하나의 반도체기판상에 주변회로의 트랜지스터와 저항변화특성을 이용한 메모리셀을 탑재할 수 있고, 써넣기 가능한 불휘발성의 메모리셀을 내장하는 반도체 기억장치를 용이하게 형성하는 것이 가능해진다.
또, n+확산층(72)의 표면에 티탄실리사이드 대신에 텅스텐실리사이드, 코발트실리사이드, 니켈실리사이드 등을 형성하여도 된다. 또, n+확산층(72)의 표면을 반드시 실리사이드화할 필요도 없으나, n+확산층(72)의 표면을 실리사이드화함으로써 단순히 n+확산층만의 경우에 비해 배선으로서 기능하는 n+확산층(72)의 저항값을 감소할 수 있다.
(그 외의 실시예)
재 1 ~ 제 5 실시예에 있어서, 텅스텐전극은 반드시 형성할 필요는 없고, 예를 들면 제 1 알루미늄배선상에 텅스텐막이나 티탄막을 얇게 형성하여 두고, 개구부에는 알루미늄전극막을 형성하여 개구부내 전체에 알루미늄전극을 형성하여도 된다. 그 경우, 제 2, 제 6 실시예에서는 측벽을 직접 제 1 알루미늄배선상에 형성하면 되고, 제 3 실시예에서는 개구부와 제 1 알루미늄배선의 위치를 어긋나게 하면 된다. 또, 제 6 실시예에서는 실리사이드층상에 직접 알루미늄전극을 형성하여 측벽을 실리사이드층상에 형성할 수 있다.
또한, 각 실시예에 있어서, 알루미늄전극과 텅스텐전극의 상하 위치를 반대로 하여도 된다는 것은 말할 필요도 없다.
또한, 상술한 각 실시예에 있어서 메모리 기능의 설명으로부터 용이하게 이해 되도록 제 1 알루미늄배선과 제 2 알루미늄배선 사이의 텅스텐을 설치시켜 제 1 또는 제 2 알루미늄배선의 텅스텐프라그와 인접하는 부분을 메모리로서 기능시키는 것도 가능하다. 그 경우, 제 1 또는 제 2 알루미늄배선중의 텅스텐프라그의 계면부근이 본 발명에서 말하는 저항변화부재가 된다.
또한, 상기 각 실시예에 있어서 알루미늄배선 대신에 알루미늄 이외의 재료로 구성되는 배선을 형성하여도 된다. 또, 저항 변화부재를 구성하는 재료로 알루미늄으로 할 필요는 없고, 전류의 인가에 의하여 원자가 이동하고, 저항값이 변화하는 특성을 갖는 것이라면 된다.

Claims (21)

  1. 제 1 도전성부재와,
    상기 제 1 도전성부재와 서로 대향하여 설치된 제 2 도전성부재와,
    상기 제 1 도전성부재와 상기 제 2 도전성부재 사이에 설치되고, 소정값 이상의 전류를 흐르게 했을 때에 생기는 원자의 이동에 기인하여 저항이 변화하는 특성을 갖고, 저항이 높은 상태와 저항이 낮은 상태를 데이터로서 유지하는 기능을 갖는 저항변화부재를 구비하며,
    상기 제 1, 제 2 도전성부재를 통하여 상기 저항변화부재에 상기 소정값 이상의 제 1 전류를 흐르게 함으로써 상기 데이터의 써넣기가 가능하게, 상기 소정값보다도 작은 제 2 전류를 흐르게 함으로써 상기 데이터의 읽어내기가 가능하게 구성되어 있는 것을 특징으로 하는 기억장치.
  2. 제 1 항에 있어서,
    상기 저항변화부재는 상기 소정값 이상의 전류에 의한 구성원자의 이동에 의하여 단부부근에 보이드를 생기게 함으로써 저항이 변화하는 특성을 갖는 재료로 구성되어 있는 것을 특징으로 하는 기억장치.
  3. 제 2 항에 있어서,
    상기 저항변화부재는 대부분 순수 알루미늄에 의하여 구성되어 있는 것을 특징으로 하는 기억장치.
  4. 제 3 항에 있어서,
    상기 제 1 도전성부재와 상기 제 2 도전성부재는 층간절연막을 통하여 적층되어 있고,
    상기 층간절연막에는 상기 제 1, 제 2, 도전성부재를 접속하는 개구부가 형성되어 있으며,
    상기 저항변화부재는 상기 개구부에서 텅스텐전극과 함께 적층된 알루미늄전극인 것을 특징으로 하는 기억장치.
  5. 제 4 항에 있어서,
    상기 알루미늄전극과 상기 텅스텐전극 사이의 접촉면적은 상기 알루미늄전극과 상기 제 1 도전성부재 또는 제 2 도전성부재 사이의 접촉면적보다도 작은 것을 특징으로 하는 기억장치.
  6. 상기 저항변화부재에 상기 데이터가 써넣어진 상태에서 상기 제 1, 제 2 도전성부재를 통하여 상기 저항변화부재에 상기 제 1 전극과는 반대방향의 소정값 이상의 제 3 전류를 흐르게 함으로써, 상기 저항변화부재의 저항 고정상태를 반대로 변화시켜 데이터의 소거가 구성되어 있는 것을 특징으로 하는 기억장치.
  7. 제 6 항에 있어서,
    상기 저항변화부재는 주재료와 불순물재료로 구성되어 상기 소정값 이상의 전류에 따라 상기 주재료중의 불순물이 이동함으로써 저항이 변화하는 특성을 갖는 것을 특징으로 하는 기억장치.
  8. 제 7 항에 있어서,
    상기 주재료는 알루미늄이고, 이 알루미늄중에 실리콘이 0.5~20% 첨가되어 있는 것을 특징으로 하는 기억장치.
  9. 제 8 항에 있어서,
    상기 제 1 도전성부재와 상기 제 2 도전성부재는 층간절연막을 통하여 적층되어 있고,
    상기 층간절연막에는 상기 제 1, 제 2 도전성부재를 접속하는 개구부가 형성되어 있고,
    상기 저항변화부재는 상기 개구부내에서 텅스텐전극과 함께 적층된 알루미늄합금전극인 것을 특징으로 하는 기억장치.
  10. 제 9항에 있어서,
    상기 알루미늄합금전극과 상기 텅스텐 전극 사이의 접촉면적은 상기 알루미늄합금전극과 상기 제 1 도전성부재 또는 제 2 도전성부재 사이의 접촉면적보다도 작은 것을 특징으로 기억장치.
  11. 제 1 항에 있어서,
    상기 제 1 도전성부재는 서로 평형하게 연장되는 복수의 제 1 배선에 의하여 구성되도,
    상기 제 2 도전성부재는 상기 각 제 1 배선과 직교하는 방향으로 연장되는 복수의 제 2 배선에 의하여 구성되며,
    상기 저항변화부재는 상기 각 제 1 배선과 상기 제 2 배선의 각 교점에 배치되어 각 저항변화부재에 의하여 매트릭스 형사의 메모리셀어레이가 구성되어 있는 것을 특징으로 하는 기억장치.
  12. 제 11 항에 있어서,
    반도체기판과, 게이트전극, 소스영역 및 드레인 영역으로 구성되는 복수의 MOS트랜지스터와, 이 각 MOS 트랜지스터의 소스영역에 접속되는 영역의 비트선을 더욱 구비하고,
    상기 제 1 도전성부재는 상기 반도체기판의 복수 분리절연막을 통하여 구획되는 복수의 선 형상 영역에 불순물을 도입하여 형성되며, 표면이 실리사이드화된 불순물확산층이고,
    상기 각 제 1 도전성부재와 상기 각 MOS 트랜지스터의 드레인영역이 접속되어 있으며,
    상기 각 MOS트랜지스터의 상기 게이트전극과 상기 비트선을 통하여 선택된 저항변화부재에 데이터의 써넣기, 읽어내기가 가능하게 구성되어 있는 것을 특징으로 하는 기억장치.
  13. 제 12 항에 있어서,
    상기 저항변화부재에 상기 데이터가 써넣어진 상태에서 상기 제 1 , 제 2 도전성부재를 통하여 상기 저항변화부재에 상기 제 1 전류와는 반대 방향의 소정값 이상의 제 3 전류를 흐르게 함으로써, 상기 저항변화부재의 저항 고정상태를 반대로 변화시켜 테이터의 소거가 가능하게 구성되고 있고,
    상기 각 MOS 트랜지스터의 상기 게이트 전극과 상기 비트선을 통하여 선택된 데이터 써넣기 상태의 저항부재로부터 데이터의 소거가 가능하게 구성되어 있는 것을 특징으로 하는 기억장치.
  14. 제 11 항에 있어서,
    반도체기판과, 게이트전극, 소스영역 및 드레인 영역으로 구성되는 복수의 MOS트랜지스터와, 이 각 MOS 트랜지스터의 소스영역에 접속되는 복수의 비트선을 더 구비하고,
    상기 제 1 도전성부재는 상기 각 MOS 트랜지스터상에 절연막을 통하여 형성되며,
    상기 저항변화부재와 상기 MOS 트랜지스터의 드레인영역은 상기 절연막중에 형성된 콘택트를 통하여 접속되어 있고,
    상기 각 MOS 트랜지스터의 상기 게이트전극과 상기 비트선을 통하여 선택된 저항변화부재에 데이터의 써넣기, 읽어내기가 가능하게 구성되어 있는 것을 특징으로 하는 기억장치.
  15. 제 14 항에 있어서,
    상기 저항변화부재에 상기 데이터가 써넣어진 상태에서 상기 제 1, 제 2 도전성부재를 통하여 상기 저항변화부재에 상기 제 1 전류와는 반대 방향의 소정값 이상의 제 3 전류를 흐르게 함으로써, 상기 저항변화부재의 저항값을 고저 반대방향으로 변화시켜 데이터의 소거가 가능하게 구성되어 있고,
    상기 각 MOS트랜지스터의 상기 게이트전극과 상기 비트선을 통하여 선택된 데이터 써넣기 상태의 저항부재로부터 데이터의 소거가 가능하게 구성되어 있는 것을 특징으로 하는 기억장치.
  16. 기판상에, 서로 평형하게 연장되는 복수의 제 1 도전성부재를 형성하는 제 1 스텝과,
    상기 제 1 도전성부재 및 상기 기판상에 층간절연막을 형성하는 제 2 스텝과,
    상기 층간절연성막 일부에 상기 각 제 1 도전성부재에 도달하는 복수의 개구부를 형성하는 제 3 스텝과,
    상기 각 개구부중에 소정값 이상의 대전류를 흐르게 했을 때에 생기는 원자의 이동에 기인하여 저항이 변화하는 특성을 갖는 저항변화부재를 형성하는 제 4 스텝과,
    상기 층각절연막상에 상기 각 저항변화부재에 접속되면서 상기 각 제 1 도전성부재와 직교하는 방향으로 연장되는 복수의 제 2 도전성부재를 형성하는 제 5 스텝을 구비하고 있는 것을 특징으로 하는 기억장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 제 4 스텝에서는 제 1 금속전극과 제 2 금속전극을 적층하고,
    상기 제 1 금속전극 및 제 2 금속전극중 어느 한쪽이 상기 저항변화부재인 것을 특징으로 하는 기억장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제 4 스텝에서는 상기 제 1 금속전극을 퇴적한 후, 기판 전면상에 절연막을 퇴적하고, 이 절연막을 에치백하여 개구부의 측면상에 측벽을 형성함과 동시에 상기 제 1 금속전극 일부를 노출시켜두고, 상기 제 2 전극을 상기 제 1 전극의 노출부분상에 형성하는 것을 특징으로 하는 기억장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 제 2 스텝에서는 제 1 층간절연막과 제 2 층간절연막으로 나누어 형성하고, 상기 제 3 스텝에서는 제 1 개구부와 제 2 개구부로 나누어 형성하고, 상기 제 4 스텝에서는 제 1 금속전극과 제 2 금속전극으로 나누어 형성하는 것으로서,
    우선, 상기 제 1 도전성부재 및 상기 기판상에 제 1 층간절연막을 형성하고, 이 제 1 층간절연막의 일부에 상기 각 제 1 도전성부재에 도달하는 복수의 제 1 개구부를 형성하며, 이 각 제 1 개구부를 제 1 금속전극으로 메움으로써,
    상기 제 1 층간절연막에 제 2 층간절연막을 형성하고, 이 제 2 층간절연막의 일부에 상기 각 제 1 개구부와 어긋난 위치이면서 상기 각 제 1 금속전극의 일부를 노출시키도록 제 2 개구부를 형성한 후, 이 제 2 개구부를 상기 제 1 금속전극에 접속되는 제 2 금속전극으로 메우는 동시에,
    상기 제 5 스텝에서는 상기 제 2 층간절연막에 상기 제 2 금속전극에 접속되면서 상기 제 1 도전성막과 직교하는 방향으로 연장되는 복수의 제 2 도전성부재를 형성하는 것을 특징으로 하는 기억장치의 제조방법.
  20. 제 16 항에 있어서,
    상기 제 1 스텝에서는 반도체 기판상에 여러 개의 분리절연막으로 반도체기판상을 구획하고, 상기 각 분리절연막 사이의 상기 반도체기판내에 불순물을 도입하여 불순물확산층을 형성한 후, 이 불순물확산층의 표면을 실리사이드화하는 것을 특징으로 하는 기억장치의 제조방법.
  21. 제 16 항에 있어서,
    상기 제 1 스텝 전에,
    반도체기판상에 게이트전극, 소스영역 및 드레인영역으로 구성되는 MOS 트랜지스터를 형성하는 스텝과,
    상기 각 MOS 트랜지스터의 소스영역에 접속되는 복수의 비트선을 형성하는 스텝과,
    상기 MOS 트랜지스터 및 반도체기판상에 절연막을 퇴적하는 스텝을 더 구비하고,
    상기 제 1 스텝에서는 상기 기판이 되는 상기 절연막상에 제 1 도전성부재를 형성함과 동시에 ,
    상기 제 1 도전성부재와 상기 각 MOS 트랜지스터의 드레인영역을 접속하는 콘택트부재를 형성하는 스텝을 더 구비하고 있는 것을 특징으로 하는 기억장치의 제조방법.
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