KR0162540B1 - P-mos 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법 - Google Patents

P-mos 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법 Download PDF

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Abstract

P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법은, 차식(A1),(A2),(A3) 및 (A4)를 이용하든지, 또는 식(A2)대신에 차식(A5)를 이용해, 계수(A),(n),(B) 및 (m)을 예비실험에 의해 정하는 것에 따라서, 트랜지스터 수명(τ)을 예측할 수 있다.

Description

P-MOS 트랜지스터의 핫 캐리어(hot career) 열화의 시뮬레이션(simulation)방법
제1도는 본 발명에 따른 시뮬레이션 방법의 개념을 설명하기 위한 등가회로도이다.
제2도는 P-MOS 트랜지스터의 핫 캐리어 스트레스 후의 FWD 모드에 있어서 경계치 전압(Vth)과 드레인 전압(Vd)과의 관계를 나타낸 그래프이다.
제3도는 FWD모드에 있어서 플랫 밴드 전압의 변화(△Vfb)와 스트레스 시간과의 관계를 나타낸 그래프이다.
제4도는 P-MOS 트랜지스터의 핫 캐리어 열화에 따른 수명(τ)과 게이트 전류(Ig)와의 관계를 나타낸 그래프이다.
제5도는 P-MOS 트랜지스터의 핫 캐리어 스트레스 후의 REV 모드에 있어서 경계치 전압(Vth)와 드레인 전압(Vd)과의 관계를 나타낸 그래프이다.
제6도는 REV 모드에 있어서 플랫 밴드 전압의 변화(△Vfb)와 DIBL효과의 변화(△σ)와의 관계를 나타낸 그래프이다.
제7도는 핫 캐리어 스트레스 인가전의 P-MOS 트랜지스터에 있어서 실효채널길이(Leff)와 DIBL 효과(σ)와의 관계를 나타낸 그래프이다.
제8도는 P-MOS 트랜지스터의 핫 캐리어 스트레스 인가의 전후에 있어서 게이트 전압(Vg)와 경계치 전압(Vth)의 차에 관해서 I/β를 플롯(plot)한 그래프이다.
제9도는 P-MOS 트랜지스터의 핫 캐리어 열화 후에 있어서 캐리어 이동도의 수직 전계 의존성의 변화(△θ)와 플랫 밴드 전압의 변화(△Vfb)와의 관계를 나타낸 그래프이다.
제10도는 P-MOS 트랜지스터의 핫 캐리어 열화 후에 있어서 Vg-Vth에 있어서 이동도의 변화(△U0)와 플랫 밴드 전압의 변화(△Vfb)와의 관계를 나타낸 그래프이다.
제11도는 P-MOS 트랜지스터의 핫 캐리어 스트레스 후의 FWD 모드에 있어서 선형영역의 드레인 전류의 변화비율(△Id/Id)과 스트레스 시간과의 관계를 나타낸 그래프이다.
제12도는 P-MOS 트랜지스터의 핫 캐리어 스트레스 후의 REV 모드에 있어서 선형영역인 드레인 전류의 변화비율(△Id/Id)과 스트레스 시간과의 관계를 나타낸 그래프이다.
제13도는 P-MOS 트랜지스터의 핫 캐리어 스트레스 후의 FWD 모드에 있어서 포화영역인 드레인 전류의 변화비율(△Id/Id)과 스트레스 시간과의 관계를 나타낸 그래프이다.
제14도는 P-MOS 트랜지스터의 핫 캐리어 스트레스 후의 REV 모드에 있어서 포화영역인 드레인 전류의 변화비율(△Id/Id)과 스트레스 시간과의 관계를 나타낸 그래프이다.
제15도는 선행 기술에 따른 P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션의 개념을 설명하기 위한 등가 회로도이다.
제16도는 P-MOS 트랜지스터의 핫 캐리어 열화에 관한 종래의 시뮬레이션 방법의 순서를 나타낸 플로도이다.
제17도는 P-MOS 트랜지스터의 스트레스 인가의 전후에 있어서 FWD 모드에서의 측정에 의한 Vd-Id특성을 나타낸 그래프이다.
제18도는 P-MOS 트랜지스터의 스트레스 인가의 전후에 있어서 REV 모드에서의 측정에 의한 Vd-Id특성을 나타낸 그래프이다.
제19도는 P-MOS 트랜지스터의 스트레스 인가의 전후에 있어서 FWD 모드와 REV 모드로 측정된 선형영역의 Vg-Id특성, 포화영역에 있어서 Vg-Id 특성 및 Vg-gm 특성을 나타낸 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
1A : 전압제어형 전류원 Id : 드레인전류
Vd : 드레인 전압 Vth : 경계치 전압
Ig : 게이트 전류 Vfb : 플랫밴드 전압
τ : 트랜지스터의 핫 캐리어 수명
σ : 드레인 전압에 따른 산화막장벽의 저하 효과의 계수
Leff : 실효채널길이
β : 선형영역에 있어서 드레인 전류의 게이트 전압 의존성을 게이트 전압으로 미분해서 드레인 전압으로 나눈 값
θ : 캐리어의 이동도의 수직전계 의존성
U0 : Vg = Vth 에 있어서 캐리어의 이동도
gm : 상호 컨덕턴스.
[발명의 배경]
본 발명은 MOS형 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 관해서, 특히 P-MOS형 트랜지스터의 FWD 모드 동작시 및 REV 모드(mode) 동작시에 있어서 핫 캐리 열화의 시뮬레이션 방법에 관한 것이다.
MOS형 트랜지스터의 핫 캐리어 열화는, 초기의 드레인(drain)전류 Id에 대한 드레인 전류의 변화량(△Id)의 비율 (△Id/Id)로 평가할 수 있고, 또한 초기의 경계치 전압(Vth)에 대한 경계치 전압의 변화량(△Vth)등에 의해서도 평가할 수 있다.
제15도는, 종래의 시뮬레이션 방법에 있어서 MOS 트랜지스터의 핫 캐리어 열화의 개념을 나타내는 등가 회로도이다.
즉, 제15도(a)는, 스트레스(stress)인가전의 프레시(fresh) 한 MOS 트랜지스터에 있어서 드레인 전류(Id)가 흐르는 것을 나타내고 있다.
제15도(b)는, 핫 캐리어 열화 후에 있어서, MOS 트랜지스터를 드레인 전류(Id')가 흐르는 것을 나타내고 있다.
즉, 핫 캐리어 열화에 따라서, 트랜지스터를 흐르는 전류는 초기의 드레인 전류(Id)에서 (△Id)만 변화하고 있다.
P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션은, 예를 들면, IEEE Trans. Electron Devices, vol. 37, pp. 1658-1666(1990)에 있어서, Ong et al.에 의해서 DC(직류)에 의한 스태틱(static)한 핫 캐리어 스트레스 조건하에 있어서, 핫 캐리어 열화율(△Id/Id)은 다음식(101)에 의해서 나타난다.
여기에서, t는 핫 캐리어 스트레스 시간을 나타내고, 부호(A)와 (n)은 트랜지스터의 제조 프로세스 조건과 스트레스 조건에 의존하는 계수로 생각되어 진다.
또한, DC에 의한 스태틱한 핫 캐리어 스트레스 조건하에서, 핫 캐리어 열화(△Vth)는 다음식(102)에 따라서 나타내진다.
이 식에 있어서도, t는 핫 캐리어 스트레스 시간을 나타내고, 부호(A)와 (n)은 트랜지스터의 제조 프로세스 조건과 스트레스 조건에 의존하는 계수로 생각 할 수 있다.
드레인 전류의 변화 비율이(△Id/Id)f가 될 때까지의 스트레스 시간이 트랜지스터의 수명시간(τ)인 것으로 생각하면, 식(101)에서 다음식(103)을 얻을 수 있으며, 예를 들면(△Id/Id)f=10%가 되는 시간(t)가 수명시간(τ)으로 정의된다.
경계치 전압의 변화량(△Vth)f이 될 때까지의 스트레스 시간이 트랜지스터의 수명시간(τ)인 것으로 생각하면, 식(102)에서 다음식(104)를 얻을 수있고, 예를 들면, (△Vth)f=10mV가 될 때의 시간(t)이 수명시간(τ)으로 정의된다.
P-MOS트랜지스터의 스트레스 가속 시험이 행해질 때, 통상은, 예를 들면 1초부터 100000초 정도 까지의 측정 가능한 시간 내에 있어서 트랜지스터의 수명이 식(103) 또는 (104)로 정의된 변화량(△Id/Id)f또는 (△Vth)f에 도달하도록, 트랜지스터에 스트레스 조건이 부여된다.
그리고, 트랜지스터의 스트레스 시에 있어서 소오스/드레인 간의 전류 방향과 같은 전류 방향의 밑에서 행해지는 FWD 모드의 측정과, 반전된 전류 방향의 밑에서 행해지는 REV 모드의 측정이 행해지고, 선형영역과 포화영역에 있어서 △Id/Id 또는 △Vth에 관련된 트랜지스터의 수명을 얻을 수 있다.
가속 시험에 있어서 이용되는 스트레스 전압은, 어떤 드레인 전압(Vd)에 관해서 핫 캐리어 열화량이 가장 커지는 조건으로 설정된다.
즉, P-MOS 트랜지스터의 경우, 게이트 전류(Ig)가 최대가 되는 게이트 전압(Vg)을 이용할 수 있다.
상기 서술한 Ong et al.은, 가속 실험 방법을 수식화(數式化)해서, 그들의 수식을 이용하는 시뮬레이션 방법을 제안하고 있다.
Ong et al.에 의하면, P-MOS 트랜지스터의 수명(τ)은, 게이트 전류(Ig)를 이용한 실험식(105)에 의해 나타낼 수 있다.
여기서, W는 트랜지스터의 게이트 폭을 나타내고, B는 트랜지스터의 제조 프로세스 조건에 의존하는 계수이며, m은 핫 캐리어에 따른 임팩트 이온화에 관계하는 것으로 생각되는 지수를 나타낸다.
식(103),(104) 및 (105)에서 계수(AID)와 (Avth)는 다음식 (106) 및 (107로 나타낸다.
따라서, 식(101),(102),(106) 및 (107)에서, 다음식 (108) 및 (109)를 얻을 수 있다.
여기서 다시 적절하게 하기 위하여 다음식(110)을 정의하면, 식(108)과 (109)는 다음식(111) 과(112)에서 고쳐 쓸 수 있다.
즉, F(t)는, 핫 캐리어 스트레스 개시후의 시간(t)까지의 스트레스 양을 나타내고 있다.
제16도는, 식(111)또는 (112)를 이용해서 P-MOS 트랜지스터의 핫 캐리어 열화를 시뮬레이트 하는 방법의 순서를 나타낸 플로도이다.
이 플로도에 있어서, 스탭(S1)은, 식(111) 또는(112)중의 잘 모르는 패러미터(parameter)를 예비 측정실험에 의해 추출하기 위한 서브스텝(S1a-S1e)을 포함하고 있다.
서브스텝(S1a)에 있어서는, 식(106) 또는 (107)에 있어서 게이트전류(Ig)를 결정하기 위해서, 예비 측정실험에 있어서 복수의 측정점에 관한 데이터에 피트(fit)하도록 실험식 Ig=g(Vg, Vd)가 결정된다.
게이트 전류(Ig)를 결정하는 방법의 한 예인 러키엘렉트론 모델(lucky electr on model)이, IEEE Trans. Electron Devices, vol. ED-31, pp, 1116-1125, Sep, 1984에 있어서, Tam et al.에 의해서 서술된다.
서브스텝(S1b)에 있어서는, DC 스트레스 인가전의 상태로, 캐리어의 이동도(㎲)와, 플랫 밴드(flat band)전압(Vfb)등의 트랜지스터 패러미터가, 예를 들면 BSIM(Berkerley Short-Channel IGFET Model)을 이용해서 추출된다.
BSIM법은, IEEE J, Solid-State Citrcuits, vol. SC-22, pp. 558-566, Aug(1987)에 있어서, Sheu et al.에 의해서 자세히 서슬되어 있다.
그후, 서브스텝(S1c)에 있어서, 트랜지스터에 DC 스트레스가 인가된다.
서브스텝(S1b)에 있어서는, DC 스트레스 인가 후에 있어서 트랜지스터 패러미터의 추출을 행할 수 있다.
DC 스트레스의 인가의 전후에 있어서 트랜지스터 패러미터의 추출은, 스트레스 인가전의 실제 트랜저스터의 특성과 시뮬레이션에 있어서 트랜지스터의 특성을 일치시키기 위해서 필요하며, 또한 스트레스 인가후의 실제 트랜지스터의 핫 캐리어 열화와 트랜지스터 패러미터의 변화가 어떻게 대응하는가를 견적하기 위해서 필요하다.
서브스텝(S1e)에 있어서는, 실험식(105)과 예비실험에 있어서 복수의 측정 점에 관한 데이터와의 비교에서 계수(B)가 지수(指數)(m)이 추출된다.
서브스템(S2)에 있어서는, 스텝(S1)으로 추출된 패러미터를 이용해서 식(111) 또는 (112)의 계산이 행해지며, 이것에 의해 P-MOS 트랜지스터의 핫 캐리어 열화가 시뮬레이트된다.
상기 서술한 바와 같은 선행 기술에 의한 P-MOS 트랜지스터의 핫 캐리어 열화의 예측 시뮬레이션에 있어서는, DC 스트레스 인가후의 트랜지스터 패러미터는, BSIM법을 이용해서 구할 수 있다.
그러나, BSIM법에 있어서 트랜지스터 모델에서는, 국소적으로 일어나는 핫 캐리어 주입에 따른 전자의 산화막 트렙과 계면단위에 의한 캐리어의 이동도 저하의 모델은 포함되어 있지 않다.
그리고, 스트레스 후의 트랜지스터의 특성에 맞추기 위해서, 플랫 밴드 전압(Vfb)과 이동도(㎲)의 패러미트를 바꾸어 패러미터 추출이 행해지고, 추출된 패너미터를 이용해서 시뮬레이션이 행해지고 있다.
실제 트랜지스터에 있어서는, 핫 캐리어 주입을 받으면, 제17도, 제18도 및 제19도에 나타낸 것처럼, 상기 서술한 FWD 모드와 REV 모드에 있어서 트랜지스터 특성이 다르다.
제17도는 P-MOS 트랜지스터의 FWD 모드에 있어서 Vd-Id 특성의 한예를 나타낸 그래프이고, 실선 곡선은 스트레스 인가 전에 있어서의 특성을 나타내고, 파선 곡선을 스트레스 인가후의 특성을 나타내고 있다.
마찬가지로 제18도는, P-MOS 트랜지스터의 REV 모드에 있어서 Vd-Id특성의 한 예를 나타내며, 실선 곡선은 스트레스 인가전의 특성을 나타내며, 파선 곡선은 스트레스 인가후의 특성을 나타내고 있다.
재19도는, P-MOS 트랜지스터의 FWD 모드와 REV모드에 있어서 Vg-Id 특성과 Vg-gm특성을 나타내고 있다.
여기서, gm은 상호 컨덕턴스를 나타내고 있다.
제19도에 있어서, 스트레스 조건은 Vd=6.0V이고 Ig가 최대가 되는 조건에서 설정되며, 1000초간의 스트레스가 인가되었다.
0표시는 스트레스 인가전의 트랜지스터 특성을 나타내며, △표시는 스트레스 인가의 FWD 모드에 있어서 트랜지스터의 특성을 나타내며, □표시는 스트레스 인가후의 REV 모드에 있어서 트랜지스터 특성을 나타내고 있다.
드레인 전류 Id의 측정은, Vd=-1.5V와 Vd=-0.2V인 두가지의 조건으로 측정되어 있다.
이상과 같이, FWD 모드와 REV 모드에 있어서 트랜지스터 특성이 다른 것은 핫 캐리어 주입이 트랜지스터 내부의 드레인 근방에서 국소적으로 생기기 때문이다.
따라서, 트랜지스터의 소오스/드레인이 대칭형인 것을 모델의 기본으로 하고 있는 BSIM 법을 이용하는 경우, 스트레스 후의 트랜지스터 패러미터는 FWD 모드와 REV 모드이 양방으로 추출되니 않으면 안된다.
또한, 종래의 시뮬레이션에 있어서는, 회로중 패스 트랜지스터처럼 소오스/드레인 사이로 전류의 방향에 변화하는 쌍방향 동작을 하는 트랜지스터의 핫 캐리어 열화를 시뮬레이트 할 수 없다.
상기 서술한 바와 같은 선행기술의 과제에 감안해서, 본 발명은 P-MOS 트랜지스터에 있어서 핫 캐리어 열화를 FWD 모드와 REV 모드의 어느 것에 있어서도 시뮬레이트 할 수 있고, 동시에 쌍방향 동작시의 트랜지스터에 있어서 핫 캐리어 열화의 예측도 정밀하게 시뮬레이트 할 수 있는 방법을 제공하는 것을 목적으로 하고 있다.
본 발명의 하나의 양태에 따른 P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법은, 트랜지스터의 스트레스 시와 트랜지스터 특성의 측정시와의 사이에서 소오스/드레인 간의 전류의 방향을 바꿀 수 없는 FWD모드에 있어서, 다음 식(A1),(A2),(A3) 및 (A4)를 이용해,
여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압, Ig는 게이트 전류, W는 게이트 폭, △Vth와 △Vfb는 각각 핫 캐리어 열화에 따른 Vth와 Vfb의 변화량, σ은 Vd에 따른 산화막 장벽(障壁)의 저하 효과를 나타낸 계수를 나타내며, 트랜지스터의 수명(τ)은 식(A3)처럼 정의되어, 계수(A),(n),(B) 및(m)은 예비 측정실험에 의해 정의되며, 이것에 따라서 트랜지스터수명(τ)이 예상될 수 있는 것을 특징으로 하고 있다.
본 발명의 또 하나의 양태에 따른 P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법은, 트랜지스터의 시트레스 시와 트랜지스터 특성의 특정 시와의 사이에서 소오스/드레인 간의 전류 방향을 반전시키는 REV모드에 있어서, 다음식(A1),(A5),(A3) 및 (A4)를 이용해,
여기에서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압, Ig는 게이트 전류, W는 게이트 폭, σ는 Vd에 의한 산화막 장벽의 저하 효과를 나타낸 계수, △Vth와, △Vfb와 △σ는 각각 핫 캐리어 열화에 의한 Vth 와 Vfb와 σ의 변화량을 나타내며, 트랜지스터 수명(τ)은 식(A3)처럼 정의되어,
계수(A),(n),(B) 및(m)은 예비 측정실험에 의해서 정의되며, 이것에 따라서 트랜지스터 수명(τ)이예측될 수 있는 것을 특징으로 하고 있다.
본 발명에 의한 P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서는 FWD 모드와 REV 모드이 어느것에 있어서도 핫 캐리어의 열화를 시뮬레이트 할 수 있다.
또한, 본 발명에 있어서는, 핫 캐리어 열화에 따라 변화하는 패러미터를 선별해서, 패러미터 끼리의 상관 관계를 예비실험에 의해 추출하고, 그들의 상관 관계를 이용해서 시뮬레이트 하기 때문에, 핫 캐리어 열화의 정밀한 시뮬레이션이 가능해진다.
[실 시 예]
제1도는, 본발명에 따른 시뮬레이션에 있어서 P-MOS 트랜지스터의 핫 캐리어 열화의 개념을 나타낸 등가 회로도이다.
종래의 시뮬레이션에 있어서는, 제15도에 나타내었듯이, 트랜지스터 패러미터가 핫 캐리어 주입에 따라 경시적(經時的)으로 변화하고, 그 트랜지스터 패러미터를 스트레스 양을 기본으로 해서 얻을 수 있다.
그러나, 본 발명의 시뮬레이션의 개념에 있어서는, 트랜지스터 패러미터는 유지되고, 핫 캐리어에 따라 변화하는 드레인 전류(Id)와 경계치 전압(Vth)등의 특성이 전압 제어형 전류원(1A).을 이용한 등가 회로도로 나타내어진 것을 특징으로 하고 있다.
또한, 이 전압 제어형 전류원(1A)의 특성을 특징짓는 패러미터는, 핫 캐리어 스트레스에 따른 예비실험에 따라서 결정된 것도 특징으로 하고 있다.
또한, 핫 캐리어 스트레스에 따라 변화하는 패러미터가 선별되어, 그 패러미터끼리의 상관 관계를 이용해서 핫 캐리어 열화를 시뮬레이트하는 것도 특징으로 하고 있다.
[실 시 예 1]
제2도는 P-MOS 트랜지스터에 스트레스 전압을 인가해서 핫 캐리어 열화시킨 경우에, FWD 모드로 측정된 드레인 전압(Vd)과 경계치 전압(Vth)과의 관계를 나타내고 있다.
제2도 있어서, 스트레스는, Vd=-6.0V의 조건과 게이트 전류(Ig)가 최대가 되는 조건하에서 0초, 10초, 100초, 1000초 또는 10000초간으로 가해졌다.
제2도의 그래프에서, 경계치 전압(Vth)은, 다음식(1) 처럼 드레인 전압(Vd)의 1차 관수로서 나타내어진 것을 알 수 있다.
여기서, 제2도의 그래프 중의 각 직선이 Vth축과 교차하는 점이 플랫 밴드 전압(Vfb)에 대응해서, 각 직선의 기울기가 드레인 전압에 따른 산화막 장벽의 저하(DIBL: Drain Induced Barrier Lowering) 효과(σ)에 대응하고 있다.
제2도에 있어서, 플랫 밴드 전압(Vth)은 스트레스 시간에 의존해서 변화하고 있지만, DIBL 효과(σ)는 일정(각 직선의 기울기가 일정)한 것을 알 수 있다.
따라서, FWD 모드에 있어서 경계치 전압의 변화 △Vth는 다음식(2)로 나타낸다.
제3도에 있어서, FWD 모드에 있어서 플랫밴드 전압의 변화(△Vfb)와 스트레스 시간과의 관계가 Log-Log 스케일로 플롯되어 있다.
제3도에 있어서, 스트레스 기간중에 드레인 전압(Vd)으로서 -4.5V, -5V, -5.5V, 또는 -6V가 인가 되었다.
또한, 게이트전압(Vg)은, 핫 캐리어 변화량이 최대가 되도록, 게이트 전류(Ig)가 최대가 되는 조건하에서 인가 되었다.
제3도의 그래프에서, 플랫밴드 전압의 변화량(△Vfb)는, 식(102)에 유사해서, 다음식(3)으로 나타낸 것을 알 수 있다.
여기서, A와 n은 트랜지스터의 제조 프로세스 조건과 스트레스 조건에 의존하는 계수이다.
따라서, 예를 들면(△Vfb)f=10mV가 될 때를 트랜지스터의 수명(τ)으로 정의하면, 수명(τ)은 다음 식(4)로 나타낸다.
제4도는 수명(τ)과 게이트 전류(Ig)와의 관계를 나타낸 그래프이고, 수명(τ)은 식(105)와 마찬가지로 식(5)에 나타내어지는 것을 알 수 있다.
따라서, 식(3)에 있어서 계수 A는, 식(107)과 유사한 차식(次式)(6)으로 나타내어 진다.
그러므로, 플랫밴드 전압의 변화량(△Vfb)은, 식(109)에 유사한 차식(7)으로 나타내어진다.
식(7)에 있어서 계수 B, m, 및 n을 예비실험에 의해 추출하는 것에 따라, P-MOS 트랜지스터의 핫 캐리어 열화후의 플랫밴드 전압(Vfb)또는 FWD 모드의 경계치 전압(Vth)을 시뮬레이션으로 구하는 것이 가능해진다.
즉, 실시예 1의 FWD 모드에 있어서는 DIBL 효과(σ)가 변화하지 않기 때문에, 플랫 밴드 전압(Vfb)을 (△Vfb)만 변화시키는 것에 의해, 스트레스후의 경계치 전압(Vth)을 정밀하게 시뮬레이트 할 수 있다.
[실시예 2]
제5도는 P-MOS 트랜지스터에 스트레스 전압을 인가해서 핫 캐리어 열화시킨 경우에, REV 모드로 측정된 드레인 전압(Vd)과 경계치 전압(Vth)과의 관계를 나타내고 있다.
제5도에 있어서 스트레스 조건은, 제2도의 경우와 마찬가지이다.
제5도의 그래프에 나타낸 직선에 있어서, 스트레스 시간이 길어지는데 따라서 그들 직선의 경사가 커진다.
즉, 스트레스 시간이 길어지는데 따라서, 식(1)중의 DIBL 효과(σ)의 절대치가 커지는 것을 알 수 있다.
따라서, REV 모드에 있어서 경계치 전압의 변화(△Vfb)는, 식(2)는 아니고, 차식(8)로 나타내진 것을 알 수 있다.
한편, 제5도를 제4도와 비교해서, 플랫밴드 전압(Vfb)은, FWD 모드와 REV 모드의 양쪽에 있어서, 스트레스 시간에 의존해서 같은양(△Vfb)만 변화하고 있는 것을알 수 있다.
즉, 플랫밴드 전압의 변화(△Vfb)는, 핫 캐리어 주입에 따른 전자의 산화막트랩(trap)에 기초한 변화인 것을 알 수 있다.
따라서, REV 모드에 있어서 플랫밴드 전압의 변화(△Vfb)는, 실시예 1의 경우와 마찬가지로 구할 수 있다.
또한, 구해진 플랫밴드 전압의 변화량(△Vfb)에 더해서, DIBL 효과의 변화(△σ)를 고려하는 것에 따라, 식(8)에 기초해서 핫 캐리어 열화 후의 REV 모드에 있어서 경계치 전압의 변화(△Vfb)를 구할 수 있다.
즉, 실시예 2의 REV 모드에 있어서는 스트레스 시간에 의존하는 플랫밴드 전압의 변화(△Vfb)뿐만 아니라 스트레스 시간에 의존하는 DIBL 효과(σ)의 변화량(△σ)도 고려하는 것에 따라서, 핫 캐리어 열화 후의 REV 모드에 있어서 Vth를 정밀하게 시뮬레이트 할 수 있다.
[실시예 3]
제6도는, P-MOS 트랜지스터에 스트레스 전압을 인가해서 핫 캐리어 열화시킨 경우에, REV 모드에 있어서 플랫밴드 전압의 변화(△Vfb)와 DIBL효과의 변화(△σ)와의 관계를 나타내고 있다.
스트레스 조건으로서, -4.5V, -5.0V, -5.5V, 또는 -6.0V의 드레인 전압(Vd)이 인가되었다.
또한, 게이트 전압(Vg)은, 게이트 전류(Ig)가 최대가 되는 조건하에서 부여되었다.
제6도에서, △Vfb와 △σ는, 드레인 전압(Vd)의 여하에 관계없이 차식(9)로 나타내어진 것을 알 수 있다.
여기서, 계수 C1은, 제조 프로세스 조건, 게이트 산화막 두께, 및 게이트 길이에 의존하는 계수이다.
따라서, 식(8)과 (9)의 관계에서, REV 모드에 있어서 경계치 전압의 변화(△Vth)는, 차식(10)을 이용해서 구할 수 있다.
따라서, 실시예 1에 나타낸 식(7)에 있어서 계수(B),(m) 및 (n)을 예비실험으로 추출해서 플랫밴드 전압의 변화(△Vfb)를 구하고, 식(9)의 계수(C1)도 예비실험으로 정하는 것에 의해, 경계치 전압의 변화(△Vfb)를 시뮬레이션으로 구하는 것이 가능해 진다.
즉, 실시예 3의 REV 모드에 있어서는, 플랫밴드 전압의 변화(△Vfb)와 DIBL효과의 변화(△σ)를 관계짓는 계수(C1)를 예비실험으로 정하는 것에 따라, △Vfb를 구하는 것 만으로 스트레스 후의 경계치 전압(Vth)을 정밀하게 시뮬레이트 할 수 있다.
[실시예 4]
제7도는, 핫 캐리어 스트레스 인가전의 P-MOS 트랜지스터에 있어서 실효 채널길이(Leff)와 DIBL 효과(σ)와의 관계를 나타내고 있다.
제7도의 그래프에서(Leff)와(σ)의 관계는, 차식(11)로 나타내지고, 계수(C2)는, 제조 프로세스 조건과 게이트 산화막 두께에 의존하는 계수이다.
실시예2에 있어서 DIBL효과(σ)가 핫 캐리어 스트레스에 따라서 변화할 수 있는 것을 나타내고 있기 때문에, DIBL 효과의 변화(△σ)와 식(11)을 이용해서, 핫 캐리어 스트레스에 따른 전자 산화막 트랩에 기인하는 실효채널길이(Leff)의 쇼트닝(Let)는 차식(12)로 나타내어 진다.
이 식(12)는, 차식(13)처럼 바꿔 쓸 수 있다.
따라서, 계수(C2)를 예비실험으로 정하는 것에 따라서, 실효 채널길이 쇼트닝(Let)을 구할 수 있다.
핫 캐리어 스트레스를 받은 P-MOS 트랜지스터의 패러미터에 이 Let을 뒤에 서술할 실시예에 있어서처럼 짜 넣는 것에 따라, 핫 캐리어 열화에 의한 트랜지스터 특성의 변화를 보다 정확하게 시뮬레이트 할 수 있다.
즉, 실시예 4에 있어서는, DIBL효과(σ)와 핫 캐리어 스트레스에 따른 DIBL효과의 변화량(△σ)을 이용하는 것에 따라, 실효 채널길이의 쇼트닝(Let)을 정량적으로 구할 수 있다.
이 Let를 이용하는 것에 따라서, P-MOS 트랜지스터의 핫 캐리어 열화를 또한 고 정밀하게 시뮬레이트 하는 것이 가능해 진다.
[실시예 5]
제8도에 있어서, 측정된 게이트 전압(Vg)과 경계치 전압(Vth)의 차에 관해서 1/β가 플롯되어 있다.
○표시, □표시, △표시, ◇표시 및 ●표시는, 각각 0초, 10초, 100초,1000초 및 10000초의 스트레스 시간 후의 특정 결과를 나타내고 있다.
β는, 트랜지스터의 선형영역에 있어서 차식(14)로 정의된다.
또한, β는 선형영역에 있어서 드레인 전류의 모델 식(15)에 있어서 이용되어 지고, 차식(16)으로 나타내어 진다.
여기서, Cox는 게이트 산화막 용량, 그리고 Vmax는 포화 속도를 나타낸다.
캐리어의 이동도(㎲)는 차식(17)로 나타내어진 것이 알려져 있다.
여기서, U0은 Vg=Vth때의 이동도를 나타내고, θ은 이동도의 수직전계 의존성을 나타내고 있다.
따라서, 식(16)은 차식(16a)처럼 바꿔 쓸 수 있다.
포화속도(Vmax)는 핫 캐리어 스트레스에 의존하지 않은 불변의 물리량이기 때문에, 제8도의 그래프에 있어서 ｜Vg｜가 ｜Vth｜보다 비교적 큰영역으로 1/β를 Vg의 1차 관수로 비슷하면, 그 1차 관수의 비례승수(a1)는 식(16a)에서 차식(18a)로 나타내어 진다.
또한, Vg=Vth에 있어서, 1/β축의 조각(b1)은, 식(16a)에 기초해서 차식(18)로 나타낸다.
따라서, 식(18a)와 (18b)에서, 이동도의 수직전계 의존성(θ)은 차식(19)으로 나타낸다.
제8도의 그래프에 있어서, 1/β와 Vg-Vth와의 관계에 있어서 비례승수 (a1)는, 스트레스 시간에 의존해서 변화하고 있는 것을 알 수 있다.
이 비례승수(a1)의 변화는, 식(17)에 있어서 이동도의 수직전계 의존성(θ)의 변화(△θ)에 의존하고 있다.
제9도에 있어서, 실시예 1과 2로 나타낸 플랫 밴드 전압의 변화(△Vfb)와 이동도의 수직전계 의존성의 변화(△θ)와의 관계가 나타나 있다.
○표시, △표시 및 □표시는, 각각 -6.0V, -5.5V, -5.0V의 드레인 전압(Vd)에 따른 스트레스를 나타내고 있다
(△θ)은 식(19)를 이용해서 계산될 수 있다.
제9도의 그래프에서 알 수 있듯이,(△θ)와 (△Vfb)는 선형의 관계에 있고, 차식(20)에 따라서 나타낼 수 있다.
여기서, C3은 제조 프로세스 조건, 게이트 산화막 두께 및 게이트 길이에 의존하는 정수이다.
따라서 계수(C3)를 예비실험에 의해 정하는 것에 따라서, 실시예 1또는 2로 구할 수 있는 플랫밴드 전압의 변화(△Vfb)를 이용해서, 핫 캐리어 스트레스 후의 드레인 전류에 있어서 캐리어 이동도의 수직전계 의존성의 변화(△θ)를 시뮬레이트 할 수 있다.
즉, 실시예5에 있어서는, 계수(C3)를 예비실험에 의해 추출하는 것에 따라서, P-MOS 트랜지스터의 핫 캐리어 열화에 있어서 드레인 전류 특성과 밀접한 관계를 갖는 캐리어 이동도의 수직전계 의존성이 변화(△θ)를 구할 수 있다.
따라서, 식(17)에 기초해서, 핫 캐리어 스트레스 후의 이동도(㎲)를 정밀하게 시뮬레이트 할 수 있다.
[실시예 6]
제8도에 관련해서 상기 서술된 것처럼, 1/β는 ｜Vg｜가 ｜Vth｜에 대해서 큰 영역에서는 식(16a)으로 나타낸 것을 알 수 있다.
또한, 캐리어 이동도의 수직전계 의존성(θ)은 식(19)로 구할 수 있기 때문에,(Vg=Vth)에 있어서 이동도(U0)는 식(18a)에서 차식(21)로 나타낼 수 있다.
또한, U0는, 제8도의 Vg-Vth에 있어서 1/β축의 조간(b1)을 이용해서 차식(22)에서도 구할 수 있다.
하지만, 제8도에 있어서, Vf=Vth에 있어서 1/β축의 조각(b1)은, 핫 캐리어 스트레스 시간에 의존해서 변화하고 있다.
이 조각(b1)의 변화는, 식(18b)에서, Leff의 변화(Leff-Let)와 U0의 변화(△U0)에 기초하고 있는 것을 알 수 있다.
이 U0의 변화(△U0)는, 실시예 4로 구할 수 있는 Leff의 쇼트닝(Let)을 식(21)또는 (22)내로 받아 들이는 것에 따라서 구할 수 있다.
제10도는, 이렇게 해서 구할 수 있는 Vg=Vth에 있어서 이동도의 변화(△U0)와 실시예 1 또는 2로 나타낸 플랫밴드 전압의 변화(△Vfb)와의 관계를 나타내고 있다.
제10도의 그래프에 있어서, ○표시, △표시 및 □표시는, 각각 -6.0V, -5.5V, -5.0V의 드레인 전압(Vd)에 따른 스트레스를 나타내고 있다
제10도의 그래프에 있어서, △U0와 △Vfb는 선형의 관계에 있고, 차식(23)으로 나타낸 것을 알 수 있다.
여기서, C4는, 제조 프로세스 조건, 게이트 산화막 두께 및 게이트 길이에 의존하는 정수이다.
따라서, 예비실험에 의해 계수(C4)를 정하면, 실시예 1또는 2로 구할 수 있는(△Vfb)에서, 핫 캐리어 스트레스 후의 Vg=Vth에 있어서 캐리어 이동도의 변화(△U0)를 시뮬레이트 할 수 있다.
즉, 실시예 6에 의하면, 계수(C4)를 예비실험으로 정하는것에 따라, 핫 캐리어 스트레스 후에 있어서 Vg=Vth의 조건에서의 캐리어 이동도의 변화(△U0)를 구할 수 있고, P-MOS 트랜지스터의 드레인 전류와 밀접한 관계를 갖는 캐리어 이동도를 정밀하게 시뮬레이트 할 수 있다.
[실시예 7]
제11도에 있어서, P-MOS 트랜지스터의 선형영역에 있어서, FWD 모드하에서의 드레인 전류의 변화율(△Id/Id)과 스트레스 시간과의 관계가 Log-Log 스케일로 플롯되어 있다.
스트레스 조건으로서, -6.0V의 드레인 전압(Vd)과 게이트 전류가 최대가 되는 게이트 전압(Vg)이 인가되었다.
제11도의 그래프에 있어서 ○표시는, Vd=-0.2V와 Vg=-1.5V를 이용한 측정 결과를 나타내고, △표시는 Vd=-0.2V 와 Vg=-2.0V를 이용한 측정결과를 나타내고 있다.
또한, 실선 곡선은 시뮬레이션에 의한 결과를 나타내고 있다.
선형영역에 있어서 드레인 전류(Id)는, 차식(15)으로 나타낸 것을 알 수 있다.
핫 캐리어 스트레스 후의 FWD 모드에 있어서 경계치 전압(Vth')은, 실시예 1의 식(2)의 관계에서 차식(24)으로 나타낼 수 있다.
또한, 핫 캐리어 스트레스 후의 FWD 모드에 있어서 이동동듸 수직전계 의존성(θ')은 실시예 5에서 차식(25)으로 나타내고, Vg=Vth에 있어서 이동도(U0')는 실시예 6에서 차식(26)으로 나타내어지기 때문에, 핫 캐리어 열화 후의 캐리어 이동도(㎲')는 차식(27)로 나타낸다.
또한, 핫 캐리어 스트레스 후의 실효 채널길이(Leff')는 실시예 4에서 차식(27.5)으로 나타낸다.
따라서, 핫 캐리어 스트레스 후의 FWD 모드에 있어서 선형영역의 드레인 전류 Id'(FWDLIN)는, 식(24)의 (Vth'), 식(27)의 (㎲') 및 (27.5)의 Leff'를 이용해서 차식(28)으로 나타낸다.
따라서, 핫 캐리어 스트레스 후의 FWD 모드에 있어서 선형영역의 드레인 전류 변화비율 △Id/Id(FWDLIN)은, 차식(29)으로 나타낸다.
제11도의 그래프에 있어서 실선 곡선은, 식(29)을 이용한 시뮬레이션 결과를 나타내고 있고, 실측 결과로 정밀하게 일치하고 있음을 알 수있다.
즉, 실시예7에 있어서는, 식(29)와 상기 서술한 실시예로 구할 수 있는(△Vth),(△θ),(△U0) 및 (Leff')를 이용하는 것에 따라서, 핫 캐리어 스트레스 후의 FWD 모드에 있어서 선형영역의 드레인 전류(Id)를 정밀하게 시뮬레이트 할 수 있다.
[실시예 8]
제12도에 있어서, 핫 캐리어 스트레스 후의 REV 모드에 있어서 P-MOS 트랜지스터의 선형영역에서의 드레인 전류의 변화비율(△Id/Id)과 스트레스 시간과의 관계가 Log-Log 스케일로 플롯되어 있다.
제12도의 그래프에 있어서, 스트레스 조건으로서 -6.0V의 드레인 전압(Vd)과 게이트 전류를 최대로 하는 게이트 전압(Vg)이 인가되었다.
○표시는, Vd=-0.2V와 Vg=-1.5V를 이용한 측정결과를 나타내고 있고, △표시는 Vd=-0.2V와 Vg=-2.0V를 이용한 측정결과를 나타내고 있다.
또한, 실선 곡선은 시뮬레이션 결과를 나타내고 있다.
핫 캐리어 스트레스 후의 REV 모드에 있어서도, 식(15),(25),(26),(27) 및 (27.5)를 이용할 수 있다.
이들 식에 덧붙여, REV 모드에 있어서 핫 캐리어 스트레스 후의 경계치 전압(Vth')은 실시예 2의 식(8) 및 실시예3의 식(10)의 관계에서 차식(30)으로 나타낸다.
따라서, 핫 캐리어 스트레스 후의 REV 모드에 있어서 선형영역의 드레인 전류 Id'(REV, LIN)은, 식(30)의 Vth'와 식(27)을 ㎲'와 식(27.5)의 Leff'를 이용해서 차식(31)으로 나타낸다.
그 결과, 핫 캐리어 스트레스 후의 REV 모드에 있어서 선형영역의 드레인 전류의 변화 비율 △Id/Id(REV, LIN)은, 차식(32)으로 나타낸다.
제12도의 그래프 중의 실선 곡선은, 이 식(32)을 이용한 시뮬레이션 결과를 나타내고 있고, 실측 결과로 고도의 정밀도로 일치하고 있는 것을 알 수 있다.
즉, 실시예 8에 따르면, 식(32)과 상기 서술한 실시예로 구해진 △Vth,△θ,△U0 및 Leff'를 이용하는 것에 의해, 핫 캐리어 스트레스 후의 REV 모드에 있어서 선형영역의 드레인 전류를 정밀하게 시뮬레이트 할 수 있다.
[실시예 9]
제13도에 있어서, P-MOS 트랜지스터의 FWD 모드에 있어서 포화영역의 드레인 전류의 변화비율(△Id/Id)과 스트레스 시간과의 관계가 Log-Log 스케일로 플롯되어 있다.
제13도의 그래프에 있어서, 스트레스 조건으로서 -6.0V의 드레인 전압(Vd)과 게이트 전류를 최대로 하는 게이트 전압(Vg)이 인가 되었다.
□표시는, Vd=-1.5V와 Vg=-1.5V를 이용한 측정결과를 나타내고 있고, ◇표시는, Vd=-2.0V와 Vg=-2.0V를 이용한 측정결과를 나타낸고 있다.
또한, 실선 곡선은 시뮬레이션의 결과를 나타내고 있다.
포화영역에 있어서 드레인 전류(Id)는, 차식(33)으로 나타내어진 것을 알 수 있다.
식(33)내에 있어서 포화 드레인 전압(Vdsat)은 차식(34)으로 나타내어지고, 포화속도영역 길이(△L)는 차식(35)으로 나타내어진다.
식(35)에 있어서 내부 전계(Em)는 차식(36)으로 나타내고, k는 접합 깊이(Xj)와 게이트산화막 두께(tox)를 포함하는 차식(37)으로 나타낸다.
핫 캐리어 스트레스 후의 FWD 모드에 있어서 경계치 전압(Vth')은 식(24)로 나타내며, 이동도(㎲')는 식(27)으로 나타낸다.
또한, 핫 캐리어 스트레스 후의 FWD 모드에 있어서 포화 드레인 전압(Vdsat')는 차식(38)로 나타낸다.
따라서, 핫 캐리어 스트레스 후의 FWD 모드에 있어서 포화영역의 드레인 전류(Id'(FWD,SAT)는, 식924)의 (Vth'), 식(27)의 ㎲' 및 식(38)의 Vdsat'를 이용해서 차식(39)으로 나타낸다.
그 결과, 핫 캐리어 스트레스 후의 FWD 모드에 있어서 포화영역의 드레인 전류의 변화비율 △Id/Id(FWD,SAT)는, 차식(40)으로 나타낸다.
제13도의 플로그에 실선 곡선은 이 식(40)을 이용한 시뮬레이션 결과를 나타내고 있고, 실측 결과로 정밀하게 일치되고 있는 것을 알 수 있다.
즉, 실시예 9에 의하면, 상기 서술한 실시예로 얻을 수 있는 △Vth, △θ 및 △U0와, 식(38)로 얻을 수 있는 Vdsat' 및 식(40)을 이용하는 것에 의해, 핫 캐리어 스트레스 후의 FWD 모드에 있어서 포화영역의 드레인 전류를 정밀하게 시뮬레이트 할 수 있다.
[실시예 10]
제14도에 있어서, P-MOS 트랜지스터의 핫 캐리어 스트레스 후의 REV모드에 있어서 포화영역의 드레인 전류의 변화비율(△Id/Id)과 스트레스 시간과의 관계가 Log-Log스케일 조건으로서 -6.0V의 드레인 전압(Vd)과 게이트 전류를 최대로 하는 게이트 전압(Vg)이 인가 되었다.
□표시는, Vd=-1.5V와 Vg=-1.5V를 이용한 측정 결과를 나타내고 있고, ◇표시는 Vd=-2.0V와 Vg=-2.0V를 이용한 측정결과를 나타내고 있다.
또한, 실선 곡선은 시뮬레이션의 결과를 나타내고 있다.
상기 서술했듯이, 스트레스 인가전에 있어서는 포화 드레인 전압(Vdsat)은 식(34)으로 나타내어 지고, 포화측정영역 길이(△L)는 식(35)로 나타낸다.
그때, 내부 전계(Em)는 식(36)으로 나타내며, k는 식(37)로 나타낸다.
또한, 핫 캐리어 스트레스 후의 REV 모드에 있어서 경계치 전압(Vth')는 식(30)으로 나타내며, 이동도(㎲')는 식(27)으로 나타낸다.
또한, 핫 캐리어 스트레스 후의 REV 모드에 있어서 실효 채널길이(Leff')는 식(27.5)로 나타내며, 포화 드레인 전압(Vdsat')는 차식(41)으로 나타낸다.
따라서, 핫 캐리어 스트레스 후의 REV 모드에 있어서 포화영역의 드레인 전류 Id'(REV,SAT)는, 식(30)의 Vth', 식(27)의 ㎲', 식(27.5)의 Leff' 및 식(41)의 Vdsat'를 이용해서, 차식(42)으로 나타낸다.
그 결과, 핫 캐리어의 스트레스 후의 REV 모드에 있어서 포화영역의 드레인 전류의 변화비율 △Id/Id(FWD,SAT)는, 차식(43)으로 나타낸다.
제14도의 플러그에 있어서 실선 곡선은, 식(43)을 이용한 시뮬레이션 결과를 나타내고 있고, 실측 결과로 정밀하게 일치하고 있는 것을 알수 있다.
즉, 실시예 10에 의하면, 상기 서술한 실시예로 얻을 수 있는 △Vth, △θ, △U0 및 Leff'와, 식(41)으로 얻을 수 있는 Vdsat' 및 식(43)을 이용하는 것에 따라서, 핫 캐리어 스트레스 후의 REV 모드에 있어서 포화 영역의 드레인 전류를 정밀하게 시뮬레이트 할 수 있다.
이상과 같이, 본 발명에 의하면, P-MOS 트랜지스터의 핫 캐리어 스트레스 후의 FWD 모드와 REV 모드에 있어서 여러 가지 트랜지스터 특성의 핫 캐리어 열화를 정밀하게 시뮬레이트 할 수 있는 방법을 제공할 수 있다.

Claims (10)

  1. P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서, 트랜지스터의 스트레스 시와 트랜지스터 특성의 측정시와의 사이에 소오스/드레인 간의 전류 방향을 바꾸지 않는 FWD 모드에서,
    차식(A1),(A2),(A3) 및 (A4)를 이용해,
    여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압, Ig는 게이트 전류, W는 게이트 폭, △Vth와 △Vfb는 각각 핫 캐리어 열화에 의한 Vth와 Vfb의 변화량, σ는 Vd에 따른 산화막 장벽 저하 효과를 나타낸 계수를 나타내고, 트랜지스터의 수명(τ)은 식(A3)과 같이 정의되고, (△Vfb)F는 △Vfb의 어떤 특징 값을 나타내며, 계수(A),(n)(B) 및 (m)은 예비측정 실험에 따라서 정해지며, 이것에 의해서, 트랜지스터 수명(τ)이 예측될 수 있는 것을 특징으로 하는 시뮬레이션 방 법.
  2. P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서, 트랜지스터의 스트레스 시와 트랜지스터 특성의 측정시와의 사이에 소오수/드레인 간의 전류를 반전시키는 REV 모드에 있어서, 차식(A1),(A5),(A3) 및 (A4)를 이용해서,
    여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압, Ig는 게이트 전류, W는 게이트 폭, σ는 Vd에 따른 산화막 장벽의 저하 효과를 나타낸 계수, △Vth와 △Vfb와 △σ는 각각 핫 캐리어 산화막에 따른 Vth와 Vfb와 σ의 변화량을 나타내고, 트랜지스터 수명(τ)은 식(A3)과 같이 정의되며, (△Vfb)F는 △Vfb의 어떤 특징 값을 나타내고, 계수(A),(n)(B) 및 (m)은 예비측정 실험에 따라서 정해지며, 이것에 의해서, 트랜지스터 수명(τ)이 예측될 수 있는 것을 특징으로 하는 시뮬레이션 방법.
  3. P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서, 트랜지스터의 스트레스 때와 트렌지스터 특성의 측정시와의 사이에 소오스/드레인 간의 전류를 반전시킬 REV 모드에 있어서, 차식(A5),(A6) 및 (A7)을 이용하고,
    여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압, σ는 Vd에 따른 산화막 장벽의 저하 효과를 나타낸 계수, △Vth와 △Vfb와 △σ는 각각 핫 캐리어 나타내고, 계수(C1)는 예비 측정실험에 따라서 정해지며, 이것에 의해 핫 캐리어 열화에 따른 △Vth가 예측될 수 있는 것을 특징으로 하는 시뮬레이션 방법.
  4. P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서, 차식(A5),(A8) 및(A9)를 이용해,
    여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압, σ는 Vd에 따른 산화막 장벽의 저하 효과를 나타낸 계수, △Vth와 △Vfb와 △σ는 각각 핫 캐리어 열화에 따른 Vth와 Vfb와 σ의 변화량, Leff는 스트레스 인가전의 프로세한 실효 채널길이, Leff'는 핫 캐리어 열화에 따른 쇼트닐이 일어난 후의 실효 채널길이, Let는 채널길이의 쇼트닝을 나타내며, 계수(C2)는 예비 측정실험에 따라서 정해지며, 이것에 의해 핫 캐리어 열화에 따른 채널길이의 쇼트닝(Let)이 예측할 수 있는 것을 특징으로 하는 시뮬레이션 방법.
  5. P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서, 차식(A2),(A5)의 어느 한쪽을 이용해,
    여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압, σ는 Vd에 따른 산화막 장벽 저하 효과를 나타낸 계수, Vg는 게이트 전압, △Vth와 △Vfb와 △σ는 각각 핫 캐리어 열화에 따른 Vth와 Vfb와 σ의 변화량, ㎲는 캐리어의 이동도, U0는 Vg=Vth때의 이동도, θ는 ㎲의 수직전계 의존성, 그리고 △θ는 핫 캐리어 열화에 따른 θ의 변화량을 나타내고, 계수(C3)는 예비 측정실험에 따라서 정해지며, 이것에 의해 핫 캐리어 열화에 따른 θ의 변화량 (△θ)이 예측될 수 있는 것을 특징으로 하는 시뮬레이션 방법.
  6. P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서, 차식(A2)와 (A5) 및 어느 한쪽을 이용해,
    여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압, Vg는 게이트 전압, ㎲는 캐리어의 이동도, θ는 ㎲의 수직전계 의존성,σ는 Vd에 따른 산화막 장벽의 저하 효과를 나타낸 계수, U0는 Vg=Vth때의 이동도, △Vth, △Vfb, △U0, △σ 및 △θ는 각각 핫 캐리어의 열화에 따른 Vth, Vfb, U0, σ및 θ의 변화량을 나타내고, 계수(C4)는 예비 측정 실험에 따라서 얻을 수 있고, 이것에 의해, 핫 캐리어 열화에 따른 U0의 변화량(△U0)이 예측될 수 있는 것을 특징으로 하는 시뮬레이션 방법.
  7. P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서, 트랜지스터의 스트레스 때와 트랜지스터 특성인 측정시와의 사이에 소오스/드레인 간의 전류 방향을 바꾸지 않는 FWD 모드에 있어서, 차식(A2),(A8),(A9),(A10),(A11),(A12),(A13)(A14a),(A15),
    (A16) 및 (A17)을 이용해,
    여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압, ㎲는 핫 캐리어 이동도, θ는 이동도의 수직전계 의존성, U0는 Vg=Vth때의 이동도, W는 게이트 폭, Cox는 게이트 산화막 용량, Leff는 실효 채널길이, Vmax는 포화속도, Id'는 핫 캐리어 열화 후에 있어서 선형영역의 드레인전류, Leff', ㎲' 및 Vth'는 각각 핫 캐리어 열화 후의 Leff, ㎲ 및 Vth를 나타내고, 계수(C2),(C3) 및(C4)는 예비 측정실험에 따라서 정해지며, 이것에 의해, 핫 캐리어 열화 후의 FWD 모드에 있어서 선형영역의 드레인 전류의 변화량(△Id)이 예측될 수 있는 것을 특징으로 하는 시뮬레이션 방법.
  8. P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서, 트랜지스터의 스트레스 때와 트랜지스터 특성인 측정시와의 사이에 소오스/드레인 간의 전류를반전시키는 REV 모드에 있어서, 차식(A5),(A6),(A8),(A9),(A10),(A11),(A12),(A14b),(A16),(A17) 및 (A18)을 이용해,
    여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압,Vg는 게이트 전압, W는 게이트 폭, σ는 Vd에 따른 산화막 장벽의 저하 효과를 나타낸 계수, Id'는 핫 캐리어 열화 후에 있어서 선형영역의 드레인 전류, Cox는 게이트 산화막 용량, Leff는 실효 채널길이, ㎲는 핫 캐리어 이동도, Vmax는 포화속도, Leff', ㎲' 및 Vth'는 각각 핫 캐리어 열화 후의 Leff, ㎲ 및 Vth를 나타내고, 계수(C1),(C2),(C3) 및(C4)는 예비 측정실험에 따라서 정해지며, 이것에 따라서, 핫 캐리어 열화 후의 REV 모드에 있어서 선형영역인 드레인 전류의 변화량(△Id)이 예측할 수 있는 것을 특징으로 하는 시뮬레이션 방법.
  9. P-MOS 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서, 트랜지스터의 스트레스 때와 트랜지스터 특성인 측정시와의 사이에 소오스/드레인 간의 전류의 방향을 바꾸지 않는 FWD 모드에 있어서, 차식(A2),(A10),(A11),(A12),(A17)(A19),(A20),(A21)(A22) 및 (A23)을 이용해,
    여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압,Vg는 게이트 전압, ㎲는 캐리어 이동도, U0는 Vg=Vth에 있어서 이동도, θ는 이동도의 수직전계 의존성, Id'는 핫 캐리어 열화 후에 있어서 포화영역의 드레인 전류, W는 게이트 폭, Cox는 게이트 산화막 용량, Leff는 실효 채널길이, ㎲' 및 Vth'는 각각 핫 캐리어 열화 후의 캐리어 이동도와 경계치 전압, Vmax는 포화속도, △L은 포화 속도 영역 길이, Em은 내부 전계, Esat는 포화 전계, Xj는 접합 깊이, tox는 게이트 산화막 두께, Vdsat'는 핫 캐리어 열화 후의 포화 드레인 전압 Vdsat를 나타내며, 계수(C3),(C4)는 예비 측정실험에 따라서 정해지며, 이것에 의해, 핫 캐리어 열화 후의 FWD 모드에 있어서 포화영역의 드레인 전류의 변화량(△Id)의 예측될 수 있는 것을 특징으로 하는 시뮬레이션 방법.
  10. P-MOS 트랜스터의 핫 캐리어 열화의 시뮬레이션 방법에 있어서, 트랜지스터의 스트레스 때와 트랜지스터 특성인 측정시와의 사이에 소오스/드레인 간의 전류를 반전시키는 REV 모드에 있어서, 차식(A5),(A6),(A8),(A9),(A10),(A11),(A12),(A17),(A24) 및 (A25)를 이용해서,
    여기서, Vth는 경계치 전압, Vd는 드레인 전압, Vfb는 Vd=0V에 있어서 경계치 전압,Vg는 게이트 전압, σ는 Vd에 따른 산화막 장벽의 저하 효과를 나타낸 계수,㎲는 캐리어의 이동도, U0는 Vg=Vth에 있어서 이동도, θ는 이동도의 수직전계 의존성, Id', ㎲, Vth, Leff' 및 Vdsat'는 각각 핫 캐리어 열화 후에 있어서 포화 드레인 전류, 캐리어 이동도, 경계치 전압, 실효 채널길이 및 포화 드레인 전압, W는 게이트 폭, Cox는 게이트 산화막 용량, Leff는 스트레스 인가전의 실효 채널길이, △L은 포화속도영역 길이, Vmax는 포화 속도, Let는 채널길이의 쇼트닝, Esat는 포화전계를 나타내고, 계수(C1),(C2),(C3) 및 (C4)는 예비 측정 실험에 따라서 정해지며, 이것에 따라서, 핫 캐리어의 열화 후의 REV 모드에 있어서 포화영역의 드레인 전류의 변화량(△Id)의 예측될 수 있는 것을 특징으로 하는 시뮬레이션 방법.
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