JP2736501B2 - Ｍｏｓ型トランジスタのホットキャリア劣化のシミュレーション方法 - Google Patents
Ｍｏｓ型トランジスタのホットキャリア劣化のシミュレーション方法Info
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- 238000004088 simulation Methods 0.000 title claims description 62
- 238000000034 method Methods 0.000 title claims description 47
- 230000006866 deterioration Effects 0.000 title description 33
- 238000002474 experimental method Methods 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 14
- 230000015556 catabolic process Effects 0.000 claims description 9
- 238000006731 degradation reaction Methods 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 230000014509 gene expression Effects 0.000 claims 1
- 238000005259 measurement Methods 0.000 description 8
- 239000007787 solid Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000012887 quadratic function Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型トランジスタの
ホットキャリア劣化のシミュレーション方法に関し、特
にそのシミュレーション方法の精度の改善に関するもの
である。
ホットキャリア劣化のシミュレーション方法に関し、特
にそのシミュレーション方法の精度の改善に関するもの
である。
【０００２】
【従来の技術】ＭＯＳ型トランジスタのホットキャリア
劣化は、初期のドレイン電流ＩD に対するドレイン電流
の変化量△ＩD の割合（△ＩD ／ＩD ）、または初期の
しきい値電圧Ｖthに対するしきい値電圧の変化量△Ｖ th
などによって評価することができる。
劣化は、初期のドレイン電流ＩD に対するドレイン電流
の変化量△ＩD の割合（△ＩD ／ＩD ）、または初期の
しきい値電圧Ｖthに対するしきい値電圧の変化量△Ｖ th
などによって評価することができる。
【０００３】Ｎ−ＭＯＳトランジスタのホットキャリア
劣化のシミュレーション方法は、たとえばＩＥＥＥ Ｔ
ｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏ
ｌ．３５，ｐｐ．１００４−１０１１，Ｊｕｌｙ １９
８８においてＫｕｏ ａｔ ａｌ．によって述べられて
いる。
劣化のシミュレーション方法は、たとえばＩＥＥＥ Ｔ
ｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏ
ｌ．３５，ｐｐ．１００４−１０１１，Ｊｕｌｙ １９
８８においてＫｕｏ ａｔ ａｌ．によって述べられて
いる。
【０００４】ＤＣ（直流）によるスタティックなホット
キャリアストレス条件下において、ホットキャリア劣化
率△ＩD ／ＩD は次式（１）によって表される。
キャリアストレス条件下において、ホットキャリア劣化
率△ＩD ／ＩD は次式（１）によって表される。
【０００５】△ＩD ／ＩD ＝Ａ・ｔn …（１） ここで、符号Ａは係数を表し、ｔはホットキャリアスト
レス時間を表し、ｎはトランジスタの製造条件やストレ
ス条件に依存する定数と考えられている。また、係数Ａ
は後述の式で表される。
レス時間を表し、ｎはトランジスタの製造条件やストレ
ス条件に依存する定数と考えられている。また、係数Ａ
は後述の式で表される。
【０００６】ドレイン電流の変化割合が（△ＩD ／
ＩD ）f になるまでのストレス時間がトランジスタの寿
命時間τN であると考えれば、式（１）から式（２）が
得られる。
ＩD ）f になるまでのストレス時間がトランジスタの寿
命時間τN であると考えれば、式（１）から式（２）が
得られる。
【０００７】（△ＩD ／ＩD ）f ＝Ａ・τN n …（２） たとえば、（△ＩD ／ＩD ）f ＝１０％のときの時間ｔ
が寿命時間τN と定義される。
が寿命時間τN と定義される。
【０００８】ところで、前述のＫｕｏ ａｔ ａｌ．に
よれば、Ｎ−ＭＯＳトランジスタの寿命時間τN は、基
板電流モデルを用いた実験式（３）によって表される。
よれば、Ｎ−ＭＯＳトランジスタの寿命時間τN は、基
板電流モデルを用いた実験式（３）によって表される。
【０００９】 τN ＝Ｗ・Ｂ・ＩSUB -m・ＩD m-1 …（３） ここで、Ｗはゲートの幅を表し、Ｂはトランジスタの製
造条件に依存する係数であり、ＩSUB は基板電流を表
し、そしてｍはインパクトイオン化と界面準位生成に関
係すると考えられている指数を表す。
造条件に依存する係数であり、ＩSUB は基板電流を表
し、そしてｍはインパクトイオン化と界面準位生成に関
係すると考えられている指数を表す。
【００１０】式（２）と（３）から、前述の係数Ａは式
（４）で表される。 Ａ＝（△ＩD ／ＩD ）f ・（Ｗ・Ｂ・ＩSUB -m・ＩD m-1 ）-n…（４） したがって、式（１）と（４）から式（５）が得られ
る。
（４）で表される。 Ａ＝（△ＩD ／ＩD ）f ・（Ｗ・Ｂ・ＩSUB -m・ＩD m-1 ）-n…（４） したがって、式（１）と（４）から式（５）が得られ
る。
【００１１】 △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・（Ｗ・Ｂ）-n・ＩSUB mn・Ｉ D (1-m) n ・ｔn …（５） ここで、便宜のために ＦN （ｔ）＝（Ｗ・Ｂ）-n・ＩSUB mn・ＩD (1-m) n ・ｔn …（６） と定義すれば、式（５）は式（７）に書替えられる。
【００１２】 △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦN （ｔ）…（７） すなわち、ＦN （ｔ）は、ホットキャリアストレス開始
後の時間ｔまでのストレス量を表す。
後の時間ｔまでのストレス量を表す。
【００１３】図１９は、式（５）を利用してＮ−ＭＯＳ
トランジスタのホットキャリア劣化をシミュレートする
方法の手順を示すフロー図である。このフロー図におい
て、ステップＳ１は、式（５）中の未知のパラメータを
予備実験によって抽出するためのサブステップＳ１ａ〜
Ｓ１ｅを含んでいる。
トランジスタのホットキャリア劣化をシミュレートする
方法の手順を示すフロー図である。このフロー図におい
て、ステップＳ１は、式（５）中の未知のパラメータを
予備実験によって抽出するためのサブステップＳ１ａ〜
Ｓ１ｅを含んでいる。
【００１４】サブステップＳ１ａにおいては、式（３）
における基板電流ＩSUB を決定するために、予備実験に
おける複数の測定点に関するデータにフィットするよう
に実験式ＩSUB ＝ｇ（ＶG ，ＶD ）が決定される。ここ
で、ＶG はゲート電圧を表し、ＶD はドレイン電圧を表
す。基板電流ＩSUB を決定する方法の一例が、ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，ｖｏ
ｌ．ＥＤＬ−５，ｐｐ．５０５−５０７，Ｄｅｃ．１９
８４においてＣｈａｎ ｅｔ ａｌ．によって述べられ
ている。
における基板電流ＩSUB を決定するために、予備実験に
おける複数の測定点に関するデータにフィットするよう
に実験式ＩSUB ＝ｇ（ＶG ，ＶD ）が決定される。ここ
で、ＶG はゲート電圧を表し、ＶD はドレイン電圧を表
す。基板電流ＩSUB を決定する方法の一例が、ＩＥＥＥ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，ｖｏ
ｌ．ＥＤＬ−５，ｐｐ．５０５−５０７，Ｄｅｃ．１９
８４においてＣｈａｎ ｅｔ ａｌ．によって述べられ
ている。
【００１５】サブステップＳ１ｂにおいては、ＤＣスト
レス印加前の状態でキャリアの移動度やフラットバンド
電圧などのトランジスタパラメータが、たとえばＢＳＩ
Ｍ（Ｂｅｒｋｅｌｅｙ Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ
ＩＧＦＥＴ Ｍｏｄｅｌ）法を用いて抽出される。ＢＳ
ＩＭ法は、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−ＳｔａｔｅＣｉ
ｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−２２，ｐｐ．５５８−５
６６，Ａｕｇ．１９８７においてＳｈｅｕ ｅｔ ａ
ｌ．によって詳述されている。その後、サブステップＳ
１ｃにおいて、トランジスタにＤＣストレスが印加され
る。サブステップＳ１ｄにおいては、ＤＣストレス印加
後におけるトランジスタパラメータの抽出が行なわれ
る。
レス印加前の状態でキャリアの移動度やフラットバンド
電圧などのトランジスタパラメータが、たとえばＢＳＩ
Ｍ（Ｂｅｒｋｅｌｅｙ Ｓｈｏｒｔ−Ｃｈａｎｎｅｌ
ＩＧＦＥＴ Ｍｏｄｅｌ）法を用いて抽出される。ＢＳ
ＩＭ法は、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−ＳｔａｔｅＣｉ
ｒｃｕｉｔｓ，ｖｏｌ．ＳＣ−２２，ｐｐ．５５８−５
６６，Ａｕｇ．１９８７においてＳｈｅｕ ｅｔ ａ
ｌ．によって詳述されている。その後、サブステップＳ
１ｃにおいて、トランジスタにＤＣストレスが印加され
る。サブステップＳ１ｄにおいては、ＤＣストレス印加
後におけるトランジスタパラメータの抽出が行なわれ
る。
【００１６】ＤＣストレスの印加の前後におけるトラン
ジスタパラメータの抽出は、ストレス印加前の実際のト
ランジスタの特性とシミュレーションにおけるトランジ
スタの特性を一致させるために必要であり、また、スト
レス印加後の実際のトランジスタのホットキャリア劣化
とトランジスタパラメータの変化がどのように対応する
かを見積もるために必要である。
ジスタパラメータの抽出は、ストレス印加前の実際のト
ランジスタの特性とシミュレーションにおけるトランジ
スタの特性を一致させるために必要であり、また、スト
レス印加後の実際のトランジスタのホットキャリア劣化
とトランジスタパラメータの変化がどのように対応する
かを見積もるために必要である。
【００１７】サブステップＳ１ｅにおいては、実験式
（３）と予備実験における複数の測定点に関するデータ
との比較から係数Ｂと指数ｍが抽出される。
（３）と予備実験における複数の測定点に関するデータ
との比較から係数Ｂと指数ｍが抽出される。
【００１８】ステップＳ２においては、ステップＳ１で
抽出されたパラメータを用いて式（５）の計算が行なわ
れ、これによってＮ−ＭＯＳトランジスタのホットキャ
リア劣化がシミュレートされる。
抽出されたパラメータを用いて式（５）の計算が行なわ
れ、これによってＮ−ＭＯＳトランジスタのホットキャ
リア劣化がシミュレートされる。
【００１９】
【発明が解決しようとする課題】上述のような先行技術
によるシミュレーションにおいて、式（５）中の指数ｎ
は定数として扱われている。指数ｎの値は、図１９中の
サブステップＳ１ｃにおけるＤＣストレス印加によるホ
ットキャリア劣化を式（１）に基づいて図２０のように
プロットすることによって求めることができる。図２０
において、横軸はｌｏｇ（ｔ）を表し、縦軸はｌｏｇ
（△ＩD ／ＩD ）を表している。たとえば、予備実験に
おける少なくとも２つの測定点のデータ（×印で表され
ている）を結ぶ直線の傾きから式（１）中の指数ｎの数
値を求めることができる。
によるシミュレーションにおいて、式（５）中の指数ｎ
は定数として扱われている。指数ｎの値は、図１９中の
サブステップＳ１ｃにおけるＤＣストレス印加によるホ
ットキャリア劣化を式（１）に基づいて図２０のように
プロットすることによって求めることができる。図２０
において、横軸はｌｏｇ（ｔ）を表し、縦軸はｌｏｇ
（△ＩD ／ＩD ）を表している。たとえば、予備実験に
おける少なくとも２つの測定点のデータ（×印で表され
ている）を結ぶ直線の傾きから式（１）中の指数ｎの数
値を求めることができる。
【００２０】しかし、先行技術によるシミュレーション
においては、一旦予備実験で指数ｎが決定されれば、そ
れは定数として扱われる。したがって、実際には指数ｎ
がストレス条件に依存して変化する場合には、トランジ
スタパラメータを抽出するためのサブステップＳ１ｃに
おけるのと異なるＤＣストレスの印加によるＭＯＳトラ
ンジスタのホットキャリア劣化をシミュレートするとき
に精度のよい結果が得られない。
においては、一旦予備実験で指数ｎが決定されれば、そ
れは定数として扱われる。したがって、実際には指数ｎ
がストレス条件に依存して変化する場合には、トランジ
スタパラメータを抽出するためのサブステップＳ１ｃに
おけるのと異なるＤＣストレスの印加によるＭＯＳトラ
ンジスタのホットキャリア劣化をシミュレートするとき
に精度のよい結果が得られない。
【００２１】また、ストレス条件が時間に依存して変化
するＡＣ（交流）ストレスが印加される場合にも、ｎは
定数として扱われる先行技術によるシミュレーションで
は満足し得る精度の結果が得られない。
するＡＣ（交流）ストレスが印加される場合にも、ｎは
定数として扱われる先行技術によるシミュレーションで
は満足し得る精度の結果が得られない。
【００２２】したがって、本発明は、指数ｎのストレス
条件依存性を考慮し、ＤＣストレスのみならずＡＣスト
レスの下においてもＭＯＳトランジスタのホットキャリ
ア劣化を高精度でシミュレートし得る方法を提供するこ
とを目的としている。
条件依存性を考慮し、ＤＣストレスのみならずＡＣスト
レスの下においてもＭＯＳトランジスタのホットキャリ
ア劣化を高精度でシミュレートし得る方法を提供するこ
とを目的としている。
【００２３】
【課題を解決するための手段】本発明の１つの態様によ
るＮ−ＭＯＳ型トランジスタのホットキャリア劣化のシ
ミュレーション方法は次式（６）と（７）を利用し、 ＦN （ｔ）＝（Ｗ・Ｂ）-n・ＩSUB mn・ＩD (1-m)n・ｔn …（６） △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦN （ｔ）…（７） ここで、ＦN （ｔ）は時間ｔまでのホットキャリアスト
レス量を表し、Ｗはトランジスタのゲート幅を表し、Ｂ
はトランジスタの製造条件に依存する係数であり、Ｉ
SUB は基板電流を表し、ＩD はドレイン電流を表し、ｍ
はインパクトイオン化と界面準位生成に関係すると考え
られている指数を表し、（△ＩD ／ＩD ）fは初期のド
レイン電流ＩD に対するトランジスタの寿命時における
ドレイン電流の変化△ＩD の割合を表すシミュレーショ
ン方法において、ｎは定数ではなくてホットキャリアス
トレス時に印加されるゲート電圧ＶG とドレイン電圧Ｖ
D の関数ｎ＝ｇ（ＶG ，ＶD ）として表され、この関数
は予備実験によって決定されることを特徴としている。
るＮ−ＭＯＳ型トランジスタのホットキャリア劣化のシ
ミュレーション方法は次式（６）と（７）を利用し、 ＦN （ｔ）＝（Ｗ・Ｂ）-n・ＩSUB mn・ＩD (1-m)n・ｔn …（６） △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦN （ｔ）…（７） ここで、ＦN （ｔ）は時間ｔまでのホットキャリアスト
レス量を表し、Ｗはトランジスタのゲート幅を表し、Ｂ
はトランジスタの製造条件に依存する係数であり、Ｉ
SUB は基板電流を表し、ＩD はドレイン電流を表し、ｍ
はインパクトイオン化と界面準位生成に関係すると考え
られている指数を表し、（△ＩD ／ＩD ）fは初期のド
レイン電流ＩD に対するトランジスタの寿命時における
ドレイン電流の変化△ＩD の割合を表すシミュレーショ
ン方法において、ｎは定数ではなくてホットキャリアス
トレス時に印加されるゲート電圧ＶG とドレイン電圧Ｖ
D の関数ｎ＝ｇ（ＶG ，ＶD ）として表され、この関数
は予備実験によって決定されることを特徴としている。
【００２４】本発明もう１つの態様によるＰ−ＭＯＳ型
トランジスタのホットキャリア劣化のシミュレーション
方法は、次式（２０）と（２１）を利用し、 ＦP （ｔ）＝Ｂ-n・Ｗ-mn ・ＩG mn・ｔn …（２０） △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦP （ｔ）…（２１） ここで、ＦP （ｔ）は時間ｔまでのホットキャリアスト
レス量を表わし、Ｂはトランジスタの製造条件に依存す
る係数であり、Ｗはトランジスタのゲート幅を表わし、
ＩG はゲート電流を表し、ｍはインパクトイオン化と界
面準位生成に関係すると考えられている指数を表わし、
（△ＩD ／ＩD ）f は初期のドレイン電流ＩD に対する
トランジスタの寿命時におけるドレイン電流の変化△Ｉ
D の割合を表すシミュレーション方法において、ｎは定
数ではなくてホットキャリアストレス時に印加されるゲ
ート電圧ＶG とドレイン電圧ＶD の関数ｎ＝ｇ（ＶG ，
ＶD）として表され、この関数は予備実験によって決定
されることを特徴としている。
トランジスタのホットキャリア劣化のシミュレーション
方法は、次式（２０）と（２１）を利用し、 ＦP （ｔ）＝Ｂ-n・Ｗ-mn ・ＩG mn・ｔn …（２０） △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦP （ｔ）…（２１） ここで、ＦP （ｔ）は時間ｔまでのホットキャリアスト
レス量を表わし、Ｂはトランジスタの製造条件に依存す
る係数であり、Ｗはトランジスタのゲート幅を表わし、
ＩG はゲート電流を表し、ｍはインパクトイオン化と界
面準位生成に関係すると考えられている指数を表わし、
（△ＩD ／ＩD ）f は初期のドレイン電流ＩD に対する
トランジスタの寿命時におけるドレイン電流の変化△Ｉ
D の割合を表すシミュレーション方法において、ｎは定
数ではなくてホットキャリアストレス時に印加されるゲ
ート電圧ＶG とドレイン電圧ＶD の関数ｎ＝ｇ（ＶG ，
ＶD）として表され、この関数は予備実験によって決定
されることを特徴としている。
【００２５】
【作用】本発明によるＭＯＳ型トランジスタのホットキ
ャリア劣化のシミュレーション方法においては、指数ｎ
が定数ではなくてストレス条件に依存する実験式ｎ＝ｇ
（ＶG ，ＶD ）で与えられるので、先行技術によるシミ
ュレーションに比べて高い精度を得ることができ、また
ＤＣストレスのみならずＡＣストレスによるホットキャ
リア劣化をも精度よくシミュレートすることができる。
ャリア劣化のシミュレーション方法においては、指数ｎ
が定数ではなくてストレス条件に依存する実験式ｎ＝ｇ
（ＶG ，ＶD ）で与えられるので、先行技術によるシミ
ュレーションに比べて高い精度を得ることができ、また
ＤＣストレスのみならずＡＣストレスによるホットキャ
リア劣化をも精度よくシミュレートすることができる。
【００２６】
【実施例】図１のフロー図において、本発明の一実施例
によるＮ−ＭＯＳトランジスタのホットキャリア劣化を
シミュレートする手順が示されている。図１のフロー図
は、図１９のものに類似しているが、ステップＳ１が付
加的なサブステップＳ１ｆを含んでいる点で異なってい
る。
によるＮ−ＭＯＳトランジスタのホットキャリア劣化を
シミュレートする手順が示されている。図１のフロー図
は、図１９のものに類似しているが、ステップＳ１が付
加的なサブステップＳ１ｆを含んでいる点で異なってい
る。
【００２７】図２を参照して、図１のサブステップＳ１
ａにおいて決定された実験式ＩSUB＝ｆ（ＶG ，ＶD ）
と予備実験データとの関係の一例が示されている。この
グラフにおいて、横軸はゲート電圧ＶG ［Ｖ］を表わ
し、縦軸は基板電流ＩSUB ［Ａ］を表している。正方形
の印は、予備実験における測定データを表し、種々のド
レイン電圧ＶD の下におけるゲート電圧ＶG と基板電流
ＩSUB との関係を示している。実線の曲線は実験式Ｉ
SUB ＝ｆ（ＶG ，ＶD ）を表している。すなわち、たと
えば前述のＣｈａｎ ｅｔ ａｌ．の方法に従って、実
験式ＩSUB ＝ｆ（ＶG ，ＶD ）は予備実験データにより
よくフィットするように定められる。なお、本実施例に
おけるすべての予備実験データは、１．０μｍの長さと
１０μｍの幅を有するゲートを備えたＮ−ＭＯＳトラン
ジスタに関するものである。
ａにおいて決定された実験式ＩSUB＝ｆ（ＶG ，ＶD ）
と予備実験データとの関係の一例が示されている。この
グラフにおいて、横軸はゲート電圧ＶG ［Ｖ］を表わ
し、縦軸は基板電流ＩSUB ［Ａ］を表している。正方形
の印は、予備実験における測定データを表し、種々のド
レイン電圧ＶD の下におけるゲート電圧ＶG と基板電流
ＩSUB との関係を示している。実線の曲線は実験式Ｉ
SUB ＝ｆ（ＶG ，ＶD ）を表している。すなわち、たと
えば前述のＣｈａｎ ｅｔ ａｌ．の方法に従って、実
験式ＩSUB ＝ｆ（ＶG ，ＶD ）は予備実験データにより
よくフィットするように定められる。なお、本実施例に
おけるすべての予備実験データは、１．０μｍの長さと
１０μｍの幅を有するゲートを備えたＮ−ＭＯＳトラン
ジスタに関するものである。
【００２８】図３を参照して、図１のサブステップＳ１
ｂにおけるＤＣストレス印加前のトランジスタパラメー
タの抽出のためのＢＳＩＭ法によるシミュレーションの
結果の一例が示されている。このグラフにおいて、横軸
はドレイン電圧ＶD ［Ｖ］を表し、縦軸はＩD ［ｍＡ］
を表している。×印を結ぶ実線の曲線は、種々のゲート
電圧ＶG の下におけるトランジスタのＶD −ＩD 特性を
表している。破線の曲線は、実線の曲線にフィットする
ように抽出されたトランジスタパラメータを用いたＢＳ
ＩＭ法によるシミュレーション結果を示している。
ｂにおけるＤＣストレス印加前のトランジスタパラメー
タの抽出のためのＢＳＩＭ法によるシミュレーションの
結果の一例が示されている。このグラフにおいて、横軸
はドレイン電圧ＶD ［Ｖ］を表し、縦軸はＩD ［ｍＡ］
を表している。×印を結ぶ実線の曲線は、種々のゲート
電圧ＶG の下におけるトランジスタのＶD −ＩD 特性を
表している。破線の曲線は、実線の曲線にフィットする
ように抽出されたトランジスタパラメータを用いたＢＳ
ＩＭ法によるシミュレーション結果を示している。
【００２９】図１のサブステップＳ１ｃにおいては、ま
ずＤＣストレス印加前にたとえば実際のトランジスタの
特徴的な動作条件であるＶD ＝０．２Ｖ，ＶG ＝３．３
Ｖ、またはＶD ＝３．３Ｖ，ＶG ＝３．３Ｖにおけるド
レイン電流ＩD などが測定される。その後、ドレイン電
圧ＶD を増大させ、たとえば基板電流が最大となるよう
なＤＣストレスが所定の時間だけ印加される。その後再
び、トランジスタの特徴的な動作条件であるＶD ＝０．
２Ｖ，ＶG ＝３．３Ｖ、またはＶD ＝３．３Ｖ，ＶG ＝
３．３Ｖにおけるドレイン電流ＩD などが測定される。
それ以後、所定時間のＤＣストレスの印加とその後のド
レイン電流ＩD などの測定が繰返され、ストレス時間に
依存するドレイン電流ＩD などの劣化が測定される。
ずＤＣストレス印加前にたとえば実際のトランジスタの
特徴的な動作条件であるＶD ＝０．２Ｖ，ＶG ＝３．３
Ｖ、またはＶD ＝３．３Ｖ，ＶG ＝３．３Ｖにおけるド
レイン電流ＩD などが測定される。その後、ドレイン電
圧ＶD を増大させ、たとえば基板電流が最大となるよう
なＤＣストレスが所定の時間だけ印加される。その後再
び、トランジスタの特徴的な動作条件であるＶD ＝０．
２Ｖ，ＶG ＝３．３Ｖ、またはＶD ＝３．３Ｖ，ＶG ＝
３．３Ｖにおけるドレイン電流ＩD などが測定される。
それ以後、所定時間のＤＣストレスの印加とその後のド
レイン電流ＩD などの測定が繰返され、ストレス時間に
依存するドレイン電流ＩD などの劣化が測定される。
【００３０】図１のサブステップＳ１ｄにおいては、Ｄ
Ｃストレスの印加によってホットキャリア劣化を生じた
トランジスタについて、ステップＳ１ｂにおけるＢＳＩ
Ｍ法と同様に、トランジスタパラメータが求められる。
Ｃストレスの印加によってホットキャリア劣化を生じた
トランジスタについて、ステップＳ１ｂにおけるＢＳＩ
Ｍ法と同様に、トランジスタパラメータが求められる。
【００３１】図４は、図３と類似しているが、ＤＣスト
レスを１００００秒印加した後におけるＢＳＩＭ法によ
るシミュレーションの結果を示している。図３と図４の
比較からわかるように、ＤＣストレス印加後のドレイン
電流ＩD は、ＤＣストレス印加前に比べて減少してい
る。図３と図４などから、抽出されたトランジスタパラ
メータの時間依存性を表す実験式が決定される。
レスを１００００秒印加した後におけるＢＳＩＭ法によ
るシミュレーションの結果を示している。図３と図４の
比較からわかるように、ＤＣストレス印加後のドレイン
電流ＩD は、ＤＣストレス印加前に比べて減少してい
る。図３と図４などから、抽出されたトランジスタパラ
メータの時間依存性を表す実験式が決定される。
【００３２】図５を参照して、図１のサブステップＳ１
ｅにおいて係数Ｂと指数ｍを抽出するための予備実験の
データが示されている。このグラフにおいて、横軸はＩ
SUB／ＩD を表し、縦軸はτ・ＩD ／Ｗ［Ｃ／ｍ］を表
している。○印で表された測定点を結ぶ複数の直線は、
種々のゲート・ドレイン間電圧ＶGD＝ＶG −ＶD の下に
おけるＩSUB ／ＩD とτN ・ＩD ／Ｗとの関係を表して
いる。式（３）は、次式（８）に書替えられ得る。
ｅにおいて係数Ｂと指数ｍを抽出するための予備実験の
データが示されている。このグラフにおいて、横軸はＩ
SUB／ＩD を表し、縦軸はτ・ＩD ／Ｗ［Ｃ／ｍ］を表
している。○印で表された測定点を結ぶ複数の直線は、
種々のゲート・ドレイン間電圧ＶGD＝ＶG −ＶD の下に
おけるＩSUB ／ＩD とτN ・ＩD ／Ｗとの関係を表して
いる。式（３）は、次式（８）に書替えられ得る。
【００３３】 ｌｏｇ（τN ・ＩD ／Ｗ）＝−ｍ・ｌｏｇ（ＩSUB ／ＩD ）＋ｌｏｇ（Ｂ）…
（８） すなわち、図５における直線の傾きは−ｍを表し、ｌｏ
ｇ（ＩSUB ／ＩD ）＝０における縦軸の値がｌｏｇ
（Ｂ）を表す。
（８） すなわち、図５における直線の傾きは−ｍを表し、ｌｏ
ｇ（ＩSUB ／ＩD ）＝０における縦軸の値がｌｏｇ
（Ｂ）を表す。
【００３４】図６を参照して、図５から求められたｍと
ｌｏｇ（Ｂ）とが示されている。このグラフにおいて、
横軸はゲート・ドレイン間電圧ＶGD＝ＶG −ＶD を表
し、左側の縦軸はｍを表し、そして右側の縦軸はｌｏｇ
（Ｂ）を表している。図６からわかるように、ｍとｌｏ
ｇ（Ｂ）の値はＤＣストレス中のゲート電圧ＶG とドレ
イン電圧ＶD に依存し、それらはゲート・ドレイン間電
圧ＶGDの二次関数として表され得る。図５の例において
は、ｍとｌｏｇ（Ｂ）はそれぞれ次式（９）と（１０）
で表され得る。
ｌｏｇ（Ｂ）とが示されている。このグラフにおいて、
横軸はゲート・ドレイン間電圧ＶGD＝ＶG −ＶD を表
し、左側の縦軸はｍを表し、そして右側の縦軸はｌｏｇ
（Ｂ）を表している。図６からわかるように、ｍとｌｏ
ｇ（Ｂ）の値はＤＣストレス中のゲート電圧ＶG とドレ
イン電圧ＶD に依存し、それらはゲート・ドレイン間電
圧ＶGDの二次関数として表され得る。図５の例において
は、ｍとｌｏｇ（Ｂ）はそれぞれ次式（９）と（１０）
で表され得る。
【００３５】 ｍ＝３．１４＋０．５２ＶGD＋０．４０ＶGD 2 …（９） ｌｏｇ（Ｂ）＝−０．９７−１．４０ＶGD−０．４４ＶGD 2 …（１０） 図７を参照して、図１のサブステップＳ１ｆにおいてｎ
＝ｇ（ＶG ，ＶD ）を決定するための予備実験データが
示されている。このグラフにおいて、横軸はストレス時
間ｔ［ｓｅｃ］を表し、縦軸はホットキャリア劣化率△
ＩD ／ＩD ［％］を表している。この予備実験はドレイ
ン電圧ＶD ＝５．５Ｖで行なわれ、複数の直線は種々の
ゲート電圧ＶG の下におけるストレス時間ｔとホットキ
ャリア劣化率△ＩD ／ＩD との関係を表している。すな
わち、式（１）から理解されるように、図７における直
線の傾きは式（１）中の指数ｎに対応している。
＝ｇ（ＶG ，ＶD ）を決定するための予備実験データが
示されている。このグラフにおいて、横軸はストレス時
間ｔ［ｓｅｃ］を表し、縦軸はホットキャリア劣化率△
ＩD ／ＩD ［％］を表している。この予備実験はドレイ
ン電圧ＶD ＝５．５Ｖで行なわれ、複数の直線は種々の
ゲート電圧ＶG の下におけるストレス時間ｔとホットキ
ャリア劣化率△ＩD ／ＩD との関係を表している。すな
わち、式（１）から理解されるように、図７における直
線の傾きは式（１）中の指数ｎに対応している。
【００３６】図８は、図７に基づいて求められたｎを表
している。このグラフにおいて、横軸はゲート・ドレイ
ン間電圧ＶGD＝ＶG −ＶD を表し、縦軸はｎを表してい
る。図８からわかるように、ｎは一定の値を有するので
はなくて、ＤＣストレス中のゲート電圧ＶG とドレイン
電圧ＶD に依存して変化する。図８の例においては、ｎ
は次式（１１）のような二次関数で表され得る。
している。このグラフにおいて、横軸はゲート・ドレイ
ン間電圧ＶGD＝ＶG −ＶD を表し、縦軸はｎを表してい
る。図８からわかるように、ｎは一定の値を有するので
はなくて、ＤＣストレス中のゲート電圧ＶG とドレイン
電圧ＶD に依存して変化する。図８の例においては、ｎ
は次式（１１）のような二次関数で表され得る。
【００３７】ｎ＝ａ＋ｂ・ＶGD＋ｃ・ＶGD 2 …（１１） 図８の場合、式（１１）は次式（１２）になる。
【００３８】 ｎ＝０．３６−０．１２ＶGD−２．８３×１０-2ＶGD 2 …（１２） なお、ｎは式（１１）のみならず等価な他の式によって
表すことも可能である。
表すことも可能である。
【００３９】図９は、図７から得られたｎを（ＶG −Ｖ
D ）ではなくて（ＶG ／ＶD ）の関数として表したもの
である。すなわち、このグラフにおいて横軸はＶG ／Ｖ
D を表し、縦軸はｎを表している。図９中の曲線は次式
（１３）で表され得る。
D ）ではなくて（ＶG ／ＶD ）の関数として表したもの
である。すなわち、このグラフにおいて横軸はＶG ／Ｖ
D を表し、縦軸はｎを表している。図９中の曲線は次式
（１３）で表され得る。
【００４０】 ｎ＝ａ＋ｂ・（ＶG ／ＶD ）＋ｃ・（ＶG ／ＶD ）2 …（１３） 図９の例においては、式（１３）は式（１４）になる。
【００４１】 ｎ＝０．１９＋１．１（ＶG ／ＶD ）−０．９４（ＶG ／ＶD ）2 …（１４） 以上のように、ステップＳ１において求められた種々の
パラメータを用いて、ステップＳ２において、式（５）
に基づいてホットキャリアストレス劣化率△Ｉ D ／ＩD
が計算される。
パラメータを用いて、ステップＳ２において、式（５）
に基づいてホットキャリアストレス劣化率△Ｉ D ／ＩD
が計算される。
【００４２】図１０において、本発明の実施例によるシ
ミュレーションと従来のシミュレーションの結果が比較
して示されている。このグラフにおいて、横軸はストレ
ス時間ｔ［ｓｅｃ］を表し、縦軸はホットキャリア劣化
率△ＩD ／ＩD ［％］を表している。ストレス条件とし
て、ＶD ＝５．５ＶとＶG ＝５．５Ｖが用いられてい
る。実線の直線は測定データを表し、破線の直線は本実
施例によるシミュレーション結果を表し、そして一点鎖
線の直線は従来のシミュレーション方法の結果を表して
いる。従来のシミュレーション方法においては、通常は
基板電流ＩSUB が最大となる条件の下にｎの値が決定さ
れ、通常それは０．５０〜０．５５の範囲内にある。他
方、本実施例のシミュレーションにおいては、ｎは関数
ｎ＝ｇ（ＶG ，ＶD ）によって決定される。図１０の場
合、ＶD ＝５．５ＶでかつＶG ＝５．５Ｖであるので、
式（１２）に基づいてｎ＝０．３６が用いられている。
図１０から明らかなように、ゲート電圧ＶG とドレイン
電圧ＶD に依存して決定されるｎの値を用いる本実施例
によるシミュレーションは、従来のシミュレーション方
法に比べて高い精度を有することが理解されよう。
ミュレーションと従来のシミュレーションの結果が比較
して示されている。このグラフにおいて、横軸はストレ
ス時間ｔ［ｓｅｃ］を表し、縦軸はホットキャリア劣化
率△ＩD ／ＩD ［％］を表している。ストレス条件とし
て、ＶD ＝５．５ＶとＶG ＝５．５Ｖが用いられてい
る。実線の直線は測定データを表し、破線の直線は本実
施例によるシミュレーション結果を表し、そして一点鎖
線の直線は従来のシミュレーション方法の結果を表して
いる。従来のシミュレーション方法においては、通常は
基板電流ＩSUB が最大となる条件の下にｎの値が決定さ
れ、通常それは０．５０〜０．５５の範囲内にある。他
方、本実施例のシミュレーションにおいては、ｎは関数
ｎ＝ｇ（ＶG ，ＶD ）によって決定される。図１０の場
合、ＶD ＝５．５ＶでかつＶG ＝５．５Ｖであるので、
式（１２）に基づいてｎ＝０．３６が用いられている。
図１０から明らかなように、ゲート電圧ＶG とドレイン
電圧ＶD に依存して決定されるｎの値を用いる本実施例
によるシミュレーションは、従来のシミュレーション方
法に比べて高い精度を有することが理解されよう。
【００４３】図１１は、図１０に類似しているが、種々
のドレイン電圧ＶD と種々のゲート電圧ＶG の下におけ
る本実施例によるシミュレーション結果を示している。
このグラフにおいて黒三角，△，●および○の印は測定
データを表し、実線の直線は本実施例によるシミュレー
ション結果を表している。この図からわかるように、Ｄ
Ｃストレス条件が種々に変化したとしても、本実施例に
よればホットキャリア劣化率△ＩD ／ＩD が高い精度で
シミュレートされ得ることが理解されよう。
のドレイン電圧ＶD と種々のゲート電圧ＶG の下におけ
る本実施例によるシミュレーション結果を示している。
このグラフにおいて黒三角，△，●および○の印は測定
データを表し、実線の直線は本実施例によるシミュレー
ション結果を表している。この図からわかるように、Ｄ
Ｃストレス条件が種々に変化したとしても、本実施例に
よればホットキャリア劣化率△ＩD ／ＩD が高い精度で
シミュレートされ得ることが理解されよう。
【００４４】このように、本発明のシミュレーション方
法によれば種々のゲート電圧ＶG とドレイン電圧ＶD の
下においても精度よくホットキャリア劣化△ＩD ／ＩD
を予測し得るので、ゲート電圧ＶG やドレイン電圧ＶD
が時間に依存して変動するＡＣストレスの下でのホット
キャリア劣化をも精度よく予測することができる。
法によれば種々のゲート電圧ＶG とドレイン電圧ＶD の
下においても精度よくホットキャリア劣化△ＩD ／ＩD
を予測し得るので、ゲート電圧ＶG やドレイン電圧ＶD
が時間に依存して変動するＡＣストレスの下でのホット
キャリア劣化をも精度よく予測することができる。
【００４５】ＡＣストレスの下におけるシミュレーショ
ンでは、次式（１５）と（１６）を利用すればよい。
ンでは、次式（１５）と（１６）を利用すればよい。
【００４６】 ＦNAC （ｔ）＝∫｛δＦN （ｔ）／δｔ｝ｄｔ…（１５） △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦNAC （ｔ）…（１６） ここで、ＦNAC （ｔ）はＡＣストレスをｔ時間印加した
後におけるストレス量を表している。
後におけるストレス量を表している。
【００４７】さらに、ホットキャリアストレス条件が時
間に依存して周期的に変化するＡＣストレスの場合、式
（１５）と（１６）の代わりに次式（１７）と（１８）
を利用することができる。
間に依存して周期的に変化するＡＣストレスの場合、式
（１５）と（１６）の代わりに次式（１７）と（１８）
を利用することができる。
【００４８】
【数３】
【００４９】ここで、ＦNr（ｔ）は周期Ｔを有するＡＣ
ストレスがｔ時間印加された後のストレス量を表し、ｒ
は周期数を表す。
ストレスがｔ時間印加された後のストレス量を表し、ｒ
は周期数を表す。
【００５０】図１２を参照して、ＤＣストレスまたはＡ
Ｃストレスが１０００秒印加された後におけるホットキ
ャリア劣化率△ＩD ／ＩD の実験データとシミュレーシ
ョンとの関係が示されている。このグラフにおいて、横
軸はゲート電圧ＶG ［Ｖ］を表し、縦軸はホットキャリ
ア劣化率△ＩD ／ＩD ［％］を表している。ＤＣストレ
スにおいては、横軸に示されたゲート電圧ＶG が印加さ
れる。ＡＣストレスにおいては、ゲート電圧ＶG は０Ｖ
の低レベルと横軸で示された数値を有する高レベルとの
間で矩形波状に変動させられる。その矩形波は１０ｋＨ
ｚの周波数と５０％のデューティ比を有し、立上り時間
と立下り時間はいずれも５μｓｅｃである。また、ドレ
イン電圧ＶD は、ＤＣストレスとＡＣストレスのいずれ
の場合にも５．５Ｖが用いられている。図１２からわか
るように、本発明のシミュレーションによれば、どのよ
うなストレス条件においても精度の高いホットキャリア
劣化率△ＩD ／ＩD の予測が可能であることが理解され
よう。
Ｃストレスが１０００秒印加された後におけるホットキ
ャリア劣化率△ＩD ／ＩD の実験データとシミュレーシ
ョンとの関係が示されている。このグラフにおいて、横
軸はゲート電圧ＶG ［Ｖ］を表し、縦軸はホットキャリ
ア劣化率△ＩD ／ＩD ［％］を表している。ＤＣストレ
スにおいては、横軸に示されたゲート電圧ＶG が印加さ
れる。ＡＣストレスにおいては、ゲート電圧ＶG は０Ｖ
の低レベルと横軸で示された数値を有する高レベルとの
間で矩形波状に変動させられる。その矩形波は１０ｋＨ
ｚの周波数と５０％のデューティ比を有し、立上り時間
と立下り時間はいずれも５μｓｅｃである。また、ドレ
イン電圧ＶD は、ＤＣストレスとＡＣストレスのいずれ
の場合にも５．５Ｖが用いられている。図１２からわか
るように、本発明のシミュレーションによれば、どのよ
うなストレス条件においても精度の高いホットキャリア
劣化率△ＩD ／ＩD の予測が可能であることが理解され
よう。
【００５１】以下において、本発明のもう１つの実施例
によるシミュレーションが説明される。
によるシミュレーションが説明される。
【００５２】Ｐ−ＭＯＳ型トランジスタの場合、ＩＥＥ
Ｅ Ｔｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖ
ｏｌ．３７，ｐｐ．１６５８−１６６６，Ｊｕｌｙ １
９９０においてＯｎｇ ｅｔ ａｌ．によって述べられ
ているように、前述の基板電流モデルの代わりにゲート
電流モデルが用いられる。すなわち、式（３）の代わり
に式（１９）が用いられ、式（６）の代わりに式（２
０）が用いられる。
Ｅ Ｔｒａｎｓ．ＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓ，ｖ
ｏｌ．３７，ｐｐ．１６５８−１６６６，Ｊｕｌｙ １
９９０においてＯｎｇ ｅｔ ａｌ．によって述べられ
ているように、前述の基板電流モデルの代わりにゲート
電流モデルが用いられる。すなわち、式（３）の代わり
に式（１９）が用いられ、式（６）の代わりに式（２
０）が用いられる。
【００５３】τP ＝Ｂ・Ｗm ・ＩG -m…（１９） ＦP （ｔ）＝Ｂ-n・Ｗ-mn ・ＩG mn・ｔn …（２０） ここで、τP はＰ−ＭＯＳトランジスタの寿命時間を表
し、ＦP （ｔ）は時間ｔにおけるストレス量を表す。す
なわち、Ｐ−ＭＯＳトランジスタのホットキャリア劣化
率△ＩD ／ＩD は次式（２１）で表される。
し、ＦP （ｔ）は時間ｔにおけるストレス量を表す。す
なわち、Ｐ−ＭＯＳトランジスタのホットキャリア劣化
率△ＩD ／ＩD は次式（２１）で表される。
【００５４】 △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦP （ｔ）…（２１） Ｐ−ＭＯＳトランジスタにおけるシミュレーションの手
順は基本的には図１に示されたものと同様であるが、サ
ブステップＳ１ａ，Ｓ１ｅおよびステップＳ２が一部変
更される。
順は基本的には図１に示されたものと同様であるが、サ
ブステップＳ１ａ，Ｓ１ｅおよびステップＳ２が一部変
更される。
【００５５】すなわち、図１のサブステップＳ１ａにお
いては、基板電流Ｉ SUB が求められるのではなくて、ラ
ッキーエレクトロンモデルを用いてゲート電流ＩG が求
められる。ラッキーエレクトロンモデルを用いてゲート
電流ＩG を求める方法は、ＩＥＥＥ Ｔｒａｎｓ．Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−３１，
ｐｐ．１１１６−１１２５，Ｓｅｐ．１９８４において
Ｔａｍ ｅｔ ａｌ．によって述べられている。
いては、基板電流Ｉ SUB が求められるのではなくて、ラ
ッキーエレクトロンモデルを用いてゲート電流ＩG が求
められる。ラッキーエレクトロンモデルを用いてゲート
電流ＩG を求める方法は、ＩＥＥＥ Ｔｒａｎｓ．Ｅｌ
ｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，ｖｏｌ．ＥＤ−３１，
ｐｐ．１１１６−１１２５，Ｓｅｐ．１９８４において
Ｔａｍ ｅｔ ａｌ．によって述べられている。
【００５６】図１３を参照して、Ｐ−ＭＯＳトランジス
タについて求められた予備実験のデータとそれにフィッ
トさせられた関数ＩG ＝ｆ（ＶG ，ＶD ）との関係が示
されている。このグラフにおいて、横軸はゲート電圧−
ＶG ［Ｖ］を表し、縦軸はゲート電流ＩG ［Ａ］を表し
ている。正方形の印は種々のドレイン電圧の下における
予備実験データを表し、実線の曲線はそれらの実験デー
タにフィットさせられた関数ＩG ＝ｆ（ＶG ，ＶD ）を
表している。
タについて求められた予備実験のデータとそれにフィッ
トさせられた関数ＩG ＝ｆ（ＶG ，ＶD ）との関係が示
されている。このグラフにおいて、横軸はゲート電圧−
ＶG ［Ｖ］を表し、縦軸はゲート電流ＩG ［Ａ］を表し
ている。正方形の印は種々のドレイン電圧の下における
予備実験データを表し、実線の曲線はそれらの実験デー
タにフィットさせられた関数ＩG ＝ｆ（ＶG ，ＶD ）を
表している。
【００５７】図１４を参照して、図１中のサブステップ
Ｓ１ｅにおける式（３）の代りに式（１９）における係
数Ｂと指数ｍが抽出される。このグラフにおいて、横軸
はＩ G ／Ｗ［Ａ／ｍ］を表し、縦軸はτP ［ｓｅｃ］を
表している。測定点を結ぶ直線の傾きは−ｍを表し、そ
の直線がｌｏｇ（ＩG ／Ｗ）＝０のときに通過する縦座
標がｌｏｇ（Ｂ）に対応する。
Ｓ１ｅにおける式（３）の代りに式（１９）における係
数Ｂと指数ｍが抽出される。このグラフにおいて、横軸
はＩ G ／Ｗ［Ａ／ｍ］を表し、縦軸はτP ［ｓｅｃ］を
表している。測定点を結ぶ直線の傾きは−ｍを表し、そ
の直線がｌｏｇ（ＩG ／Ｗ）＝０のときに通過する縦座
標がｌｏｇ（Ｂ）に対応する。
【００５８】図１５は、Ｐ−ＭＯＳトランジスタについ
て求められたｎを表している。このグラフにおいて、横
軸はゲート・ドレイン間電圧ＶGD＝ＶG −ＶD を表し、
縦軸はｎを表している。図１５の例においては、ｎは次
式（２２）で表される。
て求められたｎを表している。このグラフにおいて、横
軸はゲート・ドレイン間電圧ＶGD＝ＶG −ＶD を表し、
縦軸はｎを表している。図１５の例においては、ｎは次
式（２２）で表される。
【００５９】 ｎ＝０．０１３＋０．０２５ＶGD−２．０５×１０-3ＶGD 2 …（２２） 図１６は、図１５に類似しているが、横軸がＶG ／ＶD
で表されている。図１６の例においては、ｎは次式（２
３）で表される。
で表されている。図１６の例においては、ｎは次式（２
３）で表される。
【００６０】 ｎ＝０．７７＋０．１（ＶG ／ＶD ）−０．１７（ＶG ／ＶD ）2 …（２３） 以上のようにＰ−ＭＯＳトランジスタに関して抽出され
たパラメータを用いて、図１のステップＳ２において、
式（５）ではなくて式（２１）によってホットキャリア
劣化がシミュレートされる。
たパラメータを用いて、図１のステップＳ２において、
式（５）ではなくて式（２１）によってホットキャリア
劣化がシミュレートされる。
【００６１】図１７において、Ｐ−ＭＯＳトランジスタ
に関するシミュレーション結果が示されている。このグ
ラフにおいて、実線の曲線は実験データを示し、破線の
曲線はゲート電流モデルに基づく式（２１）を用いたシ
ミュレーションを表し、そして点線の曲線は基板電流モ
デルに基づいた式（６）を用いたシミュレーションを表
している。この図から明らかなように、Ｐ−ＭＯＳトラ
ンジスタに関しては、式（７）を用いる代わりに式（２
１）を用いることによって、より高い精度のシミュレー
ションが可能になることが理解されよう。
に関するシミュレーション結果が示されている。このグ
ラフにおいて、実線の曲線は実験データを示し、破線の
曲線はゲート電流モデルに基づく式（２１）を用いたシ
ミュレーションを表し、そして点線の曲線は基板電流モ
デルに基づいた式（６）を用いたシミュレーションを表
している。この図から明らかなように、Ｐ−ＭＯＳトラ
ンジスタに関しては、式（７）を用いる代わりに式（２
１）を用いることによって、より高い精度のシミュレー
ションが可能になることが理解されよう。
【００６２】本発明によれば、Ｎ−ＭＯＳトランジスタ
の場合と同様に、Ｐ−ＭＯＳトランジスタの場合にも種
々の条件下におけるＤＣストレスやＡＣストレスにおけ
る高精度のシミュレーションが可能となる。ＡＣストレ
スの下におけるホットキャリア劣化率△ＩD ／ＩD のシ
ミュレーションにおいては、Ｎ−ＭＯＳトランジスタの
場合の式（１５）および（１６）と同様な次式（２４）
および（２５）を用いることができる。
の場合と同様に、Ｐ−ＭＯＳトランジスタの場合にも種
々の条件下におけるＤＣストレスやＡＣストレスにおけ
る高精度のシミュレーションが可能となる。ＡＣストレ
スの下におけるホットキャリア劣化率△ＩD ／ＩD のシ
ミュレーションにおいては、Ｎ−ＭＯＳトランジスタの
場合の式（１５）および（１６）と同様な次式（２４）
および（２５）を用いることができる。
【００６３】 ＦPAC （ｔ）＝∫｛δＦP （ｔ）／δｔ｝ｄｔ…（２４） △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦPAC （ｔ）…（２５） ここで、ＦPAC （ｔ）はｔ時間ＡＣストレスが印加され
た後におけるストレス量を表す。
た後におけるストレス量を表す。
【００６４】また、周期的なＡＣストレスの場合、式
（１７）および（１８）と同様な次式（２６）および
（２７）を用いることができる。
（１７）および（１８）と同様な次式（２６）および
（２７）を用いることができる。
【００６５】
【数４】
【００６６】ここで、Ｆpr（ｔ）は、周期Ｔを有するＡ
Ｃストレスがｔ時間印加された後におけるストレス量を
表す。また、ｒは周波数を表す。
Ｃストレスがｔ時間印加された後におけるストレス量を
表す。また、ｒは周波数を表す。
【００６７】図１８を参照して、種々のストレス条件下
において１０００秒経過後におけるホットキャリア劣化
率△ＩD ／ＩD が示されている。このグラフにおいて、
横軸はゲート電圧−ＶG ［Ｖ］を表し、縦軸はホットキ
ャリア劣化率△ＩD ／ＩD ［％］を表している。○印を
結ぶ実線の曲線はＤＣストレス下における実験データを
示し、破線の曲線はシミュレーション結果を示してい
る。△印を結ぶ実線の曲線はＡＣストレス下における実
験データを示し、破線の曲線はシミュレーション結果を
示している。ＡＣストレスにおいては、図１２における
場合と同様に、ゲート電圧ＶG は０Ｖと横軸に示された
電圧値との間で周期的に変動させられている。また、Ｄ
ＣストレスとＡＣストレスのいずれの場合にもドレイン
電圧として−８．０Ｖが印加されている。以上のよう
に、本発明によれば、Ｐ−ＭＯＳトランジスタにおいて
も、種々のストレス条件下でホットキャリア劣化率△Ｉ
D ／Ｉ D を精度よくシミュレートし得ることが理解され
よう。
において１０００秒経過後におけるホットキャリア劣化
率△ＩD ／ＩD が示されている。このグラフにおいて、
横軸はゲート電圧−ＶG ［Ｖ］を表し、縦軸はホットキ
ャリア劣化率△ＩD ／ＩD ［％］を表している。○印を
結ぶ実線の曲線はＤＣストレス下における実験データを
示し、破線の曲線はシミュレーション結果を示してい
る。△印を結ぶ実線の曲線はＡＣストレス下における実
験データを示し、破線の曲線はシミュレーション結果を
示している。ＡＣストレスにおいては、図１２における
場合と同様に、ゲート電圧ＶG は０Ｖと横軸に示された
電圧値との間で周期的に変動させられている。また、Ｄ
ＣストレスとＡＣストレスのいずれの場合にもドレイン
電圧として−８．０Ｖが印加されている。以上のよう
に、本発明によれば、Ｐ−ＭＯＳトランジスタにおいて
も、種々のストレス条件下でホットキャリア劣化率△Ｉ
D ／Ｉ D を精度よくシミュレートし得ることが理解され
よう。
【００６８】
【発明の効果】以上のように、本発明によれば、シミュ
レーションに用いられる式の中の指数ｎが定数ではなく
てストレス条件に依存する実験式ｎ＝ｇ（ＶG ，ＶD ）
で与えられるので、先行技術によるシミュレーションに
比べて高い精度を得ることができ、ＤＣストレスのみな
らずＡＣストレスによるホットキャリア劣化をも精度よ
くシミュレートすることができる。
レーションに用いられる式の中の指数ｎが定数ではなく
てストレス条件に依存する実験式ｎ＝ｇ（ＶG ，ＶD ）
で与えられるので、先行技術によるシミュレーションに
比べて高い精度を得ることができ、ＤＣストレスのみな
らずＡＣストレスによるホットキャリア劣化をも精度よ
くシミュレートすることができる。
【図１】本発明の一実施例によるＮ−ＭＯＳトランジス
タのホットキャリア劣化のシミュレーションにおける手
順を示すフロー図である。
タのホットキャリア劣化のシミュレーションにおける手
順を示すフロー図である。
【図２】図１におけるサブステップＳ１ａにおいて得ら
れたＩSUB ＝ｆ（ＶG ，ＶD ）を表すグラフである。
れたＩSUB ＝ｆ（ＶG ，ＶD ）を表すグラフである。
【図３】図１のサブステップＳ１ｂにおけるＤＣストレ
ス印加前のトランジスタパラメータを抽出するためのＢ
ＳＩＭ法によるシミュレーション結果を示すグラフであ
る。
ス印加前のトランジスタパラメータを抽出するためのＢ
ＳＩＭ法によるシミュレーション結果を示すグラフであ
る。
【図４】図１のサブステップＳ１ｄにおけるＤＣストレ
ス印加後のトランジスタパラメータの抽出のためのＢＩ
ＳＭ法によるシミュレーション結果を示すグラフであ
る。
ス印加後のトランジスタパラメータの抽出のためのＢＩ
ＳＭ法によるシミュレーション結果を示すグラフであ
る。
【図５】図１のサブステップＳ１ｅにおける係数Ｂと指
数ｍを抽出するための予備実験データを示すグラフであ
る。
数ｍを抽出するための予備実験データを示すグラフであ
る。
【図６】図５の予備実験データから抽出されたｍとｌｏ
ｇ（Ｂ）を示すグラフである。
ｇ（Ｂ）を示すグラフである。
【図７】図１のサブステップＳ１ｆにおいてｎ＝ｇ（Ｖ
G ，ＶD ）を抽出するための予備実験データを示すグラ
フである。
G ，ＶD ）を抽出するための予備実験データを示すグラ
フである。
【図８】図７の予備実験データから抽出されたｎ＝ｇ
（ＶG ，ＶD ）を示すグラフである。
（ＶG ，ＶD ）を示すグラフである。
【図９】図８の横軸（ＶG −ＶD ）を（ＶG ／ＶD ）に
変更したグラフである。
変更したグラフである。
【図１０】本発明の実施例によるＮ−ＭＯＳトランジス
タに関するシミュレーションと従来のシミュレーション
における精度の比較を示すグラフである。
タに関するシミュレーションと従来のシミュレーション
における精度の比較を示すグラフである。
【図１１】種々のＤＣストレス条件下において、本発明
によるＮ−ＭＯＳトランジスタに関するシミュレーショ
ンの結果を示すグラフである。
によるＮ−ＭＯＳトランジスタに関するシミュレーショ
ンの結果を示すグラフである。
【図１２】ＤＣストレスまたはＡＣストレス１０００秒
印加した後におけるＮ−ＭＯＳトランジスタに関するホ
ットキャリア劣化率△ＩD ／ＩD を示すグラフである。
印加した後におけるＮ−ＭＯＳトランジスタに関するホ
ットキャリア劣化率△ＩD ／ＩD を示すグラフである。
【図１３】Ｐ−ＭＯＳトランジスタに関するシミュレー
ションにおいて、予備実験データから求められたゲート
電流にフィットさせられた関数ＩG ＝ｆ（ＶG ，ＶD ）
を示すグラフである。
ションにおいて、予備実験データから求められたゲート
電流にフィットさせられた関数ＩG ＝ｆ（ＶG ，ＶD ）
を示すグラフである。
【図１４】式（１９）における指数ｍと係数Ｂを決定す
るための予備実験データを示すグラフである。
るための予備実験データを示すグラフである。
【図１５】Ｐ−ＭＯＳトランジスタに関して求められた
関数ｎ＝ｇ（ＶG ，ＶD ）を示すグラフである。
関数ｎ＝ｇ（ＶG ，ＶD ）を示すグラフである。
【図１６】図１５の横軸（ＶG −ＶD ）が（ＶG ／
ＶD ）に変更されたグラフである。
ＶD ）に変更されたグラフである。
【図１７】Ｐ−ＭＯＳトランジスタに関する基板電流モ
デルに基づくシミュレーション結果とゲート電流モデル
に基づくシミュレーション結果を比較するグラフであ
る。
デルに基づくシミュレーション結果とゲート電流モデル
に基づくシミュレーション結果を比較するグラフであ
る。
【図１８】Ｐ−ＭＯＳトランジスタにおいてＤＣストレ
スまたはＡＣストレスが１０００秒印加された後におけ
るホットキャリア劣化率△ＩD ／ＩD を示すグラフであ
る。
スまたはＡＣストレスが１０００秒印加された後におけ
るホットキャリア劣化率△ＩD ／ＩD を示すグラフであ
る。
【図１９】Ｎ−ＭＯＳトランジスタのホットキャリア劣
化に関する従来のシミュレーション方法の手順を示すフ
ロー図である。
化に関する従来のシミュレーション方法の手順を示すフ
ロー図である。
【図２０】図１９のステップＳ２における指数ｎを求め
る方法を示すグラフである。
る方法を示すグラフである。
Ｓ１ シミュレーションに必要な種々なパラメータを
抽出するステップ Ｓ１ａ ＩSUB またはＩG を抽出するサブステップ Ｓ１ｂ ＤＣストレス印加前のトランジスタパラメー
タを抽出するサブステップ Ｓ１ｃ ＤＣストレスを印加するサブステップ Ｓ１ｄ ＤＣストレス印加後のトランジスタパラメー
タを抽出するサブステップ Ｓ１ｅ ＭＯＳトランジスタの寿命時間τN またはτ
P を表す式における係数Ｂと指数ｍを抽出するサブステ
ップ Ｓ１ｆ 関数ｎ＝ｇ（ＶG ，ＶD ）を抽出するサブス
テップ Ｓ２ ステップＳ１において抽出された種々の変数に
基づいてホットキャリア劣化率を計算するステップ
抽出するステップ Ｓ１ａ ＩSUB またはＩG を抽出するサブステップ Ｓ１ｂ ＤＣストレス印加前のトランジスタパラメー
タを抽出するサブステップ Ｓ１ｃ ＤＣストレスを印加するサブステップ Ｓ１ｄ ＤＣストレス印加後のトランジスタパラメー
タを抽出するサブステップ Ｓ１ｅ ＭＯＳトランジスタの寿命時間τN またはτ
P を表す式における係数Ｂと指数ｍを抽出するサブステ
ップ Ｓ１ｆ 関数ｎ＝ｇ（ＶG ，ＶD ）を抽出するサブス
テップ Ｓ２ ステップＳ１において抽出された種々の変数に
基づいてホットキャリア劣化率を計算するステップ
Claims (12)
- 【請求項１】 Ｎ−ＭＯＳ型トランジスタのホットキャ
リア劣化のシミュレーション方法であって、次式（６）
と（７）を利用し ＦN （ｔ）＝（Ｗ・Ｂ）-n・ＩSUB mn・ＩD (1-m)n・ｔn …（６） △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦN （ｔ）…（７） ここで、ＦN （ｔ）は時間ｔまでのホットキャリアスト
レス量を表し、Ｗはトランジスタのゲート幅を表し、Ｂ
はトランジスタの製造条件に依存する係数であり、Ｉ
SUB は基板電流を表し、ＩD はドレイン電流を表し、ｍ
はインパクトイオン化と界面準位生成に関係すると考え
られている指数を表わし、（△ＩD ／ＩD ）f は初期の
ドレイン電流ＩD に対するトランジスタの寿命時におけ
るドレイン電流の変化△ＩD の割合を表すシミュレーシ
ョン方法において、 ｎは定数ではなくてホットキャリアストレスに印加され
るゲート電圧ＶG とドレイン電圧ＶD の関数ｎ＝ｇ（Ｖ
G ，ＶD ）として表され、この関数は予備実験によって
決定されることを特徴とするシミュレーション方法。 - 【請求項２】 前記関数ｎ＝ｇ（ＶG ，ＶD ）は ｇ（ＶG ，ＶD ）＝ａ＋ｂ・（ＶG −ＶD ）i ＋ｃ・（ＶG −ＶD ）j …（１ １） で表され、ａ，ｂ，ｃ，ｉおよびｊは予備実験によって
定められる実数であることを特徴とする請求項１のシミ
ュレーション方法。 - 【請求項３】 前記関数ｎ＝ｇ（ＶG ，ＶD ）は ｇ（ＶG ，ＶD ）＝ａ＋ｂ・（ＶG ／ＶD ）i ＋ｃ・（ＶG ／ＶD ）j …（１ ３） で表され、ａ，ｂ，ｃ，ｉおよびｊは予備実験によって
定められる実数であることを特徴とする請求項１のシミ
ュレーション方法。 - 【請求項４】 ｉ＝１かつｊ＝２であることを特徴とす
る、請求項２または３のシミュレーション方法。 - 【請求項５】 時間に依存してホットキャリアストレス
条件が変化する場合において、次式（１５）と（１６） ＦNAC （ｔ）＝∫｛δＦN （ｔ）／δｔ｝ｄｔ…（１５） △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦNAC （ｔ）…（１６） を利用することを特徴とする請求項１ないし４のいずれ
かの項に記載されたシミュレーション方法。 - 【請求項６】 ホットキャリアストレス条件が時間に依
存して周期的に変化する場合において、次式（１７）と
（１８） 【数１】 を利用し、ここでＴは１周期の時間を表わし、ｒは周期
数を表すことを特徴とする請求項１ないし４のいずれか
の項に記載されたシミュレーション方法。 - 【請求項７】 Ｐ−ＭＯＳ型トランジスタのホットキャ
リア劣化のシミュレーション方法であって、次式（２
０）と（２１）を利用し、 ＦP （ｔ）＝Ｂ-n・Ｗ-mn ・ＩG mn・ｔn …（２０） △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦP （ｔ）…（２１） ここで、ＦP （ｔ）は時間ｔまでのホットキャリアスト
レス量を表わし、Ｂはトランジスタの製造条件に依存す
る係数であり、Ｗはトランジスタのゲート幅を表わし、
ＩG はゲート電流を表し、ｍはインパクトイオン化と界
面準位生成に関係すると考えられている指数を表わし、
（△ＩD ／ＩD ）f は初期のドレイン電流ＩD に対する
トランジスタの寿命時におけるドレイン電流の変化△Ｉ
D の割合を表すシミュレーション方法において、 ｎは定数ではなくてホットキャリアストレスに印加され
るゲート電圧ＶG とドレイン電圧ＶD の関数ｎ＝ｇ（Ｖ
G ，ＶD ）として表され、この関数は予備実験によって
決定されることを特徴とするシミュレーション方法。 - 【請求項８】 前記関数ｎ＝ｇ（ＶG ，ＶD ）は ｇ（ＶG ，ＶD ）＝ａ＋ｂ・（ＶG −ＶD ）i ＋ｃ・（ＶG −ＶD ）j …（１ １） で表され、ａ，ｂ，ｃ，ｉおよびｊは予備実験によって
定められる実数であることを特徴とする請求項７のシミ
ュレーション方法。 - 【請求項９】 前記関数ｎ＝ｇ（ＶG ，ＶD ）は ｇ（ＶG ，ＶD ）＝ａ＋ｂ・（ＶG ／ＶD ）i ＋ｃ・（ＶG ／ＶD ）j …（１ ３） で表され、ａ，ｂ，ｃ，ｉおよびｊは予備実験によって
定められる実数であることを特徴とする請求項７のシミ
ュレーション方法。 - 【請求項１０】 ｉ＝１かつｊ＝２であることを特徴と
する、請求項８または９のシミュレーション方法。 - 【請求項１１】 時間に依存してホットキャリアストレ
ス条件が変化する場合において、次式（２４）と（２
５） ＦPAC （ｔ）＝∫｛δＦP （ｔ）／δｔ｝ｄｔ…（２４） △ＩD ／ＩD ＝（△ＩD ／ＩD ）f ・ＦPAC （ｔ）…（２５） を利用することを特徴とする請求項７ないし１０のいず
れかの項に記載されたシミュレーション方法。 - 【請求項１２】 ホットキャリアストレス条件が時間に
依存して周期的に変化する場合において、次式（２６）
と（２７） 【数２】 を利用し、ここでＴは１周期の時間を表わし、ｒは周期
数を表わすことを特徴とする請求項７ないし１０のいず
れかの項に記載されたシミュレーション方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241161A JP2736501B2 (ja) | 1993-09-28 | 1993-09-28 | Ｍｏｓ型トランジスタのホットキャリア劣化のシミュレーション方法 |
| US08/262,112 US5508632A (en) | 1993-09-28 | 1994-06-17 | Method of simulating hot carrier deterioration of an MOS transistor |
| KR1019940024350A KR0146641B1 (ko) | 1993-09-28 | 1994-09-27 | Mos 트랜지스터의 핫 캐리어 열화의 시뮬레이션 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5241161A JP2736501B2 (ja) | 1993-09-28 | 1993-09-28 | Ｍｏｓ型トランジスタのホットキャリア劣化のシミュレーション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0799302A JPH0799302A (ja) | 1995-04-11 |
| JP2736501B2 true JP2736501B2 (ja) | 1998-04-02 |
Family
ID=17070172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5241161A Expired - Fee Related JP2736501B2 (ja) | 1993-09-28 | 1993-09-28 | Ｍｏｓ型トランジスタのホットキャリア劣化のシミュレーション方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5508632A (ja) |
| JP (1) | JP2736501B2 (ja) |
| KR (1) | KR0146641B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3380054B2 (ja) * | 1994-08-19 | 2003-02-24 | 三菱電機株式会社 | Ｐ−ｍｏｓトランジスタのホットキャリア劣化のシミュレーション方法 |
| US6073082A (en) * | 1996-04-11 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | Method of estimating lifetime of floating SOI-MOSFET |
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| TW346657B (en) * | 1996-08-29 | 1998-12-01 | Matsushita Electron Co Ltd | Simulation device for time degradation of LSI and simulation method thereof |
| TW440782B (en) * | 1996-12-11 | 2001-06-16 | Matsushita Electric Ind Co Ltd | Method for estimating hot carrier deterioration |
| AU6951298A (en) | 1997-04-04 | 1998-10-30 | University Of Florida | Method for testing and diagnosing mos transistors |
| US6216099B1 (en) | 1997-09-05 | 2001-04-10 | Advanced Micro Devices, Inc. | Test system and methodology to improve stacked NAND gate based critical path performance and reliability |
| US6278964B1 (en) * | 1998-05-29 | 2001-08-21 | Matsushita Electric Industrial Co., Ltd. | Hot carrier effect simulation for integrated circuits |
| KR100284293B1 (ko) * | 1999-02-12 | 2001-03-02 | 김영환 | 핫 캐리어 측정회로 |
| US6396307B1 (en) | 1999-05-19 | 2002-05-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and method for designing the same |
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| JP3405713B2 (ja) | 2000-06-27 | 2003-05-12 | 松下電器産業株式会社 | 半導体装置の寿命推定方法および信頼性シミュレーション方法 |
| JP3820172B2 (ja) * | 2002-03-26 | 2006-09-13 | 松下電器産業株式会社 | 半導体装置の寿命推定方法および信頼性シミュレーション方法 |
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| JP4966331B2 (ja) * | 2009-03-25 | 2012-07-04 | 株式会社東芝 | 半導体回路劣化シミュレーション方法およびコンピュータプログラム媒体 |
| JP5394943B2 (ja) * | 2010-01-15 | 2014-01-22 | ラピスセミコンダクタ株式会社 | 試験結果記憶方法、試験結果表示方法、及び試験結果表示装置 |
| JP2011198948A (ja) * | 2010-03-18 | 2011-10-06 | Toshiba Corp | 回路シミュレータおよび半導体装置の設計方法 |
| DE102012015505B4 (de) * | 2012-08-03 | 2016-03-10 | Sim4Tec Gmbh | Untersuchungsvorrichtung und -verfahren zur Erfassung von Eigenschaften eines Materials in einer Bauelement-Probe |
| KR102302037B1 (ko) * | 2017-11-30 | 2021-09-15 | 주식회사 엘지화학 | 열가소성 수지 조성물의 제조방법 및 이로부터 제조된 열가소성 수지 조성물 |
| US11537768B2 (en) * | 2020-03-16 | 2022-12-27 | Nanya Technology Corporation | Method for aging simulation model establishment |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4942357A (en) * | 1989-08-07 | 1990-07-17 | Eastman Kodak Company | Method of testing a charge-coupled device |
-
1993
- 1993-09-28 JP JP5241161A patent/JP2736501B2/ja not_active Expired - Fee Related
-
1994
- 1994-06-17 US US08/262,112 patent/US5508632A/en not_active Expired - Lifetime
- 1994-09-27 KR KR1019940024350A patent/KR0146641B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR0146641B1 (ko) | 1998-11-02 |
| US5508632A (en) | 1996-04-16 |
| KR950010124A (ko) | 1995-04-26 |
| JPH0799302A (ja) | 1995-04-11 |
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