KR0156590B1 - 비소멸성 메모리장치, 비소멸성 메모리셀 및 다수의 트랜지스터의 각각과 비소멸성 메모리셀의 스레솔드값의 조절방법 - Google Patents

비소멸성 메모리장치, 비소멸성 메모리셀 및 다수의 트랜지스터의 각각과 비소멸성 메모리셀의 스레솔드값의 조절방법 Download PDF

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미요시 순키치
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Abstract

부동게이트형 메모리셀로 구성된 비소멸성 반도체 메모리장치에서 드레인 또는 소스가 충전된후, 그것이 전기적 부동상태에 있게 되고, 정전위 및 부전위 사이에서 교대로 변하는 신호는 메모리셀의 제어게이트에 인가되어 부동게이트에 저장된 전하를 감소시켜, 이에 의해 메모리셀의 스레솔드전압이 소정전압으로 수렴된다. 따라서 이 메모리장치의 기입/소거 동작이 짧은 시간에 확실히 실행될수 있다.

Description

[발명의 명칭]
비소멸성 메모리장치, 비소멸성 메모리셀 및 다수의 트랜지스터의 각각과 비소멸성 메모리셀의 스레솔드값의 조절방법
[도면의 간단한 설명]
제1a도는 본 발명의 제1양상에 따른 비소멸성 반도체 메모리(셀)의 이론회로도.
제1b도는 제1a도의 메모리의 동작을 도시하는 파형도.
제2a도는 본 발명의 제2양상에 따른 비소멸성 반도체 메모리(셀)의 이론회로도.
제2b도는 제2a도의 메모리의 동작을 도시하는 파형도.
제2c도 및 제2d도는 소서/ 기입 동작동안 제2a도에 도시된 메모리의 게이트에 인가된 펄스의 파형도.
제3도는 본 발명의 제1양상에 따른 비소멸성 반도체 메모리장치의 회로도.
제4a도는 제3도의 메모리장치의 워드선에 인가된 펄스의 파형도.
제4b도는 제3도의 메모리장치의 부동게이트에서의 전위를 도시한 도면.
제4c도는 제3도의 메모리장치의 비트선에서의 전위를 도시한 도면.
제5a도는 제3도의 메모리장치의 워드선에 인가된 펄스의 파형도.
제5b도는 제3도의 메모리장치의 부동게이트에서의 전위를 도시한 도면.
제5c도는 제3도의 메모리장치의 비트선에서의 전위를 도시한 도면.
제6도는 본 발명의 제1양상에 따른 다른 비소멸성 반도체 메모리장치의 회로도.
제7도는 본 발명의 제2양상에 따른 다른 비소멸성 반도체 메모리장치의 회로도.
제8a도 및 제8b도는 레벨시프터에 인가된 입력펄스 및 그 출력펄스의 파형도.
제9a도 및 제9b도는 각각 제7도에 도시된 메모리의 주요부를 도시한 등가회로도 및 그곳에 인가된 전압을 도시한 파형도.
제10도는 본 발명의 제2양상에 따른 다른 비소멸성 반도체 메모리장치의 회로도.
제11a도 및 제11b도는 레벨시프터에 인가된 입력펄스의 파형도.
제11c도는 그 출력펄스.
제12a도 및 제12b도 및 제12c도는 각각 제10도의 메모리장치의 부동게이트전압, 비트선전압 및 제어게이트전압의 파형도.
제13a도는 본 발명의 제2양상에 따른 또다른 비소멸성 반도체 메모리장치의 회로도.
제13b도 및 제13c도는 각각 제13a도의 메모리의 주요부를 도시한 등가회로도 및 그것에 인가된 전압을 도시한 파형도.
제14a도는 본 발명의 제2양상에 따른 또다른 비소멸성 반도체 메모리장치의 회로도.
제14b도 및 제14c도는 각각 제14a도의 메모리의 주요부를 도시한 등가회로도 및 그것에 인가된 전압을 도시한 파형도.
제15a도, 제15b도 및 제15c도는 제14a도의 메모리장치의 부동게이트전압, 비트선전압 및 제어게이트전압의 각각의 파형도.
제16도는 전류공급수단의 다른예를 도시한 단면도.
제17a도는 본 발명의 제3양상에 따른 비소멸성 메모리의 일실시예의 회로도.
제17b도는 소서/ 기입 동작동안 제어게이트에 인가된 펄스의 파형도.
제18도는 본 발명의 제3양상에 따른 비소멸성 메모리의 다른 실시예의 회로도.
제19a도, 제19b도 및 제19c도는 각각 제18도의 메모리장치의 부동게이트전압, 비트선전압 및 제어게이트전압의 파형도.
제20도는 본 발명의 제3양상에 따른 비소멸성 메모리장치의 또다른 실시예의 회로도.
제21a도는 제20도의 실시예의 등가회로도.
제21b도는 스위치의 동작타이밍을 도시한 파형도.
제21c도는 합성펄스의 파형도.
제22a도는 제20도의 실시예의 다른 등가회로도.
제22b도는 스위치의 동작타이밍의 파형도.
제22c도는 합성펄스의 파형도.
제23a도는 본 발명의 제3양상에 따른 비소멸성 메모리장치의 또다른 실시예를 도시한 회로도.
제23b도는 소거동작을 설명하는 표.
제24도는 본 발명의 제4양상에 따른 비소멸성 메모리장치의 회로도.
제25도는 본 발명의 제4양상에 따른 다른 비소멸성 메모리장치의 회로도.
제26도는 본 발명의 제4양상에 따른 다른 비소멸성 메모리장치의 회로도.
제27도는 미소전류원 회로가 충전펌프회로인 실시예를 도시한 회로도.
제28도는 충전펌프의 다른 예의 회로도.
제29도는 제28도에 도시된 충전펌프에 의거한 동작파형의 파형도.
제30도는 미소전류원 회로가 스위칭 커패시터회로인 실시예를 도시한 회로도.
제31도는 제30도의 스위칭 커패시터회로에 의거한 동작파형의 파형도.
제32도는 스위칭 커패시터의 다른 예의 회로도.
제33도는 제32도의 스위칭 커패시터의 의거한 동작파형의 파형도.
제34도 내지 제37도는 본 발명의 제4양상에 따른 비소멸성 반도체 메모리장치의 또다른 실시예의 회로도.
제38a도 및 제38b도는 상용플래시 EEPROM의 스레솔드전압의 분포를 도시한 그래프.
제38c도는 상용 NAND형 EEPROM의 스레솔드전압의 분포를 도시한 그래프.
제38d도는 UVEPROM의 스레솔드전압의 분포를 도시한 그래프.
제39a도 및 제39b도는 종래의 비소멸성 반도체 메모리의 소거방법을 도시한 회로도.
제40a도 및 제40b도는 각각 비소멸성 반도체 메모리의 등가회로도 및 그 동작을 설명하는 파형도.
제41a도는 펄스생성회로의 일예의 회로도이며.
제41b도 및 제41c도는 그 동작을 설명하는 파형도.
제42도는 비소멸성 메모리장치의 동작을 설명하는 파형도.
제43a도 내지 제43c도는 본 발명에 의해 해결될 문제를 설명하는 파형도.
제44도 및 제45도는 본 발명에 따른 스레솔드전압값의 조절효과를 도시한 그래프. 그리고
제46도는 AC펄스방법이 적용될 메모리의 기본구조의 블록도이다.
[발명의 상세한 설명]
[발명의 분야]
본 발명의 정보 또는 데이터를 전기적으로 재기입할수 있는 비소멸성 반도체 메모리장치, 더욱 특히 기입 및 소거동작을 간단하고 확실히 수행할수 있는 비소멸성 반도체 메모리장치에 관한 것이다.
[종래기술의 설명]
종래의 비소멸성 반도체 메모리장치에서 기억데이타의 재기입동작은 (1)핫(hot) 전자에 의한 기입 및 터널링 전류에 의한 소거시스템 및 (2)터널링 전류에 의한 기입 및 소거시스템으로 분류가능하다.
전자의 재기입 시스템은 전기소거형 플래시 EEPROM으로 방향지어진다. 기입동작은 다음과 같다. 기입전압(Vpp)은 메모리셀의 드레인 및 제어게이트에 인가되어 핫전자가 부동게이트에 주입된다. 그러므로 메모리셀의 스레솔드전압(Vth)은 채널같이, 터널링절연막의 두께 및 소스-드레인전압에 의존한다.
이 결과 제38a도 및 제38b도에 도시된 것처럼 메모리셀에 기입후 스레솔드전압(Vth)의 분포가 넓어진다.
소거동작은 다음과 같다. 제어게이트가 접지되고, 소거전압(Vpp)이 메모리셀의소스(또는 드레인) 전극에 인가되어 부동게이트에 트랩된 전자가 소스(또는 드레인) 전극내로 추출된다. 기입동작에서와 같이 소거동작에서도 스레솔드전압은 워드선상의 전압, 드레인전압 및 터널링절연막두께에 의존한다. 이 결과 제38a도 및 제38b도에 도시된 바와같이 메모리셀의 소거후 스레솔드전압(Vth)의 분포가 넓어진다.
후자의 재기입 시스템은 NAND형 EEPROM으로 방향지어진다.
이 비소멸성 메모리에서 기입 및 소거동작은 전(全)부동게이트로부터의 터널링 전류를 사용하여 수행된다. 상기 소거동작에서와 같이 스레솔드전압(Vth)은 워드선상의 전압, 드레인전압 및 터널링 절연막 두께에 의존한다. 이 결과 제38c도에 도시된 바와같이 메모리셀의 기입 및 소거후 스레솔드전압(Vth)의 분포가 넓어진다.
제38d도는 자외선 소거형 UVEPROM에서의 스레솔드전압의 분포를 도시한다. 기입동작은 기입전압(Vpp)이 메모리셀의 드레인 전극 및 제어게이트에 인가되어 핫전자가 부동게이트에 주입되는 방식으로 수행된다. 이 결과 플래시 EEPROM에서와 같이 메모리셀의 기입후 스레솔드전압(Vth)의 분포가 넓어진다. 한편, 소거동작은 부동게이트에 트랩된 전자가 자외선의 방사에 의해 추출되는 방식으로 수행된다. 이 결과 메모리셀에서의 소거후 0.8V부근에서 스레솔드전압(Vth)의 분포가 예리해진다. 스레솔드전압의 분포를 도시한 제38a도 내지 제38d도에서 세로축은 메모리셀의 스레솔드전압(Vth)을 가로축은 그 주파수를 나타내고, 전하가 부동게이트에 저장된 상태를 0데이타로, 전하가 부동게이트에 전혀 저장되지 않은 상태를 1데이타로 나타냄을 유의해야 한다.
상기와 같이 종래 비소멸성 반도체 메모리는 스레솔드전압(Vth)의 비교적 넓은 분포에 의해 특정지워진다. 그러므로 기입 및 소거동작은 설정된 동일의 스레솔드전압(Vth)에 의해 실행될 수 없다. 스레솔드전압은 동일의 메모리칩에서도 변동한다. 그래서 통상 기입시간은 스레솔드전압이 소정범위내에 위치되도록 각 비료에 대해 변한다. 이에 따라 비교적 긴 기입시간을 요한다.
더욱, 종래의 비소멸성 반도체 메모리는 메모리셀의 기입상태 또는 소거상태를 검출하고 변경하는 논리회로를 구비한다. 논리회로는 반도체메모리 장치에서 큰 영역을 차지한다. 많은 경우, 논리회로는 메모리셀을 통해 흐르는 드레인 전류로부터 기입 또는 소거상태를 검출한다.
예컨대 일본 특개소 64-46297(출원인: 인텔 코오퍼레이션, 발명자: 원스톤 케이. 엠. 리)은 제39a도 및 제39b도에 도시된 논리회로를 제안한다. 도시된 바와 같이 비소멸성 메모리셀에 대한 소거는 부동게이트의 최종전위를 제어하는 특정회로에 의해 실행될수 있다. 제39a도에도시된 바와같이, 비소멸성 메모리셀(1)은 제어게이트(2) 및 부동게이트(3)를 구비한다. 소거전압원(7)은 메모리셀의 소스(S)에 소거전압을 공급하기 위한 것이다. 피드백 증폭회로(4)는 드레인(D) 및 제어게이트(2) 사이에 접속된다. 동작시, 드레인 전압이 증가될 때, 제어게이트(2)에서의 전위도 증가된다. 그 후 전자는 부동케이트로부터 방전된다.
그 결과, 더 증가된 피드백전압이 소거전압을 제거하기 위해 제어케이트(2)에 공급된다. 따라서 부동게이트의 최종전위는 피드백 증폭회로(4)의 피드백량을 제어함으로써 제어될수 있다.
제39a도에 도시된 바와 같이 비소멸성 메모리셀(1)은 제어게이트(2) 및 부동게이트(3)를 구비한다. 기준전압원(6)에 접속된 비교기(5)는 비소멸성 메모리셀(1)의 드레인 및 제어게이트(2) 사이에 접속된다. 그 출력단자는 소거전압원(7)에 접속된다. 동작시, 드레인 전압이 기준전압(VR)을 초과할 정도로 증가될 때 비교기(5) 로부터의 출력은 소거전압원(7)의 동작을 정지시키기 위해 반전된다. 이것은 비소멸성 메모리셀(1)이 부(negative) 스레솔드값이 발생할 정도로 지나치게 소거되지 못하게 한다.
상기와 같이 초기상태에서 스레솔드전압의 소정분포를 갖는 종래의 비소멸성 메모리는 안정한 동작을 실현하도록 기입에서의 스레솔드전압의 변동은 감소시키는 회로, 및 부스레솔드값이 발생할 정도로 메모리셀이 지나치게 소거되는 것을 방지하기 위해 소거상태를 변경하는 피드백 또는 논리회로를 필요로 하며, 그 결과 메모리셀의 초기상태의 스레솔드전압의 변동이 감소된다. 따라서 종래의 비소멸성 메모리는 더 복잡한 회로구성을 가지고, 메모리셀외의 더 많은 회로의 존재로 인하여 크기가 더 커진다.
더욱, 종래의 비소멸성 메모리장치에서 메모리셀의 스레솔드전압이 초기상태에서 변동될 때, 기입시간은 스레솔드전압이 소정범위내에 있도록 변화된다. 이 비소멸성 메모리장치는 비교전 긴 기입시간을 요하는 결합을 가진다.
일반적으로 플래시 EEPROM의 기입/ 소거 동작은 일단 전하가 0데이타를 기입하도록 부동게이트에 먼저 저장되고 저장된 전하가 소거되는 방식으로 실행된다. 그러므로 플래시 EEPROM는 소거동작이 복잡하다는 결함을 가진다.
이런 이유 때문에 플래시 EEPROM에서 소거동작은 전하가 일단 부동게이트에 저장되고 저장된 전하가 추출되는 방식으로 수행된다. 또한 기입시간을 절약하기 위해 데이터가 일단 RAM에 기억되고 그 후 비소멸성 메모리셀에 기입된다. 이것은 큰크기의 주변회로를 필요로 한다.
이런 단점을 피하기 위해, 기입/ 소거기능을 유지하면서 DRAM을 비소멸성 메모리장치의 주변영역에 설치하는 것이 제안되었으며, 여기서 데이터는 RAM에 기입되고 그후 연속적으로 비소멸성 메모리셀에 기입된다.
보조(subsidiary)비트선에 저장된 부동전하가 크게 누설(누설전류)되면, 전위는 크게 떨어져서 이에의해 보조비트선의 사전충전이 불충분해진다. 이것은 기억된 데이터 판독의 장해이다.
또한 데이터가 비소멸성 메모리셀의 부동게이트에 전하를 저장함에 의해 소거될 것인 경우, 사전충전된 보조비트선상에 저장된 전하가 누설전류 때문에 방전된다면, 비소멸성 메모리셀의 드레인전압(충전전압)은 낮아진다. 이것은 소거동작수행을 불가능하게 한다. 만약 일정 상수인 것으로 소망되는 드레인 전압이 크게 변하면, 기입/ 소거 동작은 효율적으로 실행될수 없다.
[발명의 요약]
본 발명의 제1목적은 소거동작을 쉽게 수행할 수 있는 비소멸성 반도체 메모리장치를 제공하는 것이다.
본 발명의 제2목적은 비트선에 저장된 전하를 유지하면서 부동게이트형 메모리셀에 대한 기입/ 소거동작을 확실히 수행할 수 있는 비소멸성 반도체 메모리장치를 제공하는 것이다.
본 발명의 제3목적은 짧은 시간동안 기입/ 소거동안을 안정하게 수행할 수 있는 비소멸성 반도체 메모리장치를 제공하는 것이다.
본 발명의 제4목적은 기입/ 소거 동작을 확실히 수행하고 전력소비를 절감할수 있는 비소멸성 반도체 메모리장치를 제공하는 것이다.
본 발명의 제1양상에 따라 다수의 워드선, 다수의 비트선 및 상기 워드선을 횡단 교차하는 다수의 소스선; 각각이 소스, 드레인, 부동게이트, 및 제어게이트로 구성되며, 상기 워드선 및 상기 비트선 및 소스선 사이의 교차부에 제공되는 다수의 메모리셀, 여기서 상기 메모리셀의 제어게이트, 드레인 및 소스 각각은 각각의 상기 워드선, 각각의 상기 비트선, 및 각각의 상기 소스선에 각각 접속되며; 선택된 메모리셀의 상기 소스 및 드레인중 하나를 충전하고, 소정시간후 부동상태로 위치시키는 수단; 및 상기 선택된 메모리셀의 제어케이트에 정전위 및 부전위 사이에서 변하는 신호를 인가하여 스레솔드전압이 소정 전압으로 수렴되게 하는 인가수단으로 구성되는 비소멸성 반도체 메모리장치가 제공된다.
제1a도 및 제1b도에 있어서, 비소멸성 반도체 메모리장치의 제1양상에 따른 비소멸성 반도체 메모리장치에 대한 설명이 제공될 것이다.
본 발명의 원리를 설명하는 도면인 제1a도에서 비소멸성 메모리셀(1)은 반도체기판에 소스/ 드레인 확산층 및 그 주요면에 형성된 제1 및 제2절연막(터널링 산화물층)을 갖는다. 메모리셀(1)은 또한 제1 및 제2절연막에 의해 포위된 제1전극(부동게이트) 및 제1절연막상에 형성된 제2전극(제어게이트)을 갖는다. 메모리셀(1)은 스위치 MOS 트랜지스터(8)에 접속되며, 그 드레인 전극은 커패시터(9)에 접속된다. 커패시터(9)는 다수의 메모리셀의 접속된 비트선 및 비트선에 전기적으로 접속된 부분의 기생용량의 총량(CO)을 갖는다. 비트선에 접속된 부분의 예는 선택스위칭소자(8) 및 메모리셀이다.
다른 트랜지스터 또는 배선은 회로구조에 의존할 수 있다. 선택 스위칭소자(8) 및 메모리셀은 하나이상의 트랜지스터를 가지나, 트랜지스터가 비트선에 접속되는 측의 불순물 확산층의 기생용량은 기생용량(CO)에 주요하게 또는 사실상 기여한다. 더 긴 비트선 또는 더 많은 비소멸성 메모리셀수는 기생용량(CO)을 증가시킨다. 많은 수의 비소멸성 메모리셀이 비트선에 접속되면, 통상 비트선은 길어지게 되고, 따라서 기생용량(CO)을 증가시킨다. 만약 기생용량(CO)이 그렇게 크지 않는다면 다른 커패시터요소가 기생용량의 불충분한 양을 만족시킬수 있도록 비트선에 보충적으로 접속될수 있다.
이제 전하는 데이터가 셀에 기입되도록 부동게이트(2)에 주입되고, 부동게이트(2)는 셀의 스레솔드값이 충분히 높도록 부전위로 충분히 충전된 것으로 가정한다.
먼저, 제1b도에 도시된 바와 같이 메모리셀(1)의 드레인 전극은 정전위(5V)로 충전되고 그후 부동상태로 된다. 이어서 정펄스가 제어게이트(2)에 인가되어 제어케이트(2)의 전위가 짧은 시간동안 정(3V)이고 그후 부펄스가 제어게이트(2)에 인가되어 제어게이트의 전위가 짧은 시간동안 부(-10)가 된다. 따라서 부동게이트(3)의 전위는 약간 변하여 드레인 전위를 낮춘다. 이런 동작은 부동게이트(3)에 저장된 전하를 감소시키기 위해 반복되어 메모리셀에 기억된 데이터를 소거한다.
상기와 같이 본발명의 제1양상에 따른 비소멸성 반도체 메모리장치에서 소거동작은 다음과 같이 수행된다. 정부의 교번전위를 갖는 펄스파(신호)가 제어게이트에 인가되어 부동게이트에 저장된 전하가 방전되며, 메모리셀의 스레솔드값이 충분히 낮은 경우, 드레인의 전하가 채널을 통해 소스로 방전되어 드레인의 전위를 낮춘다. 펄스파가 제어게이트에 인가된때 드레인 전위는 저하된다.
이 이유로 부펄스가 제어게이트에 인가된 경우라도 터널링전류가 부동게이트와 드레인 사이를 흐르지 않아 부동게이트의 전위는 더 변하지 않는다. 따라서 부동게이트의 전위는 제어게이트에 인가된 전압의 전위에 의해 제어될수 있다.
본 발명의 제2양상에 따라, 다수의 워드선, 다수의 비트선, 예컨대 상기 워드선을 교차하는 보조비트선 및 주비트선, 각각의 주 비트선은 선택 트랜지스터를 통해 상기 보조비트선의 각각과 접속되며; 각각이 소스, 드레인, 부동게이트 및 제어게이트로 구성되며, 상기 워드선, 상기 보조비트선 및 소스선 사이의 교차부에 제공되는 다수의 메모리셀, 상기 메모리셀의 각각의 제어게이트, 드레인 및 소스는 각각 상기 워드선, 각각의 상기 보조비트선 및 각각의 상기 소스선에 각각 접속되며; 보조비트선중 하나를 사전 충전하여 소정시간후 부동상태에 있게하는 수단; 상기 선택된 메모리셀의 제어게이트에 상기 워드선을 통하여 정피크전위 및 부피크전위를 각각 갖는 펄스로 구성된 신호를 인가하여 그 스레솔드전압이 소정전압 또는 범위로 수렴되게 하는 인가수단; 및 상기 보조비트선에 상기 보조비트선으로부터의 누설전류를 보상하는 전류를 공급하는 수단으로 구성되는 비소멸성 반도체 메모리장치가 제공된다.
본 발명의 제2양상에 따른 비소멸성 반도체 메모리장치에서 정전위 및 부전위 사이에서 변하는 신호는 부동게이트에 저장된 전하를 추출하도록 메모리셀의 제어게이트에 인가되어 부동게이트전압은 소정전압으로 수렴된다. 사전충전전하가 크게 누설하면 누설을 보충하는 전류가 보조비트선에 공급되어 보조비트선의 충전전위는 급격히 저하되지 않는다. 따라서 보조비트선의 충전전위가 유지되면서 기입/ 소거동작이 수행된다.
본 발명의 제3양상에 따라, 제2양상에 따른 비소멸성 반도체 메모리장치가 제공되는데, 여기서 상기 신호는 상기 정피크전위보다 더 낮은 다른 정피크전위 및 상기 부피크전위 사이에서 변하고 상기 정피크전위 사이에서 중첩되는 펄스를 포함하거나, 그렇지 않으면 상기 신호는 상기 부피크 전위보다 더 높은 다른 부피크전위 사이에서 변하고 상기 정피크전위사이에서 중첩되는 펄스를 포함한다.
제2a도에서 본 발명의 제3양상에 따른 비소멸성 반도체장치의 동작에 대한 간단한 설명이 제공된 것이다. 제2a도에서 Ts는 선택트랜지스터를, M1은 부동게이트를 갖는 비소멸성 메모리 트랜지스터를 나타낸다. 메모리 트랜지스터(M1)의 드레인은 선택 트랜지스터(Ts)의 소스에 접속된다. 접합점에, 누설전류에 대응하는 등가저항(RO) 및 커패시터(CO)가 접속된다. 신호가 전하를 추출하기 위해 제어게이트에 인가되어 비소멸성 메모리셀의 다른 스레솔드전압이 소정값으로 수렴된다.
큰 누설전류가 존재하는 경우, 드레인전류에서의 변화는 스레솔드전압을 쉽게 검출하기 위해 누설전류에 대응하는 전류를 보충하는 수단에 의해 감소될수 있다. 커패시터(CO)는 만약 큰 인라인 용량이 존재하면 삭제될수 있다. 5V의 전압이 선택트랜지스터(Ts)의 드레인에 인가되며, 5V의 전압이 커패시터(CO)를 충전하기 위해 선택트랜지스터(Ts)를 '온' 하도록 제어게이트에 인가된다. 그후 선택트랜지스터(Ts)는 '오프'되어 메모리 트랜지스터(M1)를 부동상태로 되게한다. 제2c도 및 제2d도에 도시한 바와같은 펄스는 메모리 트랜지스터(M1)의 제어게이트에 인가된다. 제2c도에 도시된 신호는 정과 부 사이를 진동하는 펄스를 포함한다. 정펄스(a및 b)는 다른 피크값(3V 및 2.5V)을 가지고 부펄스(C)는 고정피크값(-10V)을 갖는다. 제2d도에 도시된 펄스신호는 또한 정 및 부전위 사이를 진동하는 펄스를 포함한다. 도시된 바와같이 -10V 및 -5V 의 피크값을 갖는 부펄스는 고정피크값을 갖는 정펄스(A) 사이에서 교번하여 반복된다.
이런방법으로 메모리 트랜지스터(M1)는 정펄스(A)에 의해 소정전압으로 설정될 수 있으며 전력소비는 정펄스(A) 사이의 펄스의 피크값을 낮춤에 의해 감소된다. 본 발명의 제4양상에 따라 다수의 워드선, 상기 워드선을 교차하는 다수의 보조비트선, 선택트랜지스터를 통해 상기 보조비트선에 접속된 주비트선, 상기 워드선과 상기 보조비트선 및 소스선 사이의 교차부에 제공되며 소스, 드레인, 부동게이트 및 제어게이트를 각각 구성된 다수의 메모리셀, 상기 메모리셀 각각의 상기 소스 및 드레인중 어느하나를 충전하는 수단, 상기 선택된 메모리셀의 제어게이트에 상기 워드선을 통해 정피크전위 및 부피크전위를 갖는 펄스로 구성된 신호를 인가하여 스레솔드전압을 소정전압으로 수렴시키는 인가수단, 및 상기 메모리셀 각각의 소스 또는 드레인에 미소전류를 공급하는 수단으로 구성되며, 상기 메모리셀의 각각의 제어게이트, 드레인 및 소스는 상기 워드선, 상기 보조비트선 및 상기 소스선에 각각 접속되는 비소멸형 반도체 메모리셀장치가 제공된다.
본 발명의 제4양상에 따른 비소멸성 반도체 메모리장치에서 펄스신호는 워드선을 통해 메모리 트랜지스터(셀)의 제어게이트에 인가되어 소거/ 기입동작을 실행시킨다. 누설전류에 대응하는 미소전류 공급수단은 주비트선 또는 보조비트선에 제공되며, 미소전류는 소거 또는 기입동작동안 열(column) 디코더회로의 동작에 따라 소정 비트선에 제공된다. 따라서 많은 수의 메모리셀의 스레솔드전압은 동시에 정밀하게 소정값으로 제어될수 있다.
그런데 본 발명에서 메모리셀의 제어게이트에 인가될 신호는 정전위 및 부전위 사이에서 변할수 있는 신호로 정의될수 있으며 본 발명에 의해 의도된 동작에 도달할수 있는 신호일수 있다.
본 발명의 상기 및 다른 목적 및 특징은 첨부의 도면과 연관한 다음의 설명으로부터 더욱 명백해질 것이다.
[바람직한 실시예의 설명]
비소멸성 메모리셀의 스레솔드전압의 단일화 방법.
먼저, 부동게이트형 비소멸성 메모리셀(M1-Mn)의 스레솔드전압을 단일화하는 방법에 대한 상세한 설명이 제공될 것이다.
이 설명에서, 메모리셀(M1-Mn)을 구성하는 트랜지스터는 메모리 트랜지스터로 언급된다. 쉬운 이해를 위해 더욱 구체적인 설명이 제공될 것이다.
그러나 본발명은 이 구체적 설명에 한정되지 않아야 한다.
저장노드(N)(제1A도의 커패시터와 트랜지스터의 접합점)가 위치된 측의 메모리 트랜지스터의 전극은 드레인 전극으로 언급되고, 반대측의 메모리 트랜지스터의 전극은 소스전극으로 언급된다. 소스전극 및 드레인전극의 상기 정의는 오직 설명의 편리함을 위한 것이다. 어느 경우, 실제 비소멸성 메모리장치의 동작모드에 따라, 저장노드가 위치된 메모리 트랜지스터의 전극은 소스전극으로 정의되는 것이 바람직하다. 예컨대 주지의 가상 접지선 시스템에서 메모리 트랜지스터의 드레인 전극이 공통접속된 비트선과 그 소스전극이 공통접속된 소스선은 교번적으로 접지전위로 스위칭된다. 본발명은 또한 이런모드를 포함한다.
더욱, 메모리셀의 구조 및 전압의 인가조건(전계강도의 분포)에서 터널링 전류는 메모리 트랜지스터의 채널과 부동게이트 사이를 흐를수 있다.
다음 설명에서 그러나 부동게이트로부터 추출된 전자가 상대적으로 높은 전압에 드레인 전극을 위치시키기 위해 드레인전극으로 최종적으로 이동된다는 사실을 고려하면, 터널링 전류는 전계분포 및 메모리구조에 무관하게 드레인 전극과 부동게이트 사이를 흐르는 것으로 가정된다.
제1b도는 본발명에 따른 비소멸성 메모리셀의 스레솔드값을 조절하는 방법을 설명하는 타이밍차트이다. 이 조절방법에서, 어떤 진폭을 갖는 AC 전압, 예컨대 정 및 부전위사이를 진동하는 AC 펄스신호 또는 AC 전압은 메모리셀의 제어게이트에 제한된 시간수로 인가된다.
이 방법에서, 메모리 트랜지스터의 드레인은 소스전극보다 더 높은 전위로 사전에 유지된다. 드레인 전극을 고전위로 유지하기 위해 드레인전극 및 드레인전극에 접속된 비트선의 기생용량은 전하저장용 커패시터 요소로써 사용되는 것이 바람직하며, 다른 상황에서는 특정 커패시터 요소가 드레인 전극에 접속되어 전하가 커패시터 요소에 저장된다.
다음, 정 및 부전위 사이를 진동하는 AC 펄스신호가 제어게이트에 인가된다. 정전압이 제어게이트에 인가된 경우, 인가된 전압에 관련하여 정의된 어떤값 또는 그 주위의 범위(이후 기대값이라함)보다 낮은 스레솔드값을 갖는 메모리 트랜지스터가 온된다. 그후 전하는 비소멸성 메모리셀의 드레인 전극으로부터 소스전극으로 이동된다. 그 결과, 드레인전압이 충분히 낮아져 부전압의 다음의 인가로 인해 터널링 전류가 흐르지 않게된다. 즉 부동게이트로부터의 전자의 추출이 중단되어 비소멸성 메모리셀의 스레솔드값은 그후 변하지 않는다.
한편 부전압이 제어게이트에 인가된 경우, 메모리 트랜지스터에 저장된 전하는 드레인 전극으로 추출되고, 비소멸성 메모리셀의 스레솔드전압은 추출량만큼 떨어진다. 정전압이 제어게이트에 연속적으로 인가된 경우, 기대값보다 낮은 스레솔드값을 갖는 메모리트랜지스터가 온되어 전하는 드레인 전극으로부터 소스전극으로 이동된다. 그 결과 드레인 전압은 충분히 떨어져 부전압의 다음의 인가로 인해 부동게이트로부터 전자가 추출되지 않게 된다. 따라서 비소멸성 메모리셀의 스레솔드값은 이후 변하지 않는다.
상기 동작이 반복된 경우, 모든 비소멸성 메모리셀의 스레솔드는 기대값으로 수렴될 것이다. 더욱 상기 동작을 반복하는 시간수가 작은 경우, 비소멸성 메모리셀의 스레솔드값은 소정값으로 정확히 수렴되지는 않을 것이나, 소망범위를 가질수 있다. 또한 이 경우, 비소멸성 메모리셀의 스레솔드값은 적절히 조절되었음은 명백하다. 스레솔드값이 고정값 또는 소망범위에 정확히 수렴되었는지 여부는 수렴도(degree of convergence)에만 관련이 있다.
상기 방법의 원리로부터 명백하지만, 비소멸성 메모리셀의 제어게이트에 인가된 AC 펄스신호의 파형은 제한되지 않아야 한다. 파형은 구형파, 정현파, 삼각파 등일 수 있다.
추가의 구체적 설명이 뒤따를 것이다. 이제, 예컨대 3V 및 10V 사이를 진동하는 AC펄스신호의 10펄스가 비소멸성 메모리셀의 제어게이트에 인가된다고 가정한다.
먼저, 5V는 선택된 트랜지스터(Tr1)의 드레인 전극에 인가되고 또한 5V가 게이트전극에 인가된다. 선택된 트랜지스터가 온된다.
그후 비트선(BL) 및 비트선에 전기접속된 부분의 기생용량으로 이루어진 커패시터 요소가 충전된다. 이 충전 동작은 어떤 비소멸성 메모리(Mk)의 메모리 트랜지스터의 드레인전위를 증가시킨다. 그후, 선택된 트랜지스터(Tr1)가 오프(게이트전압=0V)되고 AC펄스전압이 비소멸성 메모리셀(Mk)에 관련된 메모리 트랜지스터의 제어게이트에 인가된다. 3V의 정전압이 메모리 트랜지스터의 제어게이트에 인가된 경우, 기대값보다 낮은 스레솔드값을 갖는 메모리 트랜지스터가 온된다. 그후 채널전류가 드레인 전극으로부터 소스전극으로 흐른다. 이것은 커패시터 요소에 저장된 전하의 방전에 기인하여 메모리 트랜지스터의 드레인전압의 감소를 의미한다. 이 메모리 트랜지스터에서 부전압의 다음의 인가로 인해 터널링전류가 흐르게 된다.
다음, -10V의 부전압이 메모리 트랜지스터의 제어게이트에 인가된 경우, 부동게이트의 전위는 제어게이트의 전위의 통상 약½배인 부전위가 된다. 그후 소량의 전자가 부동게이트로부터 드레인 전극으로 추출된다. 대응 터널링 전류는 부동게이트와 드레인 전극사이를 흐른다. 그 결과, 스레솔드전압은 부동게이트로부터 추출된 전자에 대응하는 값만큼 낮아진다. 3V의 정전압이 메모리 트랜지스터의 제어게이트에 연속적으로 인가된 경우, 기대값보다 낮은 스레솔드값을 갖는 메모리 트랜지스터가 온된다. 그 결과 메모리 트랜지스터의 드레인 전압은 커패시터 요소에 저장된 전하의 방전 때문에 낮아진다. 그후 AC펄스신호의 인가가 반복된다. 따라서 모든 비소멸성 메모리셀의 인가가 기대값에 수렴되도록 조절된다.
제42a도 내지 제42c도는 맥동제어게이트전압(VCG: 제42c도)이 부동게이트형 메모리 트랜지스터의 제어게이트에 인가된 경우, 부동게이트전위(VFG: 제42a도) 및 비트선전위(VBL: 제42b도) 의 변화를 도시한다.
제42c도에 도시된 제어게이트전압(VCG)은 5V와 -10V사이를 진동하는 다수의 펄스((1), (2),... (6),...)의 연속조합의 AC전압이다. 제42a도의 (a), (b)및 (c)에 도시된 바와 같이 초기상태에서 -6V, -4V 및 2V인 다른 부동게이트전위는 약 100μsec 후 소정전위(약-2V)로 수렴된다. 메모리셀의 스레솔드값이 부동게이트전위(VFG)의 절대값의 약½배로 간주될 수 있기 때문에 제어게이트로의 AC전압의 인가로 인해 12V, 8V 및 4V의 본포된 스레솔드값이 약 4V로 수렴된다고 이해될 수 있다. 따라서 제42b도의 (c)에 도시된 바와 같이 상대적으로 낮은 스레솔드값을 갖는 메모리셀에서 제1펄스(제42c도의 (1))가 인가된후 즉시, 비트선전위(VBL)은 급격히 떨어지고 점차 고정값에 도달된다. 한편 제42b도의 (a)및 (b)에 도시된 바와같이 상대적으로 높은 스레솔드값을 갖는 메모리셀에서 비트선전위(VBL)는 제4펄스(제42c도의 (4))가 인가될 때까지 떨어지지 않는다. 더 높은 스레솔드값을 갖는 메모리셀의 비트선 전위(VBL)는 더 이후에 급격히 떨어진다. 그러나 여하튼 각 비트선 전위는 고정값에 도달한다. 따라서, AC전압이 부동게이트형 메모리 트랜지스터의 제어게이트에 인가된 경우, 그 메모리셀의 스레솔드값은 조절될수 있음이 제42a도 내지 제42c도로부터 이해될수 있다.
이 결과는 제44도 및 제45도에 더 명확히 도시된다. 이들 도면에서 횡축은 메모리셀의 초기 스레솔드전압을 종축은 10펄스로 구성된 AC전압이 인가된 경우 수렴된 스레솔드전압을 나타난다. 제44도에서 AC전압을 구성하는 펄스는 4V, 3V 또는 2V(15μsec의 지속시간) 및 -10V(10μsec의 지속시간) 사이를 진동하는 구형파이다. 제45도에서 AC전압을 구성하는 펄스는 3V(15μsec의 지속시간) 및 -13V, -10V 또는 -5V(10μsec의 지속시간)사이를 진동하는 구형파이다. 이들 도면에서 알수 있듯이 수렴값 또는 범위는 제어게이트에 인가된 AC전압의 파라미터 및 초기 스레솔드값에서 예상될수 있다. 더욱, (1) 초기 스레솔드값(Vth0)이 4V 이상인 경우, 평가값은 초기 스레솔드전압에 무관하게 고정되며; (2) 메모리셀에 초기 스레솔드값이 제어게이트에 인가된 AC전압의 정피크 전압보다 더 큰 경우, 평가값은 초기 스레솔드값에 무관하게 고정되며; (3) 제어게이트에 인가된 AC전압의 부피크전압의 -10V보다 낮은 경우, 기대값은 초기스레솔드값에 무관하게 고정되며; 그리고 (4) 초기 스레솔드값(Vth0)이 4V보다 더 작고 제어게이트에 인가된 정전압이 V+인 경우, 수렴후 스레솔드값은 0.7+ 내지 0.8+ (Vth0 = 2V인 경우, 0.70 V+ ; Vth0 = 3V 인 경우, 약 0.73 V+ ; Vth = 4V 인 경우, 약 0.80 V+)인 것으로 이해될 수 있다.
스레솔드값을 조절하는 상기 방법은 더 낮은 전압(정전위 및 부전위 사이를 진동하는 AC전압의 경우, 부전위)의 인가에 의해 메모리셀의 스레솔드값을 감소시키고, 더 높은 전압(정전위 및 부전위 사이를 진동하는 AC전압의 경우, 정전위)의 인가에 의해 메모리셀의 스레솔드값을 검증 및 선택하는 기능을 한다. 메모리셀의 스레솔드값의 검증은 더 높은 전압과 관련하여 결정된 수렴값 또는 범위인 기대값과 대상이 되는 메모리셀의 실제 스레솔드값을 비교하는 것을 의미한다. 메모리셀의 선택은 대상이 되는 메모리셀이 기대값보다 더 낮은 스레솔드값을 갖는 메모리셀인지 여부를 판별하는 것이다. 메모리셀이 더 높은 전압에 의거하여 선택된 경우, 기대값보다 낮은 스레솔드값을 갖는 메모리셀에서, 메모리셀의 메모리 트랜지스터의 드레인 전압이 떨어져 더 낮은 전압의 다음의 인가로 인해 터널링 전류가 제공되지 않는다. 그러므로 이 메모리셀은 메모리셀의 스레솔드값의 검증을 받지 않을 것이다. 한편, 기대값보다 낮은 스레솔드값은 계속 갖는 메모리셀에서, 더 낮은 전압의 인가는 터널링 전류를 제공하여 이런 메모리는 그 스레솔드값의 검증 및 그 다음의 선택을 받을 것이다.
이 경우, 메모리셀의 스레솔드값이 수렴될 평가값은 선택적으로 결정될 수 있다. 더 짧은 시간동안 더 낮은 전압의 인가는 그 시간동안 흐르는 터널링전류를 작게, 부동게이트로부터 전자를 더 작게 추출할수 있기 때문에 기대값으로의 메모리셀의 스레솔드값의 수렴정밀도는 향상될수 있다. 한편, 짧은 시간동안 더 높은 전압의 인가로 인해 드레인전압의 감소의 종결전에 낮은 전압의 인가가 시작되어 메모리셀의 스레솔드값의 수렴이 적절히 제어되지 못한다. 이런 이유로 비소멸성 메모리장치 그 자체의 동작속도에 장해가 발생되지 않는 한 더 높은 전압이 더 오랜시간동안 인가되는 것이 바람직하다.
정전압 및 부전압 사이에서 변하는 AC 전압의 경우, 정전압의 절대값은 부전압의 절대값보다 더 작은 것이 바람직하다. 게이트산화막의 전계강도의 분포에 의존함에도 불구하고, 정전압이 제어게이트에 인가된 경우 전자의 주입가능성은 부전압이 제어게이트에 인가된 경우 부동게이트로부터 전자의 추출가능성은 거의 같다고 가정하면, 정전압의 절대값이 부전압보다 큰 경우, 부동게이트로의 전자의 주입량은 부동게이트로부터의 전자의 추출량을 초과하여, 메모리셀의 스레솔드값이 생기게 된다. 부동게이트로의 전자의 주입이 무시되게되는 조건이 존재함에도 불구하고, 스레솔드값을 조절하는 방법은 메모리셀의 스레솔드값의 변화에 영향을 미치는 정전압의 인가의 결과가 더 낮은 전압의 경우보다 더 낮은 한 충분히 효과적이다.
메모리 트랜지스터의 제어게이트에 인가될 전압은 메모리 트랜지스터의 드레인전압보다 충분히 낮은 것이 바람직하다. 더 낮은 전압의 인가는 부동게이트로부터 전자를 추출한다. 드레인 전압이 AC 전압의 인가동안 점차 떨어질 때, 대응하여 부동게이트로부터의 전자의 추출은 어렵게 된다. 이런 불편함을 벗어나기 위해 제어게이트에 인가될 더 낮은 전압은 메모리 트랜지스터의 드레인 전압보다 훨씬 더 낮게 되어야 전자가 쉽게 추출되고 터널링 전류가 쉽게 흐른다. 그러므로 제어게이트에 인가될 더 낮은 전압의 진폭은 드레인 전압의 변동에 따라 변하는 것이 바람직하다.
스레솔드값을 조절하는 상기 방법에서 더 높은 전압(정전압과 부전압사이에서 변하는 AC 전압에서 정전압)이 더 낮은 전압(상기 AC전압에서 부전압)에 앞서 인가되는 것이 바람직하다. 그 이유는 다음과 같다. 메모리셀이 EPROM인 경우, 부전압이 앞서 인가된 경우, 충분히 낮은 스레솔드값을 갖는 메모리셀의 스레솔드값은 메모리셀이 일종의 과도소거상태에 있도록 더욱 감소될 것이다. 따라서 소스와 드레인전극은 드레인전압이 인가될 수 없도록 단락 회로화될 것이다. 이에 따라 데이터의 불량한 판독 및 비트선의 충전 불가능성등의 어려움이 발생한다.
그러나 더 낮은 전압이 먼저 인가될수도 있다. 예컨대 만약 더 낮은 전압이 -10V의 낮은 전압이 아니라 -1V의 상대적으로 높은 전압인 경우, 많은 경우, 과도소거의 상기 문제는 발생되지 않을 것이다. 그러므로 더낮은 전압이 초기에 인가될 수도 있다. 이 경우 예컨대 -1V가 초기에 인가되고나서 -3V가 인가된후, 터널링 전류가 쉽게 흐를수 있도록 메모리 트랜지스터의 드레인 전압보다 더욱 낮은 예컨대 -10V가 인가되는 것이 바람직하다.
스레솔드값을 조절하는 상기 방법은 스레솔드값을 소망값 또는 범위로 수렴하도록 부동게이트형 비소멸성 메모리셀의 스레솔드값을 감소하는 신규의 방법이며, 또한 부동게이트형 비소멸성 메모리셀을 소거(또는 다른 정의에 있어서는 기입)하는 신규의 방법으로 이해될수 있다. 본 발명의 실시예에 대한 하기 설명에서 이 방법은 설명을 위해 AC 펄스방법으로 언급될 것이다.
AC펄스 방법이 적용된 메모리의 기본구조에 대한 설명
이제 제46도에 있어서, 상기 AC 펄스방법이 적용된 비소멸성 메모리장치의 기본구조에 대한 설명이 제공될 것이다.
제46도에서 1은 메모리 어레이를; 2(21-24)는 멀티플렉서에 의해 대표되는 선택회로를; 3은 전압원을; 4는 AC 전압발생회로를; 5는 전압검출회로를; 6은 다른 주변회로를; 그리고 7은 제어회로를 나타낸다. Wi 또는 WLi은 워드선을; Sj는 소스선을; Bk 또는 BLk는 비트선을; Stk는 게이트선택선을; SLℓ은 소스선택선을; 그리고 Trk는 선택트랜지스터를 나타낸다. 첨자(i, j, k 및ℓ)는 워드선 및 소스선의 수 및 선택트랜지스터의 수에 대응하는 정수이다.
메모리 어레이(1)는 규칙적으로 배열된 다수의 비소멸성 메모리셀(M1 내지 Mn)로 구성된다. 부동게이트 및 제어게이트를 갖는 트랜지스터( 이후 메모리 트랜지스터라함)를 포함한 비소멸성 메모리셀(Mk)은 워드선(Wi) 및 비트선(Bk)의 교차점에 위치된다. 메모리 트랜지스터의 게이트전극, 드레인전극 및 소스전극은 워드선(Wi), 비트선(Bk) 및 소스선(Sj)에 접속된다. 선택회로(2)는 제어회로(7)로부터의 제어신호에 의해 특정 어드레스에 대응하는 워드선, 비트선 및 소스선을 선택한다. 이 의미로 선택회로(2)는 어드레스 디코더를 합체한 것으로 간주될수 있다. 선택회로(21)는 선택될 특정비트선에만 전압을 인가하여, 에너지절약에 공헌한다. 선택회로(22)는 게이트 선택선에 대응하며 선택 트랜지스터의 온-오프 동작을 하게 하도록 특정게이트선택선을 선택한다. 이들 선택회로(21 및 22)는 AC 펄스방법에 필수적인 비트선 및 보충적으로 부가된 커패시터 요소를 충전시킨다. 선택회로(23 및 24)는 특정워드선 및 특정소스선을 선택한다. AC전압발생회로(4)는 선택회로(23)를 통해 선택워드선에 소정 AC펄스신호를 공급한다. 회로(4)는 워드선, 즉 워드선 구동회로, 또는 그 일부를 선택하는 선택신호인 DC 전압신호를 발생할수 있는 회로일수도 있다. 전압검출회로(5)는 AC 펄스방법이 적용되는 동안 및 그후, 비트선에서의 감소된 전위를 검출한다. 회로(5)는 메모리정보 판독의 센스회로로 사용될수도 있다. AC펄스방법에 필수적이 아닌 주변회로(6)는 통상적으로 나타내어졌다.
제어회로(7)는 일반적으로 선택회로(2, 21-24), 전압원(3), AC 전압발생회로(4), 및 주변회로(6)를 제어한다. 즉, 제어회로(7)는 AC 펄스방법의 동작에 요구되는 각 회로의 동작타이밍의 제어를 포함한 모든 제어동작을 수행한다. 제어회로(7) 및 그 일부는 메모리 어레이(1)가 배열된 칩상에 형성될수도 있고, 한편 제어신호는 AC 펄스방법은 수행하도록 칩외부에 공급될수도 있다. AC 펄스방법의 동작을 위한 제어회로(7)에 의한 제어동작의 예는 다음과 같다.
1. 선택회로(2)는;
(1) 특정메모리셀, 특정비트선 또는 특정워드선을 선택하거나 또는 다수의 메모리셀, 다수의 워드선 또는 다수의 비트선을 동시에 선택하고; 그리고
(2) 소정값으로 선택된 메모리셀의 소스전위, 드레인전위 및 기판전위를 설정하도록 제어된다. 따라서, 선택된 비트선의 전위로 상대적으로 향상되어 다음의 부동상태는 유지될수 있고 전위상태는 터널링전류 또는 채널전류가 메모리 트랜지스터에 쉽게 흐르게하도록 설정될 수 있다.
2. AC 전압회로(4)가 제어된다. 따라서
(1) 소정 AC 펄스신호가 설정가능하다. AC전압을 구성하는 펄스의 펄스폭, 종류, 수, 피크값, 파형등은 선택적으로 설정될수 있다. 더욱 정전압 또는 부전압이 인가되어야 하는지의 여부가 결정될수 있다. 특히, 예컨대 제어회로(7)는 특정 워드선에서의 전위가 감소되었는가를 검출한 전압검출회로(5)로부터의 신호에 의거하여 부전압의 피크값의 절대값을 증가할수 있다. 또한 제어회로(7)는 전압검출회로(5)로부터의 신호에 의거하여 AC 펄스신호를 구성하는 펄스의 종류 또는 펄스폭을 변경할수 있다.
(2) 소정 AC 펄스신호는 선택회로(2)를 통해 특정워드선에 인가될수 있다.
(3) AC 전압발생회로(4)에 의한 특정워드선으로의 AC 펄스신호의 인가는 정지될수 있다. 특히, 특정 워드선의 전위가 충분히 감소되엇는지를 검출한 전압검출회로에 의거하여 제어회로(7)는 워드선으로의 AC 전압의 인가를 정지한다. 이것은 에너지 절약에 공헌한다.
3. 전압원(3)은 스위치 커패시터의 동작에 필수적인 전압원의 온-오프제어를 가능하게 하도록 제어된다.
이후에 설명될 각 실시예에서 제46도에 도시된 비소멸성 메모리장치의 기본구조는 특별히 언급된 경우를 제외하고 기본적으로 공통적인 것이 된다. 그러므로 각 실시예에서 메모리 어레이(1)의 주요부만이 설명될 것이다.
[양상 1]
제3도를 참조하여 본 발명의 제1양상에 따른 비소멸성 반도체 메모리장치에 대해 설명될 것이다. 제3도에서 비소멸성 메모리셀은 매트릭스형으로 배열되어 비소멸성 반도체 메모리장치를 형성한다. 각각의 메모리셀(M11, M12, M21 M22...)은 반도체 기판에 형성된 소스/ 드레인 확산층, 약 100Å의 게이트산화막으로 피복된 부동게이트, 소스 드레인층 사이에 형성된 ONO(산화실리콘막-질화실리콘막-산화실리콘막) 및 부동게이트상에 형성된 제어게이트로 구성된다.
메모리셀(M11, M12)의 제어게이트는 워드선(W1)에 접속되고 메모리셀(M21, M22)의 제어유니트는 워드선(W2)에 접속된다. 비트선(B1)은 메모리셀(M11, M21, ...)의 일전극 및 선택트랜지스터(Tr1)의 소스에 접속되며, 비트선(B2)은 메모리셀(M12, M22, ...)의 일전극 및 선택트랜지스터(Tr2)의 소스에 접속된다. 메모리셀(M11 및 M12) 및 메모리셀(M21 및 M22)의 접합점은 소스선(S1)을 통해 선택 트랜지스터(Tr3)의 소스에 공통접속된다. 선택트랜지스터(Tr1 및 Tr2)의 드레인은 각각 풀업회로(10; 도시안됨)에 접속된다. 이들 트랜지스터의 게이트는 각각 게이트선택선(ST1 및 ST2)에 접속된다. 커패시터(C1)는 비트선(B1) 및 소스선(S1) 사이에 접속되며, 커패시터(C2)는 소스선(S1) 및 비트선(B2)에 접속된다. 커패시터(C1 및 C2)는 트랜지스터를 통해 접속될수도 있다.
한정되는 것은 아니나, 각 메모리셀에서 게이트산화막 사이에 형성된 부동게이트는 3㎛ × 1㎛의 크기를 가진다. 채널영역은 1㎛ × 1㎛ 크기를 가진다. AC펄스방법을 채택하기 위해, 커패시터요소(9 및 C0)의 정전용량은 하기의 조건하에서 결정되어야 한다.
(1) 메모리셀의 부동게이트의 정전용량 비트선 및 소스선 사이의 정전용량
(2) 부동상태의 비트선의 누설전류와 비트선의 정전용량에 의해 결정된 시정수 워드선에 인가된 펄스폭.
더욱, AC 전압이 메모리 트랜지스터의 제어게이트에 인가되는 AC 펄스방법이 채택된 경우, AC 전압이 인가되는 동안 비트선의 전위는 5% 이내로 떨어지는 것이 소망된다.
실험적으로 상기 조건(1) 및 (2)를 만족하는 커패시터요소(9 및 C0)의 정전용량은 약 100내지 300 fF인 것으로 발견되었다. 만약 비트선과 여기에 전기접속된 부분에서 발생된 기생용량이 C1 및 C2 의 정전용량보다 더 큰 경우, 보조 커패시터요소(C1 및 C2)는 제거될수 있다.
제4a도 내지 제4c도의 파형도를 참고하여 상기의 메모리장치의 소거방법에 대한 설명이 제공될 것이다.
먼저 메모리셀이 7V 이상의 높은 스레솔드전압을 갖는 경우에 대해 설명될 것이다. 비트선 (B1)은 5V의 전위, 비트선(B2)은 접지전위 그리고 소스선(S1)도 접지전위를 가지는 것으로 가정된다.
선택트랜지스터(Tr1 및 Tr2)는 오프되어 비트선(B1 및 B2)이 부동상태에 있게 한다. 그후 커패시터(C1 및 C2)는 충전상태에 있게 된다.
그 다음, 워드선(W2)의 전위는 접지전위로 감소되고, 제4a도에 도시된 펄스파(신호)는 워드선(W1) 및 메모리셀(M11 및 M12)의 제어게이트에 인가된다. 제4b도에 도시된 바와같이 워드선(W1)에 접속된 부동게이트의 전위는 부전위가 제어게이트에 인가될 때 점차 낮아진다. 제4c도에 도시된 바와 같이 비트선(B1)에 접속된 드레인의 전압은, 부동게이트가 소정 스레솔드전위를 가진 상태로 정전위가 제어게이트에 인가될 때 낮아진다.
비트선을 통해 제어게이트에 인가된 펄스파는 3V 의 정피크전위 및 20㎲의 펄스폭을 갖는 제1펄스와 -10V의 부피크전위 및 10㎲의 펄스폭을 갖는 다음 펄스를 갖는다. 이들 정펄스 및 부펄스는 교대로 반복적으로 제어게이트에 인가되어 그에 의해 부동게이트 및 드레인 전극의 전위를 낮춘다. 이 경우 정전위의 절대값은 부전위의 절대값보다 더 작도록 요구되는 것이 바람직하다. 더욱 정전위를 갖는 펄스가 인가된후 부전위를 갖는 펄스가 인가되는 것이 바람직하다. 또한 펄스신호는 스위치(13)을 통해 펄스발생회로(12)로부터 공급된다.
상기의 동작에서 부펄스가 메모리셀(M11)의 제어게이트에 접속된 워드선(W1)에 인가된 때, 터널링전류가 부동게이트 및 드레인 확산층 사이를 흐른다. 그 결과, 부동게이트에 저장된 전하가 감소된다. 스레솔드값이 점차 낮아질 때 채널전류는 소스와 드레인사이를 흐르기 시작한다. 이 채널전류 때문에 드레인 전압은 감소되고, 결과적으로 터널링전류에 부동게이트와 드레인 사이를 흐르지 않게될 것이다. 따라서 메모리셀(M11)은 수렴된 스레솔드전압을 가지게 된다.
한편, 메모리셀(M12)에서 비트선(B2)은 접지전위에 있기 때문에 터널링 전류가 부동게이트 및 드레인(또는 소스) 사이를 흐르지 않게 되어 메모리셀(M12)의 스레솔드전압은 고전압으로 유지된다.
메모리셀(M21 및 M22)에서 워드선(W2)이 접지전위에 있기 때문에 부동게이트의 전위는 변하지 않아 스레솔드전압도 변하지 않는다.
다음에 메모리셀이 2V의 낮은 트랜지스터을 갖는 경우에 대해 설명될 것이다.
스레솔드전압이 높은 경우와 같은 방식으로 신호가 비트선, 소스선, 워드선 및 선택트랜지스터에 인가된다.
비트선(B1)은 5V의 전위에 비트선(B2)는 접지전위에 그리고 소스선(S1)도 접지전위에 있다고 가정한다.
선택트랜지스터(Tr1 및 Tr2)는 오프되어 비트선(B1 및 B2)이 부동상태에 있게된다. 따라서 커패시터(C1 및 C2)는 충전상태에 있게 된다. 다음에 워드선(W2)의 전위는 접지전위로 떨어져며, 제5a도에 도시된 펄스파(신호)가 워드선(W1), 즉 메모리셀(M11 및 M12)의 제어게이트에 인가된다.
상기 동작에서 정펄스가 메모리셀(M11)의 제어게이트에 접속된 워드선(W1)에 인가될 때, 채널전류가 그 소스 및 드레인 사이에서 흘러 드레인 전압만 낮아진다. 그 결과, 다음의 부펄스가 인가될 경우에도 터널링 전류가 부동게이트 및 드레인 사이에서 흐르지 않는다. 이 방법에서 부펄스가 먼저 인가되기 때문에 전하는 스레솔드값이 이미 감소된 부동게이트로부터 더 이상 추출되지 않는다. 따라서 과도 소거는 발생되지 않는다. 그러므로 실행되었던 소거전의 기입동작은 필요하지 않는다. 드레인 전압을 충분히 낮추기 위해, 정펄스의 지속시간은 증가되는 것이 요구된다.
한편, 메모리셀(M12)에서 비트선(B2)이 접지전위에 있기 때문에 터널링 전류가 부동게이트 및 드레인(또는 소스)사이를 흐르지 않아 메모리셀(M12)의 스레솔드전압은 높은 전압으로 유지된다. 메모리셀(M21 및 M22)에서 워드선(W2)은 접지전위에 있기 때문에 부동게이트의 전위는 변하지 않아 스레솔드전압도 변하지 않는다.
더욱, 만약 워드선(W1)에 관련된 비트선의 모든 전위가 낮춰졌을 때 소거동작이 완결되면, 병렬소거 동작은 그 게이트가 워드선(W1)에 접속된 많은 수의 메모리셀에 대해 실행될 수 있다. 소거동작은 10주기내에 완결되기 때문에 기껏 128정도의 메모리셀이 병렬로 접속되면, 소거에 필요한 시간은 전체적으로 짧아질수 있다.
비트선의 전위는 소스전류에 의해 시간에 따라 점차 감소된다. 이런 감소를 고려한 폭을 갖는 펄스가 워드선에 인가되면, 소거동작은 고속으로 더욱 안정된 방식으로 실현될수 있다. 펄스폭이 더 좁아지면 제어정밀도가 향상된다.
본 발명의 제1양상에 따라 비소멸성 반도체 메모리장치는 제3도에 도시된 메모리에 한정되지 않아야 한다. 상기와 같은 소거방법은 제6도에 도시된 비소멸성 반도체 메모리장치에 적용될수 있다.
제6도에 도시된 메모리장치에서 워드선(W1 내지 W4)은 선택트랜지스터(Tr1 및 Tr2)의 채널과 직교하여 만들어지며, 메모리셀(M11, M12; M21, M22; M31, M32 및 M41, M42)의 소스선(S1 내지 S3)은 광역(Wide area) 소스선(Si)에 접속된다.
더욱, 소거동작은 공통워드선에 접속된 많은 수의 메모리셀의 스레솔드전압에 대해 제어될수 있으므로 메모리셀이 상기의 크기를 갖는다고 가정하면, 병렬로 배열될수 있는 메모리셀의 수는 64에서 1000정도로 향상될수 있으며, 소거에 필요한 시간도 크게 단축될수 있다.
본 발명의 제1양상에 다른 비소멸성 반도체 메모리장치는 부동게이트에 저장된 전하를 소거하기 위해 비소멸성 메모리셀의 제어게이트에 펄스파(신호)를 인가하여 메모리셀을 초기상태에 있게 하도록 의도된다. 그러므로 소거방법은 단순하다. 또한, 종래에 실행되었던 소거전의 기입동작은 필요하지 않아 소거시간은 매우 단축될 수 있다.
병렬로 공통워드선에 접속된 다수의 메모리셀에 대한 소거동작을 동시에 수행하는 것이 가능하다. 제어게이트에 인가된 펄스파(신호)의 펄스폭을 제어함에 의해 메모리셀의 스레솔드전압은 정밀하게 설정될수 있다. 이에 따라 비소멸성이 메모리셀의 스레솔드전압의 변동에 기인한 오동작을 방지하기 위한 특정 피드백회로 또는 논리회로를 사용하는 것이 불필요하다. 이런 이유 때문에 같은 저장량을 가지고 전보다 더 조밀한 비소멸성 반도체 메모리장치가 제공될수 있다. 제조비용도 감소될수 있다. 상기와 유사한 동작이 기입을 위한 처리시간을 짧게 할수 있음은 물론이다.
[양상 2]
본 발명의 제2양상에 따른 비소멸성 반도체 메모리장치에 대해 설명될 것이다. 제7도는 본 발명의 제2양상에 따른 비소멸성 반도체 메모리장치의 일실시예의 회로도이다.
제7도에 도시된 바와 같이 비소멸성 반도체 메모리장치는 비소멸성 메모리셀로 구성된 어레이(21), 레벨시프터회로(22), 비소멸성 메모리셀의 스레솔드전압을 검출하는 스레솔드전압 검출기회로(24), 스위치(3), 행/열 디코더회로 (도시않됨) 및 센스증폭기(도시않됨)를 포함한다. 메모리셀 어레이(21)에서 선택트랜지스터(Tsa1)의 소스는 보조비트선(BLsa1)에 접속된다. 메모리소자(Ma1 및 Ma2)의 드레인은 보조비트선(BLsa1)에 접속되며 공통접속된 소스는 소스선을 통해 소스측 선택트랜지스터(Trs1)의 드레인에 접속된다. 소스측 선택선(SL1)은 소스측선택트랜지스터(Trs1)의 제어게이트에 접속된다. 커패시터(Ca1)는 각 메모리소자(Ma1 및 Ma2)의 드레인 및 소스사이에 접속된다.
한편 선택트랜지스터(Tsb1)의 드레인은 주비트선(BLb1)에 접속되며, 그 소스는 보조 비트선(BLb1)에 접속된다. 커패시터(Cb1)는 각 메모리셀(Mb1 및 Mb2)의 드레인 및 소스에 접속된다.
워드선(W1)은 메모리소자(Ma1 및 Ma2)의 제어게이트에 접속된다. 워드선(W2)은 메모리셀(Ma2 및 Mb2)의 제어게이트에 접속된다.
상기와 같이 접속된 메모리소자(Ma1, Ma2), 커패시터(Ca1) 및 선택트랜지스터(Tsb1)로 구성된 블록(1b1)은 주비트선(BLb1)에 접속된다. 공통접속된 워드선(W1, W2, ...)은 스위치(3)를 통해 레벨시프트회로(2)에 접속된다. 스위치(3)는 멀티플렉서일수 있다. 이 경우, 각 블록은 멀티플렉서를 통해 레벨시프터회로(2)에 접속된다.
보조비트선(BLsa1)은 스위치(5)를 통해 스레솔드전압 검출기회로(4)에 접속되며, 보조비트선(BLsb1)은 스위치(5)를 통해 트랜지스터검출기(4)에 접속된다.
스레솔드전압검출기(4)는 트랜지스터(MOSFET: T6 및 T7)로 구성된 CMOS 인버터일수 있다.
레벨시프터회로(22)는 트랜지스터(MOSFET : T2 및 T3)로 구성된 CMOS 인버터, 입력이 항상 온으로 설정된 트랜지스터(MOSFET : T4), 및 CMOS 인버터 출력으로부터 입력으로의 정피드백을 위한 트랜지스터(MOSFET : T5)를 포함한다.
동작시, 제8a도에 도시된 5V의 피크값을 갖는 입력펄스는 레벨시프트(22)의 입력단에 인가된다. 정전위(3V)와 부전위(-10V)사이를 변하는 출력펄스파는 레벨시프터(22)의 출력단으로부터 출력된다. 구체적으로 말하면, H(하이)레벨(5V) 및 L(로우)레벨(0V)을 갖는 펄스신호는 소정주기로 공급된다. L레벨입력은 워드선(W1 및 W2)에 인가될 L 레벨출력(-10V)으로 인도된다. H 레벨입력은 워드선(W1 및 W2)에 인가될 H 레벨출력(3V)으로 인도된다.
스레솔드 검출회로(24)에서 트랜지스터(T7)의 소스에 인가된 전압원(Vdd)은 소거동안 메모리셀(Ma1, Ma2, ...)각각의 부동게이트전압의 2배되는 전압으로 설정된다.
각각의 블록(1a1, 1b1, ...)은 커패시터와 이것과 직렬로 접속된 트랜지스터로 기본적으로 구성된 DRAM 셀로 구성된다. 예컨대 블록(1a1)은 워드선으로써 선택게이트선(ST1)을 사용하는 선택트랜지스터(Tsa1) 및, 보충커패시터(Ca1) 및 보조비트선(BLsa1), 비소멸성 메모리소자(Ma1, Ma2, ...)등의 기생용량으로 구성되는 커패시터(Co)로 구성된 DRAM셀로 구성된다.
기입/ 소거 또는 재생동작은 일반적인 방식으로 DRAM에 작용된다. DRAM에 일단 기억된 데이터는 비소멸성 반도체 메모리장치상의 소정 메모리소자 또는 셀에 전송된다.
보조비트선(BLsa1) 및 비소멸성 메모리소자에 의거한 기생용량이 상대적으로 작으면, 커패시터(Ca1)의 제공이 필수적으로 요구된다. 메모리소자의 소형화로 더 작게되는 기생용량에도 불구하고, 기생용량이 100fF이상인 경우 커패시터(Ca1)는 삭제될 수도 있다.
제9a도 및 제9b도를 참고로, 제7도에 도시된 비소멸성 반도체 메모리장치에 대한 기입/ 소거동작에 대해 설명될 것이다.
제9a도는 제7도의 주요부를 도시한 회로도이다. 제9b도는 회로의 각부에 인가되는 파형을 도시한다. 제9a도에서 T1 은 선택트랜지스터를, Ma1은 비소멸성 메모리소자를, Co는 기생용량을, RO는 누설전류에 대응하는 등가저항을 나타낸다. 다음 설명에서 누설전류는 무시할만하다고 가정한다.
기입/ 소거동작은 비소멸성 메모리(Ma1)가 7V이상의 높은 스레솔드전압을 가진 경우에 대해 설명될 것이다.
선택트랜지스터(T1)가 온 되고, 5V의 전압이 보조비트선(BLsa1)에 인가되어 소스선이 접지전위를 가지고 보조비트선(BLsa1)이 충전(사전충전)된다. 그후 선택트랜지스터(Tsa1)가 오프되어 보조비트선(BLsa1)이 부동상태에 있게 된다. 커패시터(Ca1)를 포함한 커패시터소자(CO)가 충전된다.
다음에, 제9b도에 도시된 펄스신호가 워드선(W1)을 통해 비소멸성 메모리소자(Ma1)의 제어게이트에 인가된다. 부펄스(-10V)가 메모리소자(Ma1)의 제어게이트에 인가될 때, 터널링 전류가 부동게이트 및 드레인 사이를 흘러 스레솔드전압(Vth)이 점차 낮아진다. 스레솔드전압(Vth)이 충분히 낮아질 때, 채널전류가 소스 및 드레인 사이를 흐른다. 이 채널전류는 드레인전압(보조비트선 BLsa1의 전위)를 감소시켜 터너링 전류는 부동게이트 및 드레인 사이를 흐르지 않게 된다. 따라서 메모리소자(Ma1)의 스레솔드전압이 낮아져 일정값으로 설정된다.
비소멸성 메모리(Ma1)가 2V의 낮은 스레솔드전압을 갖는 경우에 대해 설명될 것이다.
상기 경우와 같이 선택트랜지스터(T1)가 온되고, 5V의 전압이 보조비트선(BLsa1)에 인가되어 소스선이 접지전압을 가지고 보조비트선(BLsa1)이 충전(사전충전)된다. 그후 선택트랜지스터(Tsa1)가 오프되어 보조비트선(BLsa1)이 부동상태에 있게된다. 커패시터(Ca1)를 포함한 커패시터요소(CO)가 충전된다.
다음에 상기와 같이 제9b도에 도시된 펄스신호가 워드선(W1)을 통해 메모리소자(Ma1)의 제어게이트에 인가된다. 정펄스(3V)가 인가될 때, 채널전류가 메모리소자(Ma1)의 드레인 및 소스사이를 흘러 드레인 전압이 낮아진다. 따라서 부펄스(-10V)가 인가될때라도 터널링 전류가 부동게이트와 드레인 사이를 흐르는 것이 중지된다. 이 방식으로 정펄스가 인가되어 초기상태에서 낮은 스레솔드전압을 가진 비소멸성 메모리소자의 부동게이트로부터 더 이상의 전하의 추출은 없게된다. 즉 과도소거가 일어나지 않는다.
따라서 소거동작이 다른 스레솔드전압을 갖는 비소멸성 메모리소자에 대해 동시에 수행될때도 과도소거는 일어나지 않는다. 그러므로 종래에 실행되었던 소거전 기입동작에 의한 스레솔드전압의 균일화동작은 필요없다.
제10도를 참조하여 본발명의 제2양상에 따른 비소멸성 반도체 메모리장치의 다른 실시예에 대해 설명될 것이다.
제10도의 실시예는 레벨시프터회로의 구성만이 제7도와 다르다. 그래서 다른 회로구성은 여기서 설명되지 않을 것이다.
레벨시프트회로(22')는 트랜지스터(MOSFET : T8 및 T9)로 구성된 CMOS 인버터(26), 트랜지스터(MOSFET : T10 및 T11 )로 구성된 CMOS 인버터(27), 트랜지스터(MOSFET : T12 및 T13)로 구성된 CMOS 인버터(28), 및 인버터(I1 및 I2), 커패시터(C1) 및 트랜지스터(MOSFET : T14 및 T15)로 구성된 스피드업회로(29)를 포함한다. 서로 접속된 트랜지스터(T11 및 T12)의 드레인은 CMOS 트랜지스터(26)의 입력단자에 접속된다. 0V의 전압은 접속점에 인가된다.
CMOS 인버터(27)의 출력단자는 트랜지스터(T8)의 소스에 접속된다. CMOS 인버터(28)의 출력단자는 트랜지스터(T8)의 소스에 접속된다. 스피드업회로(29) 및 트랜지스터(T15)의 드레인은 CMOS 인버터(28)의 입력단자에 접속되며, 트랜지스터(T15)의 게이트는 그 출력단자에 접속된다. 트랜지스터(T15)의 소스는 부(negative)전압원에 접속된다.
동작시 5V 의 피크값을 각각 갖는 입력펄스신호(IN1 및 IN2)가 CMOS 인버터(27 및 28)의 입력단자에 인가된다. 3V의 정전압은 트랜지스터(T10)의 소스에 인가되며, -10V의 부전압은 트랜지스터(T13)의 드레인에 인가된다.
제11a도 내지 제11c도를 참조로 레벨시프터회로(22')의 동작에 대해 설명될 것이다.
제11a도에 도시된 바와같이, L레벨신호가 CMOS 인버터(27)의 입력단자에 공급될 때, 트랜지스터(T10)는 온되고 트랜지스터(T8)도 온된다. 한편 L 레벨신호가 CMOS 인버터(28)의 입력단자에 공급되어 트랜지스터(T12)가 계속 오프되고 트랜지스터(T9)도 계속 오프된다. 따라서 3V의 전압은 출력단자로부터 워드선(W1 및 W2)에 인가된다.
다음에 H 레벨신호가 CMOS 인버터(27)의 입력단자에 공급될 때, 트랜지스터(T10)가 오프된다. 한편, H 레벨신호가 CMOS 인버터(28)의 입력단자에 공급되어 트랜지스터(T13)가 온된다. 트랜지스터(T9)도 온된다. 따라서 -10V의 전압이 워드선(W1 및 W2...)에 인가된다.
그 결과 제11도에 도시된 펄스신호가 워드선(W1, W2...)에 인가되어 비소멸성 메모리소자의 스레솔드전압이 균일화된다.
보조비트선에 저장된 전하의 더 많은 누출이 존재하는 경우에 대해 설명될 것이다. 제9도에서 등가저항(R0)이 작은 경우, 즉 누설전류가 큰 경우, 부동게이트전압(VFG)은 수렴하기 어렵다. 제12a도 내지 제12c도는 이런 경우를 설명하기 위해 비소멸성 메모리소자의 각부의 파형을 도시한다.
비소멸성 메모리소자의 소거동작에 대해서 제12c도에 도시된 바와 같은 5V와 -10V사이에서 변하는 피크값을 갖는 펄스신호가 제어게이트에 인가될 때, 부동게이트전압(VFG)은 제어게이트에 인가된 폭을 따라 진동한다. 그러나 제12a도에 도시된 바와같이 비소멸성 메모리소자(a),(b) 및 (c)의 다른 부동게이트전압(VFG)은 소정 스레솔드전압(VTH)으로 쉽게 수렴되지 않는다. 더욱, 제12c도에서 비소멸성 메모리소자의 비트선전압(VBL)은 급격히 낮아진다.
본발명의 제2양상에 따른 비소멸성 메모리장치의 또다른 실시예에 대해 설명될 것이다.
제13도의 실시예는 누설전류가 큰 경우에 관한 것이며, 누설전류의 보상을 위한 전류공급회로가 제공된다. 상세하게는 메모리셀 어레이(21)에서 저항(Ra1)은 주비트선(BLa1) 및 보조비트선(BLsa1) 사이에 접속된다. 누설전류가 큰 경우, 보조비트선(BLsa1)의 충전전압은 급격히 낮아진다. 이런 난제를 피하기 위해, 누설전류와 같거나 또 그 이상의 전류가 보조비트선(BLsa1)에 공급되어 충전전압의 감소를 억제하도록 의도된다. 저항(Rb1)도 동일방식으로 접속된다. 메모리어레이(21)는 제7도 및 제10도와 동일의 배열을 가진다. 레벨시프터회로는 제7도 및 제10도와 동일의 배열을 가질수도 있다.
제13b도는 제13a도의 회로의 주요부에 대한 등가회로도이다. 제13c도는 그 각부에 인가된 전압 파형도이다. 제13b도에서 C0는 보조비트선에서 발생된 정전용량요소를, R0는 보조비트선에 인가된 전압 및 누설전류에 의해 설정된 등가저항을 그리고 Ra1은 누설전류와 같거나 또는 그 이상의 전류를 공급하기 위한 저항을 나타낸다.
제14a도 내지 제14c도를 참조하여, 본발명의 제2양상에 따른 비소멸성 반도체 메모리장치의 또 다른 실시예에 대해 설명할 것이다.
제14a도에서 메모리셀 어레이(21)는 상기 실시예와 같은 배열을 가진다. 누설전류보상용 전류공급회로는 트랜지스터(MOSFET: Ta)와 직렬로 접속된 저항(Ra1)으로 구성된다. 트랜지스터(Ta)의 드레인은 주비트선(BLa1)에 접속된다. 그 소스는 저항(Ra1)의 일단에 접속된다. 저항(Ra1)의 타단은 보조비트선(BLsa1)에 접속된다. 트랜지스터(T6)와 저항(Rb1)은 동일 방식으로 접속된다.
이 실시예에서 보조비트선에 저장된 전하는 트랜지스터(Ta)를 온하여 긴시간동안 유지될수 있다. 그러므로 선택트랜지스터(Tsa1)는 전달게이트로 사용되며 보조비트선은 DRAM를 구성하는 커패시터로 사용된다. DRAM의 판독동작은 트랜지스터(Tsa1)가 온 되고 저전압(1내지 2V)이 전류측정을 위해 메모리셀에 인가되는 방식으로 실행될수 있다.
메모리소자의 부동게이트는 선택트랜지스터(Tsa1)가 오프되고 충분히 높은 전압이 전하(핫 전자)를 부동게이트에 주입하도록 워드선에 인가되는 방법 및 산화박막을 흐르는 터널링 전류에 의해 부동게이트를 충전하기 위해 반도체 기판과 워드선 사이에 충분히 큰 전위차가 제공되는 방법에 의해 충전될수 있다.
주비트선(BLa1)이 고전위 측에 위치되고, 선택트랜지스터가 온되고, 트랜지스터(Ta)가 오프되며, 누설전류와 크거나 같은 전류가 고저항을 통해 보조비트선에 공급되는 방식으로 전하는 부동게이트로부터 추출될수 있다. 저항(Ra1 및 Ra2) 대신에 역바이어스 접속의 다이오드가 사용될수 있음은 당연하다.
제13도 및 제14도의 실시예에서, 등가저항(R0) 및 용량요소(C0)에 의거한 제1시정수는 저항(Ra1) 및 용량요소에 의한 제2시정수보다 더 작은 값으로 설정된다. 예컨대 Ra1의 저항이 100MΩ이라 가정하면, 이 저항과 부동용량을 포함한 용량요소에 의한 제2시정수는 15내지 50μsec로 설정되고 비소멸성 메모리소자의 부동게이트에 인가된 펄스의 주기는 약30μsec로 설정된다.
이 방식으로 제2시정수는 제1시정수보다 작게되고, 제2시정수는 비소멸성 메모리소자의 제어게이트에 인가된 펄스의 반주기보다 짧지 않게 된다. 이 이유는 다음과 같다 .
비트선에 저장된 전하의 누설이 큰 경우, 전류가 저항(Ra1)을 통해 비소멸성 메모리셀의 드레인전극측에 공급될 때, 이 공급전류는 누설전류보다 더 커야한다. 그러나 부동게이트의 전자가 충분히 추출되었던 메모리셀에 대해 전자의 추가추출은 발생하지 않아야 한다. 환언하면, 드레인 전위 회복용 전류공급은 이 메모리셀에는 필요하지 않다. 드레인전류 회복에 필요한 시간은 제2시정수에 의해 정의된다. 그러므로 제2시정수는 제1시정수보다 작고, 인가펄스의 주기의 약½배인 것이 바람직하다.
제15a도 내지 제15c도는 다른 부동게이트전압(VFG)을 가진 비소멸성 메모리소자((a) 및 (b))의 동작상태를 도시한다. 정전위(3V)와 부전위(-10V)사이에서 변하고 약 30μsec의 주기를 갖는 펄스신호는 부동게이트에 인가된다. 제15a도에 도시된 바와같이 부동게이트전압(VFG)은 펄스주기에 따라 변한다. 비소멸성 메모리소자((a) 및 (b))의 부동게이트전압(VFG)은 소정전압으로 점차 수렴된다. 한편 제15b도의 (b)로부터, 메모리소자(b)의 비트전압(VBL: 드레인전압)은 부동게이트에 저장된 전하가 추출된때 공급전류에 의한 상승 및 누설전류로 인한 하강 때문에 맥동한다. 그러나 제15b도의 (a)로부터 알수 있듯이, 메모리소자(a)의 드레인 전압은 부동게이트에 저장된 전하가 충분히 추출될때까지 충분히 높은 전위를 가진다. 전하추출의 완료시, 드레인전압은 공급전류에 의한 상승 및 누설전류로 인한 하강 때문에 맥동을 시작한다.
누설전류는 제16도에 도시된 바와같이 게이트를 갖춘 다이오드에 의해 보상될수 있다. P형웰영역(31)은 N형 반도체층(30)에 형성되며, N-형 소스/ 드레인 영역(32s 및 32d)은 P형웰영역(31)에 형성된다. 게이트전극(33)은 채널영역에 형성된다.
주비트선은 N형 소스/ 드레인 영역(32s 및 32d) 및 N형 반도체층(30)에 접속된다. 워드선은 게이트전극(33)에 접속된다. 보조비트선은 P형웰영역(31)에 접속된다. 이 구조에서 만약 게이트전극(33)에 인가된 펄스신호가 워드선에 인가된 전압과 동기화되면, 드레인 전압의 변화가 감소될수 있다.
누설전류의 원인은 드레인 확산층 주위의 격자결함 및 부(negative)게이트 전압으로부터 결과된 부동게이트와 게이트사이를 흐르는 터널링 전류이다. 주원인은 후자이다.
실시예에서 전류가 누설전류와 동기하여 드레인에 공급되어 드레인 전압의 변화는 감소될수 있다.
상기와 같이 본 발명의 제2양상에 따른 비소멸성 반도체 메모리장치는 보조비트선 또는 주비트선에 사전충전된 전위를 유지하기 위해 보조비트선에 누설전류보다 더 큰 전류를 공급하는 수단을 포함한다. 즉 상기 실시예에 기술된 바와같이 전압원과 저항으로 구성된 전류원은 보조비트선 또는 주비트선에 접속된다. 전류원회로는 상기 실시예에 한정되지 않고 다양한 공지회로에 의해 실현될수 있다.
메모리셀 어레이도 상기 실시에에 사용된 것들에 제한되지 않아야 한다. 예컨대 소스선과 보조소스선이 제공된 경우, 누설전류는 소스선 및 보조소스선에 전류 공급회로를 접속함에 의해 보상될수 있다. 이 경우, 트랜지스터(Ta1)의 드레인은 보조소스선에 접속되며, 그 소스는 소스선에 접속된다.
메모리셀 어레이는 다수의 블록으로 구성될 수 있으며, 각각은 주비트선에 접속된 다수의 비소멸성 반도체메모리셀을 포함한다.
상기와 같이 본 발명의 제2양상에 따라 보조비트선이 사전충전되고, 정전위와 부전위사이에서 변하는 펄스신호는 레벨시프터를 통해 비소멸성 메모리소자의 부동게이트에 인가되어 다른 부동게이트전압이 소정전압에 수렴될수 있다. 이런 이유로 비소멸성 반도체 메모리장치의 기입/ 소거동작은 매우 용이하게 실행될수 있다.
보조비트선의 충전전위가 누설전류로 인하여 낮아지는 경우에도 누설전류를 보상하는 전류공급수단의 제공에 따라 부동게이트에 저장된 전하는 보조비트선의 전하를 유지하면서 소거되게 된다. 따라서 다른 부동게이트전압을 가진 비소멸성 메모리 소자는 소정 스레솔드전압으로 설정될수 있다.
충분한 사전충전이 보조선에 이루어진 본 발명의 제2양상에 따른 비소멸성 반도체 메모리장치는 DRAM과 같이 안정한 방식으로 동작될수 있다.
[양상 3]
이제 도면을 참조하여 본 발명의 제3양상에 따른 비소멸성 메모리장치의 다양한 실시에에 대해 설명될 것이다.
제17a도는 비소멸성 반도체 메모리장치의 일실시예의 회로도이다.
제17a도로 부터 알수 있듯이, 비소멸성 반도체 메모리장치는 비소멸성 메모리소자, 펄스높이설정회로(42), 스위치회로(43, 예컨대 멀티플렉서) 및 행/ 열 디코더회로 및 센스증폭기회로(도시안됨)를 포함한 주변회로로 구성된 메모리셀 어레이(41)을 포함한다.
메모리셀 어레이(41)에서 선택트랜지스터(Tsa1)의 드레인은 주비트선(BLa1)에 접속되며, 선택트랜지스터(Tsa1)의 소스는 보조비트선(BLsa1)에 접속된다. 메모리소자(Ma1 및 Ma2)의 드레인은 보조비트선(BLsa1)에 접속되며, 공통접속된 그 소스는 소스선을 통해 소스측 선택트랜지스터(Trs1)의 드레인에 접속된다. 소스측 선택선(SL1)은 소스측 선택트랜지스터(Tra1)의 제어게이트에 접속된다. 커패시터(Ca1)는 각각의 메모리소자(Ma1 및 Ma2)의 소스 및 드레인 사이에 접속된다.
한편, 선택트랜지스터(Tsb1)의 드레인은 주비트선(BLb1)에 접속되며 그 소스는 보조비트(BLsb1)에 접속된다. 커패시터(Cb1)는 각각의 메모리셀(Mb1 및 Mb2)의 소스 및 드레인에 접속된다.
그런데, 만약 보조비트선(BLsa1) 및 비소멸성 메모리소자(Ma1 및 Ma2)에 의거한 기생용량이 상대적으로 작다면, 커패시터(Ca1)의 제공은 필수적이다. 메모리소자의 소형화에 따라 작아지는 기생용량에도 불구하고, 기생용량이 100fF 또는 그 이상인 경우, 커패시터(Ca1)는 삭제될수도 있다.
워드선(W1)은 메모리소자(Ma1 및 Mb1)의 제어게이트에 접속된다. 워드선(W2)은 메모리소자(Ma2 및 Mb2)의 제어게이트에 접속된다. 워드선(W1, W2,...)은 스위치회로(43)에 접속된다. 스위치회로(43)는 펄스피크값 설정회로(42)에 접속된다. 하나의 스위치일수도 있는 스위치회로(43)는 이것을 통해 펄스피크값 설정회로(42)로부터 워드선(W1, W2...)으로 출력펄스신호를 연속적으로 인가하는 역할을 한다.
공통워드선은 다수의 메모리소자로 구성된 블록 각각에 접속되며, 메모리소자에 저장된 전하는 연속적으로 소거될수도 있다.
펄스피크값 설정회로(42)의 구성이 설명될 것이다. P 채널트랜지스터(MOSFET : T1) 및 N 채널트랜지스터(MOSFET: T2)는 CMOS 인버터를 구성한다. 트랜지스터(T1)의 소스는 (MOSFET: T3 및 T4)에 접속된다. 트랜지스터(T2)의 소스는 부전압원(-10V)에 접속된다. 트랜지스터(T1 및 T2)의 드레인은 스피드업을 위한 트랜지스터(MOSFET: T5)의 게이트에 접속되며, 트랜지스터(T5)의 드레인은 트랜지스터(T1 및 T2)의 공통접속게이트 및 자체바이어싱(self-biasing) 트랜지스터(T6)에 접속된다. 제1전압원(4V) 및 제2전압원(5V)은 게이트 전극이 공통 접속된 트랜지스터(T3 및 T4)의 드레인에 접속된다.
펄스피크값 설정회로 (42)에서 입력신호(IN1)는 트랜지스터(T6)의 드레인에 입력되며 입력신호(IN2)는 트랜지스터(T3 및 T4)의 게이트에 입력된다. 회로(42)의 출력단으로부터, 소정주기의 5V(피크값)정펄스, 5V 정펄스와 -10V(피크값)부펄스 사이에 중첩된 4V(피크값)정펄스로 구성된 출력펄스신호가 스위치회로(3)를 통해 워드선(W1, W2, ...)에 인가된다.
펄스피크값 설정회로(42)로부터의 출력펄스신호는 스위치회로(43)와 워드선을 통해 메모리소자의 제어게이트에 인가되어 부동상태에 있는 메모리소자의 부동게이트에 저장된 전하가 메모리소자의 스레솔드전압을 소정값 또는 범위로 균일화하기 위해 추출된다.
제18도는 본 발명의 제3양상에 따른 비소멸성 반도체 메모리장치의 다른 실시예를 도시한다.
제18도에 도시된 펄스피크값 설정회로(2)에서, 제17a도의 실시예와 달리, CMOS 인버터의 트랜지스터(T1)의 소스는 드레인이 5V전압원에 접속된 트랜지스터(T4)의 소스 및 4V전압원에 접속된다. 나머지 회로구성은 제17도와 같다. 따라서, 제17b도와 다른 입력신호(IN1 및 IN2)가 입력됨에도 불구하고, 결과출력 펄스신호는 제17b도와 같다.
제19a도 내지 제19c도를 참조하여 제18도에 도시된 회로의 동작에 대해 설명될 것이다. 제19a도, 제19b도 및 제19c도는 부동게이트전압(VFG), 드레인전압(비트선 전압, VBL) 및 제어게이트전압(VCG)의 파형을 도시하다.
제19c도에 도시된 펄스신호는 소정 주기의 3V(피크값) 정펄스(A), 펄스(A) 와 -10V(피크값) 부펄스 사이에 중첩된 2.5V(피크값) 정펄스(B)로 구성된다. 이 펄스신호는 제어게이트에 인가된다. 제어게이트에 인가된 정펄스(A)의 피크값은 3V 한정되지 않고 5V일수도 있다.
2.5V펄스(B)의 피크값은 -5V일수도 있다. 더욱, 펄스(B)의 피크값은 3V(또는 5V) 및 -10V 사이의 범위내에 설정될수 있으며, 2.5V 및 -5V에 한정되지 않는다.
동작시 선택트랜지스터(Tsa1 및 Trs1)가 온되어 보조비트선(BLsa1) 및 커패시터(Ca1)등이 충전된후, 선택트랜지스터(Tsa1)는 오프되어 메모리소자(Ma1 및 Ma2)는 부동상태에 위치된다. 다음에, 제19c도에 도시된 펄스신호(제어게이트 전압 VCG)가 스위치회로(43)를 통해 워드선(W1)에 인가될 때, 메모리소자(Ma1)의 부동게이트에 저장된 전하는 추출된다. 제19도의 (a), (b) 및 (c)에서 알수 있듯이, 다른 부동게이트전압(VFG)은 약 300.0μsec지날때 수렴될 것이다. 비트선전압(VBL)은 제19b도의 (a), (b) 및 (c)에 도시된 파형을 갖는다. 이들 파형의 차이는 비트선에 발생된 누설전류 및 부동게이트전압의 초기값 때문이다.
제20도는 본 발명의 제3양상에 따른 비소멸성 반도체 메모리장치의 또다른 실시예를 도시한다.
펄스피크값 설정회로(44)는 스위치회로(44) 및 전압원회로(451, 452및 453)로 구성된다. 스위치회로(4)는 버퍼(441a) 및 스위치(441b), 버퍼(442a) 및 스위치(442b), 및 스위치(443b)로 구성된다. 공통접속된 스위치(451, 452및 453)로부터의 출력은 스위치회로(43)에 접속된다. 전압원(451및 452)로 부터의 출력된 전압 3V 및 -5V는 버퍼(441a및 442a)를 통해 스위치(441b및 442b)에 입력된다. 전압원(453)으로부터의 -10V전압은 스위치(443b)에 입력된다.
제21도를 참조하여 제20도의 실시예의 동작에 대해 설명될 것이다.
제20도에 도시된 스위치회로(44)의 등가회로는 제21a도에 도시된다. 스위치(441b내지 443b)는 a 내지 c로 라벨링된다. 이들 스위치를 제어하는 선택신호의 타이밍은 제21b도에 도시된다. 스위치회로(44)로부터의 출력은 제21c도에 도시된다.
타이밍(t1)에서, 스위치(a)가 온되고 스위치(b 및 c)가 오프될 때, 3V(피크값) 정펄스가 출력된다. 타이밍(t2)에서 스위치(c)가 온되고 다른 스위치가 오프될 때, -10V(피크값) 부펄스가 출력된다. 타이밍(t3)에서, 스위치(b)가 온되고 다른 스위치가 오프될 때 -5V(피크값)부펄스가 출력된다. 이런 방식으로 스위치(a, b 및 c)를 제어함에 의해, 합성펄스신호가 스위치회로(43)를 통해 메모리소자의 제어게이트에 인가된다.
제21도는 본 발명의 제3양상에 따른 비소멸성 반도체 메모리장치의 또다른 실시예를 도시한다.
제22a도로부터 알수 있듯이 스위치회로(44)는 스위치(A1, B1, C1, A2, ,B2 및 C2)로 구성된다. 스위치(A1, A2)의 일단은 전압원(3V; 51)에 스위치(B1, B2)의 일단은 전압원(-5V; 52)에 그리고 스위치(C1, C2)의 일단은 전압원(-10V)에 접속된다. 스위치(A1, B1 및 C1)의 타단은 공통접속된다. 공통접속된 스위치(A2, B2 및 C2)의 타단은 스위치회로(43, 예컨대 멀티플렉서)를 통해 워드선에 접속된다.
제22b도 및 제22c도를 참조하여 합성펄스가 설명될 것이다.
타이밍(t1)에서, 스위치(A1)가 온될때, 3V(피크값) 정펄스가 출력된다. 타이밍(t2)에서, 스위치(C1)가 온될때, -10V(피크값) 부펄스가 출력된다. 타이밍(t3)에서, 스위치(B1)가 온될때, -5V(피크값) 부펄스가 출력된다. 타이밍(t2)에서, 스위치(A2)가 온될때, 점선으로 표시된 3V 정펄스가 출력된다. 다음에 타이밍(t3)에서, 스위치(C2)가 온될때, -10V(피크값) 부펄스가 출력된다.
그런데, 부동게이트로부터의 전하의 추출이 완결될 때, 드레인 전압의 맥동은 드레인전압의 감소를 검출함에 있어 노이즈를 구성한다. 그것은 메모리소자의 스레솔드전압의 검출을 방해한다. 맥동은 워드선의 펄스폭을 감소시킴에 의해 감소될수 있으며, 이에따라 전력소비가 증가한다. 그러나 3V, -5V(가능한한 부전압) 및 -10V로 제어게이트에 인가된 펄스신호의 세레벨(A, B 및 C)을 설정함에 의해 워드선을 통해 충전/ 방전된 전하는 전력소비를 감소하도록 감소될수 있다.
큰 누설전류도 소거 및 기입동작을 방해함은 물론이다. 이것은 메모리소자에 의해 발생된 누설전류와 같은 전류를 공급하는 전류공급수단에 의해 보상될수 있다.
제23a도 및 제23b도는 NAND 게이트형 EEPROM인 본발명의 제3양상에 따른 비소멸성 반도체 메모리장치의 또다른 실시에를 도시한다.
제23a도에서 메모리소자(셀)(M1 내지 M3)는 선택트랜지스터(Ts1 및 Ts2)사이에 직렬로 접속된다. 이들 메모리소자(M1, M2 및 M3)의 제어게이트는 각각 워드선 (W1, W2 및 W3)에 접속된다. 선택트랜지스터(Ts1)의 드레인은 저항(R1)을 통해 전압원(5V)에 접속되며 비트선(BLa1)에 접속된다. ST1 및 ST2는 선택선을 나타낸다.
셀(M1 내지 M3)의 부동게이트로부터의 전하의 추출에 필요한 각 워드선상의 전위는 제23b도의 표에 도시된다.
예컨대 셀(1)이 소거되어야 할 경우, 선택선(ST1 및 ST2) 및 워드선(W2 및 W3)은 H레벨로 되고, 상기 실시예에 기술된 펄스신호가 워드선(W1)에 인가되어 셀(1)의 부동게이트에 저장된 전하는 확실히 추출될수 있다. 펄스신호는 또한 부전위와 정전위 사이에서 변하는 펄스로 구성될수 있다.
저항(R1)은 누설전류를 보상하기 위한 가장 단순한 전류공급수단에 미소전류공급용 저항이다. 비트선이 충분한 정전용량을 제공할수 없는 경우, 커패시터(C0)가 제공된다.
상기와 같이 본 발명의 제3양상에 따른 비소멸성 반도체 메모리장치는 소거 기입 동작을 하기 위해 게이트에 저장된 전하가 추출되도록 메모리소자의 제어게이트에 정전위와 부전위 사이에서 변하는 펄스신호를 인가하도록 의도된다. 소정 규정전위 이상의 피크값을 갖는 펄스가 소정주기로 인가될 때, 메모리소자의 채널콘덕턴스는 일시적으로 증가하여 드레인 전위는 급격히 감소한다. 따라서 스레솔드전위의 감소가 쉽게 검출될수 있다.
워드선에 대한 고속 충전/ 방전을 촉진하는 소정전위보다 더 높은 전위는 갖는 펄스의 인가는 전력소비의 증가를 유발한다. 그러나 이 결점은 더 높은 전위 펄스사이에 더 낮은(부)전위 펄스를 중첩시킴에 의해 피할수 있다. 즉 더 높은 전위를 갖는 펄스는 스레솔드전압을 설정하는 기능을 하고, 부전위를 갖는 중첩된 펄스는 전력소비를 감소시킨다.
본발명의 제3양상에 따라, 소거/ 기입동작을 수행하기 위해 워드선에 펄스신호를 인가함에 의해 스레솔드전압은 안정한 방식으로 적절히 검출될수 있으며 또한 동작시간은 감소될수 있다.
더욱 전하는 다수의 메모리소자의 부동게이트로부터 동시에 추출될 수 있으며, 스레솔드전압은 정확하게 균일화될수 있다.
[양상 4]
도면을 참조하여 본발명의 제4양상에 따른 비소멸성 반도체 메모리장치의 일실시예에 대해 설명될 것이다.
먼저, 제4양상과 비교를 위해 상술의 본발명에서 필요한 추가적 개선이 설명될 것이다.
부동게이트형 메모리 트랜지스터의 스레솔드전압을 균일하게 하는 수단의 본출원의 발명자에 의해 제안되었다. 이 제안은 스레솔드전압이 수렴되도록 부동게이트에 저장된 전하를 추출하기 위해 부동조건에서 메모리 트랜지스터의 제어게이트에 펄스를 인가하는 것이다. 제40a도 및 제40b도는 각각 상기 제안을 나타내는 등가회로도 및 동작파형도이다.
제40a도에서 T0는 선택트랜지스터를 M0는 비소멸성 메모리 트랜지스터를 나타낸다. 동작시, 제40b도의 파형도에서 알수있듯이, 드레인전압으로써 5V의 전압이 선택트랜지스터(T0)의 드레인에 인가되고 5V의 전압이 그 선택트랜지스터에 인가된다. 그후, 메모리트랜지스터(M0)의 드레인은 부동상태에 있게된다. 이어서 소정주기로 정부로 진동하는 펄스가 메모리트랜지스터(M0)의 제어게이트에 인가되어 여분의 전하를 추출하여 스레솔드전압이 낮아진다.
펄스 발생용 전형회로는 제41a도에 도시된다. 제41a도에서, CMOS 인버터는 PMOS 트랜지스터(Ta) 및 NMOS 트랜지스터(Tb)로 구성된다. 그 입력단에 자체 바이어스 트랜지스터(Td)가 접속된다. 그 입력 및 출력단에 스피드업 트랜지스터(Tc)의 드레인 및 제어게이트가 각각 접속된다. PMOS 트랜지스터(Ta)의 소스에, 3V 전압원이 접속된다. NMOS 트랜지스터의 드레인에 -10V 전압원이 접속된다.
제41b도는 5V의 피크값을 갖는 입력신호(IN)를 도시한다. 제41c도는 -10 내지 3V 범위의 출력신호(OUT)를 도시한다.
제42a도 내지 제42c도는 펄스형 제어전압(VCG) 의 메모리트랜지스터의 제어게이트에 인가될 때 부동 게이트와 비트선상의 전위의 변화를 도시한다. 구체적으로 제42c도에 도시된 펄스가 제어게이트에 인가될 때, 초기상태에서는 다른 부동게이트전압(VFG)은 제42a도의 (a) ,(b) 및 (c)에 도시된 바와같이 약 100μsec내에 소정 스레솔드전압으로 수렴된다. 따라서 제42b도의 (a), (b) 및 (c)에 도시된 바와같이 비트선 전압이 변한다. 그러나 만약 등가저항(R1)이 작다면, 큰 누설전류(id)가 흐른다. 그 결과 제43a도에 도시된 바와같이, 부동게이트전압(VFG)의 파형(a), (b) 및 (c)는 200μsec 경과후 수렴되지 않는다.
제24도에서 메모리셀어레이(62)는 메모리소자(MOSFET : M11, M12, M21 및 M22)로 구성된다. 비트선(BL1 BL2)은 각각 선택트랜지스터(T1 및 T2)의 소스에 접속된다. 메모리소자(M11 및 M21)의 드레인은 보조비트선(BLs1)에 접속되며, 메모리소자(M12 및 M22)의 드레인은 보조비트선(BLs2)에 접속된다. 메모리소자(M11, M12, M21 및 M22)의 각각의 소스는 선택트랜지스터(Ts)의 드레인에 접속된 소스선(S1)에 접속된다. ST1 및 ST2는 선택선을 WL1 및 WL2 는 워드선에 나타낸다.
비트선(BL1 및 BL2)은 미소전류 공급회로(66 및 67)에 접속되며 또한 열디코더회로(64)에 접속된다. 워드선(WL1 및 WL2)은 워드 드라이버회로(63)를 통해 행디코더 회로(2)에 접속된다. 소거/ 기입 동작용 펄스신호는 워드 드라이버회로(63)를 펄스발생회로(65)로부터 워드선(WL1 및 WL2)에 공급된다. 미소전류 공급회로(66 및 67)에 클록신호(및)가 인가된다.
소거/ 기입 동작동안 정전위와 부전위 사이에서 변하는 펄스신호는 상기와 같이 펄스발생회로(65)로부터 선택된 워드선(WL1 및 WL2) 중 어느하나에 인가된다. 소거동작동안 열디코더회로(64)의 동작에 따라 전류는 선택트랜지스터(T1 또는 T2)를 통해 전류공급회로(66 및 67)중 어느것으로부터 보조비트선(BLs1 및 BLs2)에 공급된다. 미소전류회로(66 또는 67)로부터 공급된 전류는 메모리소자의 드레인 또는 소스로부터의 누설전류(3~5nA)에 대응한다. 이런 방식으로 제40a도 및 제40b도와 관련되어 기술된 소거/ 기입 동작에서의 난점은 극복될수 있다.
미소전류 공급회로(66 및 67)는소정 충전전압을 선택 트랜지스터(T1 및 T2)를 통해 보조비트선(BLs1 및 BLs2)에 인가하여, 메모리소자의 드레인에 미소전류를 공급할수 있다. 소정 충전전압은 예컨대 트랜지스터와 커패시터로 구성된 충전회로로부터 공급될수 있다.
미소전류공급회로(66 및 67)는 제27도 및 제28도에 도시된 전하펌프회로 및 제30도 내지 제33도에 도시된 스위치 커패시터회로에 의해 구성될수 있다.
제25도를 참조하여 본발명의 제4양상에 따른 비소멸성 반도체 메모리장치의 다른 실시예에 대해 설명될 것이다.
제25도의 실시예는 하기의 점에서 제24도의 실시예와 다르다. 비트선(BL1 및 BL2)은 열디코더회로(64)에 접속되며 미소전류 공급회로(68)는 열디코더회로(64)에 접속된다. 클록신호(및)가 공급되는 미소전류 공급회로(68)는 트랜지스터(T3)에 의해 제어된다. 미소전류공급회로(68)로부터의 미소전류는 열디코더회로(64)를 통해 주비트선(BL1 및 BL2)에 공급되며 또한 선택트랜지스터(T1 및 T2)를 통해 보조비트선(BLs1 및 BLs2)에 공급된다. 제어신호가 공급된 제어게이트를 갖는 트랜지스터(T3)는 열디코더회로(64)의 동작타이밍에 따라 동작된다. 따라서, 열디코더회로(68)는 열디코더회로(64)를 통해 미소전류를 공급하도록 동작된다. 나머지 회로구성은 제24도와 같다.
또한 각 주비트선에 누설전류에 대응하는 미소전류를 공급할수 있는 미소전류공급회로(68)는 제24도의 실시예와 같은 스위치 커패시터회로 및 전하펌프회로에 의해 구성되수 있다.
제26도를 참조로 본 발명의 제4양상에 따라 비소멸성 반도체 메모리장치의 또다른 실시예에 대해 설명될 것이다.
제26도의 실시예는 하기의 점에서 제24도의 실시예와 다르다. 미소전류공급회로(66 및 67)는 열디코더회로(64)에 의해 제어되는 제어게이트를 갖는 트랜지스터(T4 및 T5)에 접속된다. 미소전류공급회로(66 및 67)는 각 비트선에 대한 전위를 설정한다. 미소전류공급회로(66 및 67)는 제24도의 실시예와 같은 배열로 구성될수 있으며, 나머지 회로구성은 제24도의 실시예와 같다.
이 실시예에서, 제25도의 실시예와 같이 각각 트랜지스터(T4 및 T5)에 의해 제어되는 미소전류공급회로(66 및 67)는 각 비트선에 미소전류를 공급한다.
제27도 내지 제33도를 참조로 미소전류공급회로(66 내지 68)의 실시예에 대해 설명될 것이다.
제27도는 전하펌프회로에 의해 구성된 미소전류공급회로를 도시한다. 제27도에서 알수 있듯이 자체 바이어스 트랜지스터(T6, T7 및 T8)는 직렬로 접속된다. 트랜지스터(T7 및 T8)의 접합점에 커플링커패시터(C1)가 접속된다. 트랜지스터(T6 및 T7)의 접합점에 커플링커패시터(C2)가 접속된다. 클록신호()는 커플링커패시터(C1)를 통해 인가되고 클록신호()는 커플링커패시터(C1)를 통해 인가된다. 전하펌프회로로 부터의 출력(OUT)은 비트선(BL1 및 BL2)에 인가된다.
클록신호(및)는 5V의 피크값 및 1㎒의 주파수를 갖는다. 서로 반전관계인 클록신호(및)가 각 접합점에 인가될 때, 소정전압은 트랜지스터(T8)를 통해 비트선에 인가된다. 소정전압은 전하펌프회로를 통해 비트선에 인가될 때, 미소전류(I1, 3~5nA)는 온상태 선택트랜지스터를 통해 보조비트선에 공급된다. 커플링커패시터(C1 및 C2)는 1~1000 fF의 용량을 갖는다. 미소전류(I1)의 값은 클록주파수 및 발진주파수에 의해 결정된다. 비트선에 공급된 전류(I1)는 선용량으로써 충전된다. 이 실시예에서 채택된 클록신호는 1㎒의 클록주파수 및 5V의 피크값을 갖는다. 비트선의 기생용량은 1pF이다. 미소전류(I1)의 값은 누설전류(IL, 3~5nA)의 값에 따라 선택적으로 설정될수 있다.
제28도는 더 높은 전위를 제공할수 있는 전하펌프회로를 도시한다. 제27도의 전하펌프회로의 접지측에 자체 바이어스 트랜지스터(T9)가 직렬로 접속된다. 트랜지스터(T6 및 T9)의 접합점에 커플링커패시터(C3)가 접속된다. 클록신호()는 커플링커패시터 (C3)를 통해 인가된다. 커플링커패시터(C1 및 C2)에 제27도와 동일의 클록신호가 인가된다. 출력(OUT)은 비트선에 인가된다. C4는 비트선상의 기생용량(약 1pF)을 나타낸다. T1은 선택트랜지스터를 M은 메모리 트랜지스터를 나타낸다. 트랜지스터(T6 및 T9)는 MOSFET을 나타낸다.
제29a도 내지 제29e도는 제28도의 회로의 동작상태를 나타내는 파형을 도시한다. 제28도를 참조로 제28도의 전하펌프회로를 구비한 비소멸성 반도체 메모리장치의 동작에 대해 설명될 것이다.
소스전압(5V)은 온상태의 선택트랜지스터(T1)의 드레인에 인가되어 메모리소자(M)의 드레인 또는 소스를 충전한다. 미소전류(I1, 3~5 nA)는 온상태 선택트랜지스터(T1)를 통해 메모리소자(M)의 드레인에 공급된다. 따라서 메모리소자(M)의 드레인은 실질적으로 부동상태로 설정된다. 그후 제29e도에 도시된 펄스신호는 소거/ 기입동작에 대해 워드선(WL)을 통해 메모리소자(M)의 제어게이트에 인가된다. 스레솔드전압이 균일화되거나 수렴하도록 여분의 전자가 추출되는 메모리소자의 상태에서 메모리소자의 채널콘덕턴스는 약 1MΩ이다.
한편, 전하펌프회로에서 각각 1㎒의 주파수 및 5V의 피크값을 갖는 클록신호(및)는 가각 커플링커패시터(C1, C2 및 C3)를 통해 접합점(A, B 및 C)에 인가된다.
제29a도 내지 제29e에 도시된 파형으로부터 알수 있듯이, 클록신호()가 커플링커패시터(C3)를 통해 인가될 때, 트랜지스터(T9)는 충전되어 A점에서의 전위가 증가된다. 동시에 반전위상을 갖는 클록신호()가 인가될 때, 트랜지스터(T6)는 충전된다. 결과 전위는 A점에서의 전위와 중첩된다. 연속적인 중첩의 결과로 제29a도에 도시된 전압은 비트선(BL)에 인가된다. 그후, 미소전류는 온상태 선택 트랜지스터(T1)를 통해 메모리소자(M)의 드레인 또는 소스에 공급되며 제29e도에 도시된 펄스신호는 부동게이트에서의 여분의 전하가 메모리소자의 스레솔드전압을 균일화하기 위해 추출되도록 인가된다.
제30도는 미소전류공급회로(66 내지 68)로 사용된 스위치 커패시터회로를 도시한다.
제30도로부터 알수있듯이, 전압원(E0)는 트랜지스터(T10)의 드레인에 접속된다. 트랜지스터(T10)의 소스는 커패시터(C5)의 일단과 트랜지스터(T11)의 드레인에 접속된다. 트랜지스터(T11)의 소스는 비트선(BL)에 접속된다. 비트선(BL)은 약1pF의 기생용량을 가지며 커패시터(C5)는 약 15fF의 용량을 가진다.
동작시, 클록신호(및)는 트랜지스터(T10 및 T11)의 제어게이트에 인가되어 트랜지스터(T10 및 T11)는 교대로 온된다. H레벨펄스는 L레벨펄스가 트랜지스터(T11)의 제어게이트에 인가되는 동안 트랜지스터(T10)의 제어게이트에 인가된다. 따라서 전압(E0)은 커패시터(C5)에 인가되어 커패시터(C5)가 충전된다. 이어서 L레벨신호가 트랜지스터(T10)의 제어게이트에 인가될 때, 트랜지스터(T10)는 오프된다. H 레벨신호가 트랜지스터(T11)에 인가될 때, 트랜지스터(T11)는 온된다. 커패시터(C5)에 충전된 충전전압은 트랜지스터(T11)를 통해 출력되는 비트선의 기생커패시터(C6)에 충전된다. 이런 방식으로 트랜지스터(T10 및 T11)가 교대로 동작될 때, 소정전압은 비트선(BL)에 인가된다. 커패시터(C5)의 용량은 1~100 fF의 작은 정전용량으로 설정되며 클록신호(및) 각각의 주파수와 진폭은 미소전류가 비트선(BL)에 공급되기에 적절한 값으로 설정된다.
제31도는 스위치 커패시터회로가 미소전류공급회로로 사용될 경우의 동작파형을 도시한다.
동작시, 클록신호(및)가 트랜지스터(T10 및 T11)의 제어게이트에 인가될 때 커패시터는 점차 충전되어 트랜지스터(T10 및 T11)의 접합점에서의 전위가 증가된다. 그 결과, 제31a도에서 도시된 파형을 갖는 출력전압은 비트선(BL)에 인가된다. 그후 제31도에 도시된 펄스신호는 메모리소자(M)의 제어게이트에 인가된다. 따라서 다른 부동게이트전압(VFG)은 소정 스레솔드값으로 균일화된다. 비트선전압(VBL)은 제31a도에 도시된 파형을 갖는다.
제32도는 스위치 커패시터회로의 다른 실시예를 도시한다. 제30도의 회로에 트랜지스터(T11 및 T13)가 추가로 접속되고 다이오드 접속으로 MOS 트랜지스터(T12)가 트랜지스터(T11 및 T13)의 접합점에 접속된다. 이 구조는 노이즈가 제거되어 안정한 출력이 비트선에 인가될수 있게 한다. 트랜지스터(T10 내지 T13)는 MOS 트랜지스터이다. 제32도의 스위치 커패시터회로의 각점에서의 파형은 제33a도 내지 제33d도에 도시된다. 제34도는 본발명의 제4양상에 다른 비소멸성 반도체 메모리장치의 또 다른 실시예를 도시한다.
제34도의 실시예에서, 메모리셀 어레이(61)는 제24도에 도시된 것과 동일구조를 갖는다. 미소전류공급회로(70)는 스위치회로(71, 예컨대 멀티플렉서)를 통해 보조비트선(BLs1 및 BLs2)에 접속된다. 미소전류공급회로(70)는 스위치회로(71)를 통해 인접 메모리셀 어레이의 보조비트선에 접속된다. 각 보충 커패시터(Ca 및 Cb)는 100 내지 300 fF 이다.
이 실시예에서 소거/ 기입 동작은 아래와 같이 실행된다. 메모리소자의 드레인(또는 소스)이 정전위로 충전된후, 선택트랜지스터는 오프된다. 미소전류(3~5 nA)는 드레인(비트선)에 공급되어 비트선을 부동상태에 있게 한다. 펄스신호는 메모리소자의 제어게이트에 인가되어 부동게이트에 저장된 전하를 감소시켜, 기입/ 소거 동작을 실행한다. 소거/ 기입동작동안, 미소전류는 스위치회로(71)를 통해 보조비트선에 공급된다.
제35도 내지 제37도는 본발명의 제4양상에 따른 비소멸성 반도체 메모리장치의 또다른 실시예를 도시한다.
이전 실시예에서 전하펌프회로 또는 스위치 커패시터 회로는 비트선을 충전하기 위한 미소전류공급회로로 사용된다. 한편 제35도 내지 제37도의 실시예는 고속 소거/ 기입을 실현하기 위해 충전/방전의 반응특성을 개선하려고 하는 것이다.
제35도 내지 제37도의 실시예는 비트선용 충전 / 방전시스템이 제24도 내지 제26도에 실시예에 더해진 점에 특징이 있다.
제35도에서 비트선(BL1 및 BL2)은 각각 트랜지스터(T6 및 T7)의 소스에 접속된다. 트랜지스터의 드레인은 전압원(Vcc)에 접속된다. 다른 회로구성은 제24도와 같다. 동작시, 충전신호(Sc)는 트랜지스터(T6 및 T7)의 소스에 인가되고 방전신호(Sd)는 트랜지스터(T4 및 T5)의 게이트에 인가된다. 소거/ 기입 동작개시시, 충전신호가 인가된다. 종료시, 방전신호(Sd)가 인가되어 비트선(BL1 및 BL2)에 저장된 전하가 방전된다.
제36도에서 비트선(BL1)은 트랜지스터(T8 및 T9)의 접합점에 접속되며, 비트선(BL2)은 트랜지스터(T10 및 T11)의 접합점에 접속된다. 트랜지스터(T9 및 T11)는 충전시스템을 구성한다. 충전신호(Sc1 Sc2)는 트랜지스터(T9 및 T11)의 게이트에 각각 인가되어 소거/ 기입 동작을 수행하도록 비트선(BL1 및 BL2)이 충전된다. 한편, 트랜지스터(T8 및 T19)는 방전시스템을 구성한다. 소거/ 기입 동작종료시, 방전신호(Sd1 및 Sd2)는 트랜지스터(T8 및 T10)에 인가되어 비트선(BL1 및 BL2)에 저장된 전하를 방전한다. 실시예에서 충전/ 방전동작은 각 비트선에 대해 실행될 수 있다.
제37도에서, 비트선(BL1)으 트랜지스터(T8 및 T9)의 접합점에 접속되고 비트선(BL2)은 트랜지스터(T10 및 T11)의 접합점에 접속된다. 트랜지스터(T9 및 T11)는 충전시스템을 구성한다. 충전신호(Sc)는 트랜지스터(T9 및 T11)의 게이트에 각각 인가되어 소거/ 기입동작을 수행하도록 비트선(BL1 및 BL2)가 충전된다. 한편 트랜지스터(T8 및 T10)느 방전시스템을 구성한다. 소거/ 기입 동작종료시, 방전신호(Sd)는 게이트가 공통접속된 트랜지스터(T8 및 T10)에 인가되어, 비트선(BL1 및 BL2)에 저장된 전하를 방전시킨다.
제35도 내지 제37도의 실시예에서 충전신호는 소정전위가 전하펌프회로 또는 스위치 커패시터회로에 의해 비트선에 인가되기 전에 충전/ 방전시스템에 의해 비트선에 인가되어, 소스전위보다 더 높은 전위로 비트선을 충전한다. 그후 펄스신호가 워드선에 인가되어 소정 메모리소자의 스레솔드값을 균일화 한다. 따라서 소거/ 기입동작은 고속으로 실행될수 있다. 한편, 소거/ 기입동작 완료후, 비트선은 드레인 전위보다 더 낮은 전위에 있게 된다. 이것은 짧은 시간에 다음 동작이 이어지게 한다.
상기와 같이 본발명의 제4양상에 따른 비소멸성 반도체 메모리장치에서, 극미소전류는 온상태 선택트랜지스터를 통해 비트선에 공급된다. 그렇지 않으면 비트선이 충전된후 선택트랜지스터는 오프되고 누설전류와 같은 미소전류가 비트선에 공급된다.
그후 펄스신호는 메모리소자의 제어게이트에 인가되어 그 스레솔드전압을 균일화한다 .미소전류가 비트선에 공급되고 메모리소자의 채널콘덕턴스가 크기 때문에 메모리소자의 과도소거 또는 드레인측상의 전위의 회복을 방지하기 위해서는 회복시간보다 더 짧은 펄스폭을 갖는 펄스신호가 제어게이트에 인가되어야 한다.
전류값이 주파수 및 피크값에 의해 설정될 수 있는 전하펌프회로 또는 스위치 커패시터가 사용되나, 미소전류를 공급할수 있는 다양한 공지회로가 사용될수 있다 .
본발명의 제4양상에 따른 비소멸성 반도체 메모리장치에서 부동게이트로부터 전하를 추출하는 소거/ 기입 프로세스에 있어서, 전자를 부동게이트에 주입하는 방식은 종래와 같다. 그러므로 메모리 장치는 부동게이트가 채널로부터의 핫전자에 의해 부전위로 충전되고 전하가 터널링전류에 의해 기판 또는 소스/드레인 쪽으로 부동게이트로부터 탈출하는 비소멸성 반도체 메모리장치에 적용 가능하다.
본발명의 제4양상에 다른 비소멸성 반도체 메모리장치에서 소거/ 기입동작은 비트선이 사실상 미소전류에 의해 부동상태에 있게되며, 정전위와 부전위 사이에서 변하는 펄스신호가 메모리소자의 제어게이트에 인가되어 부동게이트에 저장된 여분의 전하를 추출시키는 방식으로 실행된다. 미소전류는 비트선(드레인 또는 소스)으로부터 전류가 누설될때에도 미소전류공급회로에 의해 비트선에 공급되기 때문에 다수의 메모리소자의 부동게이트로부터 전하를 동시에 그리고 정확하게 추출할수 있다.
비트선이 충전된후 소거/기입 동작을 실행함에 의해, 충전전위의 상승시간이 짧아져 소거/ 기입동작시간이 짧아질수 있게 된다.

Claims (64)

  1. 소스, 드레인, 부동게이트 및 제어게이트로 각각 구성된 메모리셀; 메모리셀의 소스 및 드레인중 어느하나를 충전하고 소정시간후 그것을 부동상태에 있게하는 수단; 및 상기 부동게이트에 저장된 전하를 감소시키기 위해 상기 메모리셀의 제어게이트에 부전위와 정전위 사이에서 변하는 신호를 인가하는 수단으로 구성되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제어게이트에 인가된 상기 신호의 정전위의 절대값은 부전위의 절대값보다 작은 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  3. 제1항에 있어서, 상기 신호의 피크값은 터널링전류가 상기 신호의 부전위 때문에 상기 소스 또는 드레인과 상기 제어게이트 사이를 흐르며, 전류가 상기 신호의 정전위 때문에 상기 소스 및 드레인 사이를 흐르도록 설정되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  4. 제1항에 있어서, 상기 제어게이트에 인가된 상기 펄스 신호의 부전위는 정전위 인가후 인가되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  5. 제1항에 있어서, 상기 메모리셀의 상기 드레인 또는 소스에 인가된 전위의 변화는 상기 제어게이트로의 상기 신호의 인가를 정지시키는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  6. 제1항에 있어서, 상기 제어게이트에 인가된 상기 신호의 부전위는 상기 메모리셀의 상기 소스 및 드레인 사이를 흐르는 전류로 인한 비트선의 전위의 변화전에 변하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  7. 제1항에 있어서, 상기 제어게이트에 인가된 상기 펄스신호의 정전위의 지속시간은 부전위의 지속시간보다 더 긴 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  8. 제1항에 있어서, 상기 제어게이트로의 정전위 및 부전위의 인가순서가 바뀌는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  9. 소스, 드레인, 부동게이트 및 제어게이트로 구성된 메모리셀; 메모리셀의 소스 및 드레인중 어느하나를 충전하고 소정시간후 그것을 부동상태에 있게 하는 수단; 및 상기 메모리셀의 제어게이트에 정전위와 부전위 사이에서 변하는 신호를 인가하여 메모리셀의 스레솔드전압이 수렴되게 하는 인가 수단으로 구성되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  10. 제9항에 있어서, 상기 제어게이트에 인가된 상기 신호의 정전위의 절대값은 부전위의 절대값보다 더 큰 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  11. 제9항에 있어서, 상기 신호의 피크값은 터널링전류가 상기 신호의 부전위 때문에 상기 소스 또는 드레인과 상기 제어게이트 사이를 흐르며, 전류가 상기 신호의 정전위 때문에 상기 소스 및 드레인 사이를 흐르도록 설정되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  12. 제9항에 있어서, 수렴된 스레솔드전압은 상기 제어게이트에 인가된 상기 신호의 정전위에 의해 설정되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  13. 제9항에 있어서, 상기 제어게이트에 인가된 상기 펄스 신호의 부전위는 정전위 인가후 인가되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  14. 제9항에 있어서, 상기 메모리셀의 상기 드레인 또는 소스에 인가된 전위의 변화는 상기 제어게이트로의 상기 신호의 인가를 정지시키는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  15. 제9항에 있어서, 상기 제어게이트에 인가된 상기 신호의 부전위는 상기 메모리셀의 상기 소스 및 드레인 사이를 흐르는 전류로 인한 비트선의 전위의 변화전에 변하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  16. 제9항에 있어서, 상기 제어게이트에 인가된 상기 펄스신호의 정전위의 지속시간은 부전위의 지속시간보다 더 긴 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  17. 제9항에 있어서, 상기 제어게이트로의 정전위 및 부전위의 인가순서가 바뀌는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  18. 소스, 드레인, 부동게이트 및 제어게이트로 각각 구성된 다수의 메모리셀; 선택된 메모리셀의 소스 및 드레인중 어느하나를 충전하고 그것을 소정시간후 부동상태에 있게 하는 수단; 및 상기 선택된 메모리셀의 제어게이트에 정전위와 부전위 사이에서 변하는 신호를 인가하여 그 메모리셀의 스레솔드전압이 수렴되게 하는 인가 수단으로 구성되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  19. 제18항에 있어서, 상기 제어게이트에 인가된 상기 신호의 정전위의 절대값은 부전위의 절대값보다 더 큰 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  20. 제18항에 있어서, 상기 신호의 피크값은 터널링전류가 상기 신호의 부전위 때문에 상기 소스 또는 드레인과 상기 제어게이트 사이를 흐르며, 전류가 상기 신호의 정전위 때문에 상기 소스 및 드레인 사이를 흐르도록 설정되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  21. 제18항에 있어서, 수렴된 스레솔드전압은 상기 제어게이트에 인가된 상기 신호의 정전위에 의해 설정되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  22. 제18항에 있어서, 상기 제어게이트에 인가된 상기 펄스 신호의 부전위는 정전위 인가후 인가되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  23. 제18항에 있어서, 공통 접속된 상기 제어게이트를 갖는 상기 메모리셀의 상기 부동게이트에 저장된 전하는 동시에 감소되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  24. 제18항에 있어서, 상기 메모리셀의 상기 드레인 또는 소스에 인가된 전위의 변화는 상기 제어게이트로의 상기 신호의 인가를 정지시키는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  25. 제18항에 있어서, 상기 제어게이트에 인가된 상기 신호의 부전위는 상기 메모리셀의 상기 소스 및 드레인 사이를 흐르는 전류로 인한 비트선의 전위의 변화전에 변하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  26. 제18항에 있어서, 상기 제어게이트에 인가된 상기 펄스신호의 정전위의 지속시간은 부전위의 지속시간보다 더 긴 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  27. 다수의 워드선, 워드선을 교차하는 다수의 비트선, 및 다수의 소스선, 각각이 소스, 드레인, 부동게이트 및 제어게이트로 구성되며, 상기 워드선 및 상기 비트선간의 교차부에 위치되며, 그 드레인 및 소스가 각각의 상기 워드선, 각각의 상기 비트선 및 각각의 상기 소스선에 각각 전기 접속되는 다수의 메모리셀, 선택된 메모리셀의 소스 및 드레인중 어느하나를 충전하며, 그것을 소정시간후 부동상태에 있게하는 수단, 및 상기 선택된 메모리셀의 제어게이트에 정전위와 부전위 사이에서 변하는 펄스신호를 인가하여 메모리셀의 스레솔드전압이 수렴되게 하는 인가수단으로 구성되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  28. 제27항에 있어서, 상기 제어게이트에 인가된 상기 신호의 정전위의 절대값은 부전위의 절대값보다 더 큰 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  29. 제27항에 있어서, 상기 신호의 피크값은 터널링전류가 상기 신호의 부전위 때문에 상기 소스 또는 드레인과 상기 제어게이트 사이를 흐르며, 전류가 상기 신호의 정전위 때문에 상기 소스 및 드레인 사이를 흐르도록 설정되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  30. 제27항에 있어서, 수렴된 스레솔드전압은 상기 제어게이트에 인가된 상기 신호의 정전위에 의해 설정되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  31. 제27항에 있어서, 상기 제어게이트에 인가된 상기 펄스 신호의 부전위는 정전위 인가후 인가되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  32. 제27항에 있어서, 공통 접속된 상기 제어게이트를 갖는 상기 메모리셀의 상기 부동게이트에 저장된 전하는 동시에 감소되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  33. 제27항에 있어서, 상기 메모리셀의 상기 드레인 또는 소스에 인가된 전위의 변화는 상기 제어게이트로의 상기 신호의 인가를 정지시키는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  34. 제27항에 있어서, 상기 제어게이트에 인가된 상기 신호의 부전위는 상기 메모리셀의 상기 소스 및 드레인 사이를 흐르는 전류로 인한 비트선의 전위의 변화전에 변하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  35. 제27항에 있어서, 상기 제어게이트에 인가된 펄스신호의 정전위의 지속시간은 부전위의 지속시간보다 더 긴 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  36. 다수의 워드선, 각각의 선택트랜지스터를 통해 각각의 상기 워드선에 접속되는 상기 워드선을 교차하는 다수의 비트선, 각각이 소스, 드레인, 부동게이트 및 제어게이트로 구성되며, 상기 워드선 및 상기 비트선간의 교차부에 위치되며, 그 드레인 및 소스가 각각의 상기 워드선, 각각의 상기 비트선 및 각각의 상기 소스선에 각각 전기 접속되는 다수의 메모리셀, 각각의 상기 메모리셀의 상기 소스 및 드레인중 어느하나를 충전하는 충전수단, 및 상기 선택된 메모리셀의 제어게이트에 상기 워드선을 통해 정피크전위 및 부피크전위를 갖는 펄스신호를 인가하여 메모리셀의 스레솔드전압이 수렴되게 하는 인가 수단으로 구성되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  37. 제36항에 있어서, 상기 비트선에서의 누설전류를 보상하는 전류를 공급하는 수단으로 추가로 구성되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  38. 제36항에 있어서, 메모리장치는 각각이 선택트랜지스터를 통해 각각의 상기 비트선에 전기 접속되는 다수의 주비트선을 더 포함하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  39. 제36항에 있어서, 각각의 메모리셀의 소스 또는 드레인에 소스전위보다 더 낮지않은 전위를 인가하는 제1스위치수단, 및 각각의 메모리셀의 소스 또는 드레인에 드레인전위보다 더 높지 않은 전위를 인가하는 제2스위치수단으로 추가로 구성되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  40. 제 39항에 있어서, 신호가 제어게이트에 인가되기전에 비트선은 상기 제1스위치수단에 의해 소스전위보다 더 높은 전위로 설정되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  41. 제39항에 있어서, 신호가 제어게이트에 인가되기전에 상기 비트선은 상기 제1스위치수단에 의해 소스전위보다 더 높은 전위로 설정되며, 상기 신호가 상기 제어게이트에 인가된후, 상기 비트선은 상기 제2스위치 수단에 의해 드레인전위보다 더 낮은 전압으로 설정되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  42. 제36항에 있어서, 각각의 메모리셀의 부동게이트는 각각의 메모리셀의 채널로부터의 핫전자에 의해 부전위로 충전되며, 상기 부동게이트에 저장된 전하는 터널링 전류로써 부동게이트로부터 소스, 드레인 또는 기판으로 흐르게 되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  43. 제36항에 있어서, 부동게이트는 소스, 드레인 또는 기판으로부터 흐르는 터널링전류에 의해 부전위로 충전되며, 상기 부동게이트에 저장된 전하는 다른 터널링전류로써 부동게이트로부터, 소스, 드레인 또는 기판으로 흐르게 되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  44. 제36항에 있어서, 상기 미소전류공급수단은 스위치를 통해 또는 직접적으로 하나 이상의 비트선에 전기접속되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  45. 제44항에 있어서, 상기 스위치 커패시터 회로는 하나이상의 MOS 다이오드를 포함하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  46. 다수의 워드선, 상기 워드선을 교차하는 다수의 비트선, 각각이 소스, 드레인, 부동게이트 및 제어게이트로 구성되며, 상기 워드선 및 상기 비트선간의 교차부에 위치되며, 그 드레인 및 소스가 각각의 상기 워드선, 각각의 상기 비트선 및 각각의 상기 소스선에 각각 전기 접속되는 다수의 메모리셀, 비트선중 하나를 사전 충전하고 소정시간후 그것을 부동상태에 있게하는 수단, 및 상기 선택된 메모리셀의 제어게이트에 상기 워드선을 통해 정피크전위 및 부피크전위를 갖는 펄스로 구성된 신호를 인가하여 그 메모리셀의 스레솔드전압이 소정전압으로 수렴되게하는 인가수단으로 구성되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  47. 제46항에 있어서, 상기 비트선에서의 누설전류를 보상하는 전류를 공급하는 수단으로 추가로 구성되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  48. 제46항에 있어서, 각각의 상기 메모리셀의 소스 또는 드레인에 미소전류를 공급하는 수단으로 추가로 구성되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  49. 제46항에 있어서, 메모리장치는 각각이 선택트랜지스터를 통해 각각의 상기 비트선에 전기 접속되는 다수의 주비트선을 더 포함하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  50. 제46항에 있어서, 상기 전류공급수단으로부터의 전류에 기인한 등가저항과 상기 비트선의 용량성분에 의거한 제1시정수가 상기 누설전류에 기인한 등가저항과 상기 비트선의 용량성분에 의거한 제2시정수 보다 작고, 제1시정수는 상기 신호주기의 절반보다 더 긴 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  51. 제46항에 있어서, 상기 전류공급수단을 스위치에 직렬로 접속된 저항 또는 전압원에 접속된 저항을 포함하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  52. 제46항에 있어서, 상기 전류공급수단을 스위치에 직렬로 역바이어스 접속된 다이오드 또는 전압원에 역바이어스 접속된 다이오드를 포함하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  53. 제46항에 있어서, 상기 전류공급수단은 스위치에 직렬로 접속된 게이트장착다이오드 또는 전압원에 접속된 게이트장착 다이오드를 포함하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  54. 제46항에 있어서, 상기 전류공급수단은 주비트선 및 일비트선 사이에 접속되는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  55. 제46항에 있어서, 상기 신호는 다수의 정피크전위를 포함하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  56. 제46항에 있어서, 상기 신호는 다수의 부피크전위를 포함하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  57. 제46항에 있어서, 상기 신호는 다수의 정피크전위를 포함하는 것을 특징으로 하는 비소멸성 반도체 메모리장치.
  58. 비트선, 상기 비트선을 교차하는 워드선 및 선택선, 제1 및 제2 선택트랜지스터 사이에 직렬로 접속되며, 각각이 소스, 드레인, 제어게이트 및 부동게이트를 가지며, 그 제어게이트가 각각의 상기 워드선에 접속되는 다수의 메모리셀, 및 스레솔드전압이 수렴되도록 상기 메모리셀 중 어느것에 정피크전위 및 부피크전위 사이에서 변하는 신호를 인가하는 수단으로 구성되는 것을 특징으로 하는 NAND형 비소멸성 반도체 메모리장치.
  59. 부동게이트 및 제어게이트를 트랜지스터를 포함하며, 상기 트랜지스터의 드레인전극 및 소스전극중 하나에 전기 접속된 커패시터 요소, 상기 드레인전극 및 상기 소스전극중 하나가 다른것보다 더 높은 전위로 설정되도록 상기 커패시터 요소를 충전하는 전위설정수단, 및 상기 제어게이트에 AC전압을 인가하는 전압발생수단으로 구성되는 것을 특징으로 하는 비소멸성 메모리셀.
  60. 제59항에 있어서, 상기 전압발생수단을 정전압이 부전압보다 앞서 상기 제어게이트에 인가되도록 정전압과 부전압을 교대로 발생하는 것을 특징으로 하는 비소멸성 메모리셀.
  61. 제59항에 있어서, 상기 커패시터 요소는 상기 트랜지스터의 드레인전극 및 소스전극 중 하나에 전기접속된 배선에 포함된 기생요소를 포함하는 것을 특징으로 하는 비소멸성 메모리셀.
  62. 트랜지스터의 드레인전극 및 소스전극중 하나를 다른것보다 더 높은 전위로 유지하는 제1단계, 및 드레인전극에서의 전위가 감소되도록 상기 제어게이트에 AC전압을 인가하는 제2단계로 구성되는 것을 특징으로 하는 부동게이트와 제어게이트를 갖는 트랜지스터를 포함한 비소멸성 메모리셀의 스레솔드값을 조절하는 방법.
  63. 다수의 트랜지스터 각각의 드레인전극 및 소스전극중 하나를 다른것보다 더 높은 전위로 유지하는 제1단계, 각각의 트랜지스터가 정전압과 연관하여 결정된 값보다 크지 않는 스레솔드값을 갖도록 상기 제어게이트에 상기 정전압을 인가하는 제2단계, 및 각각의 트랜지스터의 스레솔드값을 감소시키기 위해 부전압과 연관하여 결정된 값보다 큰 스레솔드값을 갖는 각각의 트랜지스터의 제어게이트에 상기 부전압을 인가하는 제3단계로 구성되며, 상기 다수의 트랜지스터의 모든 스레솔드값이 상기 정전압에 연관하여 결정된 소망값 또는 소망범위에 수렴될때까지 상기 제2단계 및 제3단계가 교대로 반복되는 것을 특징으로 하는 부동게이트와 제어게이트를 갖는 다수의 트랜지스터의 스레솔드값을 조절하는 방법.
  64. 다수의 트랜지스터 각각의 스레솔드값을 설정하는 제1단계, 상기 트랜지스터중 특정트랜지스터의 드레인전극 및 소스전극중 하나를 다른것보다 더 높은 전위로 유지하는 제2단계, 및 상기 특정트랜지스터의 스레솔드값이 더 낮은 값에서 설정되도록 상기 특정트랜지스터의 제어게이트에 AC전압은 인가하는 제3단계로 구성되는 것을 특징으로 하는 부동게이트와 제어게이트를 갖는 다수의 트랜지스터 각각의 스레솔드값을 조절하는 방법.
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