KR0154181B1 - 패드로부터 방전선으로 서지 전압을 직접 방전하기 위한 보호 시스템을 갖춘 반도체 집적 회로 장치 - Google Patents

패드로부터 방전선으로 서지 전압을 직접 방전하기 위한 보호 시스템을 갖춘 반도체 집적 회로 장치

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KR0154181B1 KR1019940015395A KR19940015395A KR0154181B1 KR 0154181 B1 KR0154181 B1 KR 0154181B1 KR 1019940015395 A KR1019940015395 A KR 1019940015395A KR 19940015395 A KR19940015395 A KR 19940015395A KR 0154181 B1 KR0154181 B1 KR 0154181B1
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세끼모또 타다히로
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Abstract

반도체 집적 회로 장치 내에 포함된 보호 시스템(16)은 공통 방전선(16a) 및 다수의 보호 회로(16c - 16h)를 갖고 있고, 이 다수의 보호 회로(16c - 16h)는 다이오드(D), 및 관련된 패드(15c/12a/15i/14c/15k)와 공통 방전선(16a)사이에 결합된 측방 바이폴라 트랜지스터(CL)을 각각 갖고 있으며, 패드에 인가된 서지 전압은 주 회로(12/13)이 서지 전압에 의해 파괴되지 않도록 하기 위해 관련된 보호 회로를 통해 공통 방전선에 방전된다.

Description

패드로부터 방전선으로 서지 전압을 직접 방전하기 위한 보호 시스템을 갖춘 반도체 집적 회로 장치
제1도는 종래 기술의 반도체 집적 회로 장치의 개략적인 구성을 도시한 블록도.
제2도는 종래 기술의 반도체 집적 회로 장치에 포함되어 있는 보호 시스템을 도시한 평면도.
제3도는 종래 기술의 반도체 집적 회로 장치에 포함되어 있는 내부 회로와 보호 시스템 사이의 관계를 도시한 블록도.
제4도는 종래 기술의 반도체 집적 회로 장치의 구성을 도시한 내부 회로와 보호 시스템 사이의 관계를 도시한 블록도.
제5도는 본 발명에 다른 반도체 집적 회로 장치의 구성을 도시한 회로도.
제6도는 반도체 집척 회로 장치에 포함되어 있는 전원 시스템과 보호 시스템의 구성을 도시한 평면도.
제7도는 반도체 집적 회로 장치에 포함되어 있는 보호부의 구성을 도시한 평면도.
제8도는 제6도의 A-A선을 따라 절취하여 도시한 단면도로서, 공통 방전선으로 작용하는 스크라이브 선을 도시한 도면.
제9도는 제6도의 B-B선을 따라 절취하여 도시한 단면도로서, 보호부의 구조를 도시한 도면.
제10a 및 10b도는 서지 전압의 인가시에 반도체 집적 회로 장치에 포함되어 있는 보호 시스템의 생성된 방전 경로를 도시한 블록도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 칩 12 : 입력 버퍼 회로
13 : 내부회로 14 : 출력 버퍼 회로
15 : 전원 시스템 16 : 보호 시스템
16a : 공통 방전선 CL : 클램핑 소자
D : 다이오드
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 정전 파괴에 대비한 보호 시스템을 갖춘 반도체 집적 회로 장치에 관한 것이다.
종래의 보호 시스템에 관한 전형적인 예는 일본국 특허 공보 제3-72666호에 개시되어 있으며, 제6도는 보호 시스템을 갖춘 종래의 반도체 집적 회로 장치의 개략적인 구성을 도시하고 있다.
주 회로 블록(1)은 집적 회로의 내부 회로(1a)에 할당되고, 회로 블록(2, 3)은 출력 버퍼(2a, 3a)에 할당된다. 주 회로 블록은 집적 회로가 제조되는 반도체 칩의 대부분의 실면적을 차지한다. 내부 회로는 전원 단자(4a) 및 접지 단자(5a)를 통해 전원이 공급되며, 입력 신호는 입력 단자(6a)로부터 내부 회로(1a)로 공급된다. 출력 버퍼(2a, 3a)는 각각의 전원 단자(4b, 4c) 및 각각의 접지 단자(5a, 5b)를 통해 전원이 공급되며, 출력 데이터 신호는 내부 회로(1a)로부터 출력 버퍼(2a, 3a)를 통해 각 출력 단자(6b, 6c)로 공급된다.
제2도는 제1도에 도시한 반도체 집적 회로 장치에 포함되어 있는 종래의 보호 시스템을 나타낸다. 주 회로 블록(1)에서는, 전원선(7a)가 전원 전압(Vcc)를 내부회로(1a)로 전달하기 위해 루프되며 전원 단자(4a)와 접속된다. 접지선(8a)는 전류를 접지 단자(5a)로 방전하기 위해 루프되며, 전원선(7a) 및 접지선(8a)는 식별을 명확히 하기 위해 반대 방향으로 사선을 그어 표시하였다. 전원선(7b) 및 접지선(8b)는 출력 버퍼(2a)에 전원을 공급하기 위해 회로 블록(2) 내의 전원 단자(4b) 및 접지 단자(5b)로부터 연장하며, 다른 출력 버퍼(3a)는 전원 단자(4c) 및 접지 단자(5c)와 각각 접속되어 있는 전원선(7c) 및 접지선(8c)를 통해 전원이 공급된다. 전원선(7b, 7c)는 식별을 명확히 하기 위해 점으로 표시했다.
종래의 보호 시스템은 다수의 스위칭 트랜지스터(9a 내지 9v)를 구비하는데, 이들 스위칭 트랜지스터(9a 내지 9b)는 서지 전압을 방전하거나 또는 접지선(8a) 및 전원선(7a)에 대한 전압을 초과한다.
예를 들어, 접지 단자(5a)의 전위 이상의 서지 전압이 출력 단자(6b)에 인가되면, 접지선(8b)으로 서지 전류를 방전하기 위해 스위칭 트랜지스터(9b)가 턴 온하고, 그 후에 접지선(8a)으로 서지 전류를 더욱 방전하기 위해 스위칭 트랜지스터(9q 및 9r)이 턴온한다. 따라서, 서지 전류가 접지 단자(5a)로 최종적으로 방전된다.
전원 단자(4a)의 전위 이상의 서지 전압이 전원 단자(4c)에 인가되면, 스위칭 트랜지스터(9s 내지 9t)가 전원선(7c)로부터 전원선(8c)으로 서지 전류를 전달하기 위해 턴 온하며, 그 후에 스위칭 트랜지스터(9u, 9v)가 접지선(8c)로부터 접지선(8a)으로 서지 전류를 전달하기 위해 턴온한다. 마직막으로, 스위칭 트랜지스터(9d 내지 9n)이 접지선(8a)로부터 전원선(7a)로 서지 전류를 방전하기 위해 턴온되며, 서지 전류는 전원 단자(4a)로 릴레이 된다.
제3도는 전원 단자(4c)에 인가된 서지 전압을 방전하기 위해 사용된 종래의 보호 시스템의 개념을 나타낸다. 스위칭 트랜지스터(9s/9t), 스위칭 트랜지스터(9u/9v) 및 스위칭 트랜지스터(9d/9e/9f/9g/9h/9i/9j/9k/9m/9n)은 바이폴라 트랜지스터(10a, 10b, 10c)로 각각 표시되는데, 그 이유는 스위칭 트랜지스터(9s/9t, 9u/9v, 및 9d 내지 9n)의 기생 바이폴라 동작이 그의 서지 전압 보다 낮은 전압으로 연관된 전원/접지선을 클램핑하기 위해 사용되기 때문이다.
그러므로, 종래의 보호 시스템은 항상 접지선(8a)를 통해 서지 전류를 방전하며, 접지선(8a)를 통해 서지 전류가 흐르도록 스위칭 트랜지스터(9a 내지 9v)가 배열 된다.
종래의 보호 시스템이 당면한 문제점은 내부 회로(1a)의 콤포넌트 전계 효과 트랜지스터가 서지 전압으로 인해 손상을 입을 가능성이 있다는 것이다. 이것은 3단의 스위칭 트랜지스터와 대등한 기생 바이폴라 트랜지스터(10a 내지 10c)가 노드(A1)과 노드(A2) 사이에 큰 전위차를 발생시킨다는 사실에 기인한다. 각각의 단(10a, 10b 또는 10c)에서의 클램프 전압이 7 볼트 정도이면, 전체 전위차는 21볼트로 평가된다. 큰 전위차는 내부 회로(1a)에 포함하는 콤포넌트 MOS(금속-산화물-반도체) 트랜지스터의 게이트 산화막 양단에 인가되며, 160 Å 정도의 얇은 게이트 산화막의 브레이크다운 전압보다 훨씬 크다.
종래의 보호 시스템의 다른 고유한 문제점은 서지 전압에 대한 효과와 반도체 칩 크기간의 교환 조건(trade-off)이다. 스위칭 트랜지스터(9s/9t, 9u/9v, 및 9d 내지 9n)이 스위칭 트랜지스터(9s, 9v, 9d)로 축소되면, 예를 들어 제4도에 도시한 저항(R1, R2)가 증가되어 종래의 보호 시스템이 신속히 서지 전류를 방전하시키지 못한다. 한편, 병렬로 결합되는 스위칭 트랜지스터가 증가되면, 서지 전류는 급속히 방전된다. 그러나, 스위칭 트랜지스터가 큰 실면적을 차지하므로 제작자가 반도체칩을 크게 만들지 않으면 안되는 문제점이 있다.
그러므로, 본 발명의 중요한 목적은 서지 전압에 대해 효과적인 보호 시스템을 포함하고 있는 반도체 집적 회로 장치를 제공하기 위한 것이다.
상기 목적을 달성하기 위해, 본 발명은 서지 전압을 공통 방전선에 직접 방전시키는 것을 제안한다.
본 발명에 따르면, 반도체 칩 상에 제조된 반도체 집적 회로 장치가 제공되는데, 이 반도체 집적 회로 장치는 a) 입력 신호를 수신하기 위한 입력 포트를 갖고 있고, 출력 신호를 발생시키기 위해 입력 신호에 응답하는 주 회로, b) 출력 신호를 반도체 집적 회로 장치의 외부로 전달하기 위한 출력 포트를 갖고 있는 출력 회로, c) 제1 전원 전압 및 제2 전원 접압을 주 회로에 공급하기 위한 제1 전원 서브 시스템, 및 제1 전원 전압 및 제2 전원 전압을 출력 회로에 공급하기 위한 제2 전원 서브 시스템을 갖고 있는 전원 시스템-제1전원서브시스템은 제1 전원 전압을 공급하는 제1 전원 포트 및 제2 전원 전압을 공급하는 제2 전원 포트를 갖고 있고-제 2 전원 서브 시스템은 제1 전원 전압을 공급하는 제3 전원 포트 및 제2 전원 전압을 공급하는 제4 전원 포트를 갖고 있으며-제1 전원 포트 및 제2 전원 포트는 제3 전원 포트 및 제4 전원 포트로부터 전기적으로 분리되고-반도체 칩은 제2 전원 전압으로 바이어스되며, 및 d) d-1)반도체 칩을 통해 서지 전압을 방전하는 공통 방전선 및 d-2) 공통 방전선과 입력 포트, 출력 포트, 제1 전원 포트, 제3 전원 포트 및 제4 전원 포트 사이에 결합되어, 입력 포트, 출력 포트, 제 1 전원 포트, 제3 전원 포트 및 제4 전원 포트로부터 공통 방전선으로 서지 전압을 방전시키고, 입력 포트, 출력 포트, 제1 전원 포트, 제2 전원 포트, 제3 전원 포트 및 제4 전원 포트에서 각각 표준 전압 레벨을 유지하도록 하는 다수의 보호부를 갖고 있는 보호 시스템을 포함 한다.
본 발명에 따른 반도체 직접 회로 장치의 특징 및 장점은 첨부된 도면을 참조한 다음 설명으로부터 명확하게 이해될 수 있다.
제5도를 참조하면, 본 발명을 구현하는 반도체 집적 회로 장치는 단일 반도체 칩(11) 상에 제조되고 접지 전압이 반도체 칩(11)을 바이어스한다. 반도체 집적 회로 장치는 주로 입력 버퍼 회로(12), 내부 회로(13), 출력 버퍼 회로(14), 전원 시스템(15) 및 보호 시스템(16)을 포함하고 있다.
입력 신호 패드(12a)는 입력 버퍼 회로(12)와 전기적으로 접속되고, 입력 버퍼 회로(12)는 일시적으로 입력 신호를 기억한다. 입력 신호는 내부 회로(13)로 릴레이 된다. 이 경우에, 입력 버퍼 회로(12)는 일련의 상보 인버터, 즉 일련의 p 채널 증강형 스위칭 트랜지스터(12b) 및 n채널 증강형 스위칭 트랜지스터(12c)로 구성된다.
내부 회로(12)는 입력 신호에 선정된 기능을 수행하여, 출력 신호를 발생시키며 출력 신호는 내부 회로(12)로부터 출력 버퍼 회로(14)에 공급된다. 제5도에는 하나의 입력 버퍼 회로(12)만이 도시되었지만, 다른 입력 신호가 입력 신호 패드(도시하지 않음)로부터 입력 버퍼 회로(도시하지 않음)를 통해 내부 회로에 공급되고, 입력 패드 및 입력 버퍼 회로는 입력 신호 패드(12a) 및 입력 버퍼 회로(12)와 유사하다. 입력 신호 패드(12a) 및 다른 입력 신호 패드(도시하지 않음)는 결합하여 입력 신호 포트를 형성하고, 입력 버퍼 회로(12) 및 다른 입력 버퍼 회로(도시하지 않음)는 그 전체로 입력 버퍼 유니트를 구성한다.
또한, 출력 버퍼 회로는(14)는 상보 인버터, 즉 일련의 p 채널 증강형 스위칭 트랜지스터(14a)와 n 채널 증강형 스위칭 트랜지스터(14b)로 구성되며, 출력 신호를 일시적으로 기억한다. 출력 버퍼 회로(14)는 출력 신호 패드(14c)와 결합되고, 출력 신호는 출력 버퍼 회로(14)로부터 출력 신호 패드(14c)를 통해 반도체 집적 회로장치의 외부로 전달된다.
전원 시스템(15)는 2개의 전원 시스템(15a 및 15b)로 분류된다. 제1전원 서브 시스템(15a)는 반도체 칩(11)의 외부로부터 전원 전압(Vcc)가 공급된 전원 패드(15c), 전원 전압(Vcc)를 입력 버퍼 회로(12), 다른 입력 버퍼 회로(도시되지 않음) 및 내부 회로(13)으로 분배하는 전원선(15d), 접지 전압용 접지 패드(15e), 입력 버퍼 회로(12), 다른 입력 버퍼 회로(도시되지 않음) 및 내부 회로(13)사이에 공통된 접지 전압선(15f), 내부 회로(13)과 추가 접지 패드(15h)사이에 접속되고 내부 회로(13)에 전용으로 사용되는 추가 접지선(15g)를 포함한다. 그러므로, 입력 버퍼회로(12), 다른 입력 버퍼 회로 및 내부 회로(13)은 제1 전원 서브 시스템(15a)에 의해 전원이 공급되고, 입력 버퍼 회로 및 내부 회로(13)을 포함하는 입력 버퍼 유니트는 전체적으로 주 회로를 구성한다.
제2전원 서브 시스템(15b)는 전원 전압(Vcc)가 공급되는 전원 패드(15i), 전원 전압(Vcc)를 출력 버퍼 회로(14)에 전달하는 전원선(15j), 접지 전압용 접지 패드(15k) 및 출력 버퍼 회로(14)에 할당된 접지 전압선(15m)을 포함한다. 그러므로, 제2 전원 서브 시스템(15b)는 제1 전원 서브 시스템(15a)와 독립적이고, 주 회로는 출력 버퍼 회로(14)로부터 전기적으로 분리되는데, 그 이유는 대량의 전류를 발생시키도록 되어있는 출력 버퍼 회로(14)가 바람직하지 못한 전압 변동을 일으키기 때문이다
이러한 경우에, 출력 버퍼 회로(14) 및 출력 신호 패드(14c)는 출력 회로 및 출력 신호 포트로서 작용한다. 다른 반도체 집적 회로 장치는 제6도에 도시된 바와 같이 출력 신호 패드와 각각 관련된 하나 이상의 출력 버퍼 회로를 가질 수 있다. 그러한 경우 다수의 출력 신호 패드 및 출력 버퍼 회로는 각각 출력 신호 포트 및 출력 회로를 형성한다.
보호 시스템(16)은 공통 방전선(16a), 보호부(16c, 16d, 16f, 16g, 16h)의 어레이(16b) 및 입력 보호 회로(16i)를 포함한다. 공통 방전선(16a)는 어레이(16b)를 통해 패드(15c, 12a, 15i, 14c, 15k, ...)와 접속되고, 접지 패드(15e 및 15h)와 직접 접속 된다. 공통 방전선(16a)는 스크라이브 선에서 부분적으로 최외부 주변 영역을 따라 연장하고(제6도 및 제7도 참조), 반도체 칩(11)과 접촉이 유지된 스크라이브 배선은 공통 방전선으로 작용한다. 패드(15c, 12a, 15e, 15i, 14c, 15k, 15h, ...)는 스크라이브 배선의 부근에 배열된다. 스크라이브 배선은 임의의 종류의 반도체 집적 회로 장치에 일반적으로 포함되고, 반도체 칩(11) 또는 반도체 기판을 정전압으로 유지한다(제8도 참조). 즉, 스크라이브 배선(16a)는 두꺼운 필드 산화물층(22) 상에 적층된 레벨간 절연층(21)상에 부분적으로 연장하고, 반도체 칩(11)과 오믹 접촉을 형성하기 위해 두껍게 도프된 p형 접촉 영역(11a)와 부분적으로 접촉이 유지된다. 스크라이브 배선에 의해 구성된 공통 방전선(16a)는 반도체 칩 크기를 증가시키지 않고, 공정 순서를 복잡하게 하지 않는다. 스크라이브 배선은 공통 방전선(16a)의 길이를 최소화하고, 알루미늄의 스크라이브 배선은 3 오옴 정도이다.
제5도를 다시 참조하면, 각각의 보호부(16c 내지 16h)는 공통 방전선(16a)와 관련 패드 사이에 병렬로 결합된 다이오드(D)와 클램핑 소자(CL)을 갖고 있다. 패드(15c, 12a, 15i, 14c, 15k, ...)에 어떤 서지 전압도 인가되지 않는 경우에, 다이오드(D)는 패드를 공통 방전선(16a)로부터 전기적으로 분리시키고, 패드는 전원 전압선(Vcc), 접지 전압 레벨 및 입력 신호 전압과 같은 표준 전압 레벨로 유지된다. 한편, 서지 전압이 패드들 중의 한 패드에 인가되면, 클램핑 소자(CL)은 서지 전류를 패드로부터 공통 방전선(16a)로 방전시킨다.
제7도 및 제9도로부터 잘 알 수 있는 바와 같이, 다이오드(D)는 두껍게 도프된 p형 불순물 영역(11b)/p형 실리콘 기판(11) 및 두껍게 도프된 n형 불순물 영역(11c)으로 구성되며, 두껍게 도프된 p형 불순물 영역(11b)/p 형 실리콘 기판(11)은 다이오드(D)에 애노드로서 작용한다. 두껍게 도프된 n형 불순물 영역(11c), p형 반도체 기판(11) 및 두껍게 도프된 n형 불순물 영역(11d)는 결합하여 클램핑 소자(CL)로서 작용하는 측면 바이폴라 트랜지스터를 형성한다. 레벨간 절연층(21)에 형성된 접촉 구멍이 제6도에는 도시되지 않았지만, 두껍게 도프된 n형 불순물 영역(11c)는 관련된 패드를 갖는 알루미늄 배선(23)과 접속되고, 두껍게 도프된 p형 불순물 영역(11b) 및 두껍게 도프된 n형 불순물 영역(11d)는 스크라이브 배선(16a)로 합류된 분기, 알루미늄 배선(24)와 접속된다.
제5도를 다시 참조하면, 입력 보호 회로(16i)는 저항(16j) 및 방전 트랜지스터(16k)를 포함한다. 저항(16j)는 입력 신호 패드(12a)에 인가된 서지 전압의 전달에 시간 지연을 도입하고, 방전 트랜지스터(16k)는 서지 전압의 존재시에 턴온하여 서지 전류를 접지 패드(15e)에 직접 방전시킨다. 클램핑 소자는 MOS 트랜지스터의 기생 바이폴라 트랜지스터로 구성될 수 있으며, MOS 트랜지스터는 0.6 미크론 설계룰하에서 공지된 CMOS 공정을 통해 제조될 수 있다. 그러한 경우, 클램프 전압은 7 볼트 정도이고, 디이오드(D)의 내장 전위는 약 0.9 볼트이다.
이제 정(+)의 서지 전압 및 부(-)의 서지 전압이 제10a도에 도시된 바와 같이 보호부(16x)와 관련된 입력 신호 패드(12a) 및 다른 입력 신호 패드(12x)에 인가된다고 하면, 정의 서지 전압은 입력 신호 패드(12a)로부터 보호부(16d)의 클램핑 소자(CL)을 통해 공통 방전선(16a)으로 방전되고, 이어서 공통 방전선(16a)로부터 보호부(16x)의 다이오드(D)를 통해 공급된다.
정의 서지 전압이 입력 신호 패드(12x)에 인가되면, 정의 서지 전압은 보호부(16x)의 클램핑 소자(CL)을 통해 공통 방전선(16a)에 방전되고, 이어서 공통 방전선(16a)로부터 보호부(16d)의 다이오드(D)를 통해 입력 신호 패드(12a)에 공급된다.
정의 서지 전압이 입력 신호 패드(12a)에 인가되면, 정의 서지 전압은 보호부(16d)의 클램핑 소자(CL)을 통해 공통 방전선(16a)로 방전되고, 공통 방전선(16a)는 서지 전압을 접지 패드(15e)에 직접 공급한다.
한편, 부의 서지 전압이 입력 신호 패드(12a)에 인가되는 경우, 부의 서지 전압은 보호부(16d)의 다이오드(D)를 지나 공통 방전선(16a)으로 전달되고, 이에 따라서 접지 패드(15e)로 전달된다.
따라서, 서지 전압은 하나의 클램핑 소자(CL) 및 하나의 다이오드(D)만을 통하거나, 혹은 하나의 클램핑 소자(C1) 또는 하나의 다이오드(D)만을 통과하고, 주 회로의 일부를 형성하는 콤포넌트 전계효과 트랜지스터의 게이트 절연막에는 단지 작은 전위차만이 인가된다. 최대 전위차는 클램핑 소자(CL)의 클램핑 전압, 다이오드(D)의 내장 전위 및 공통 방전선(16a)의 저항에 걸리는 전위의 총합이다. 상술된 바와 같이, 클램핑 전압은 약 7 볼트이고, 내장 전위는 약 0.9 볼트이다. 공통 방전선(16a)의 최대 저항은 단지 0.3 오옴이고, 공통 방전선(16a)는 1 암페어의 피크서지 전류에 대해 3 볼트 만큼만 전압 레벨을 낮춘다. 그러므로, 최대 전위차는 약 12 볼트이고, 100Å보다 크거나 같은 게이트 절연막의 브레이크다운 전압보다 작다. 그러므로, 본 발명에 따른 보호 시스템은 서지 전압에 대해 효과적이고, 콤포넌트 전계 효과 트랜지스터는 결코 파괴되지 않는다.
보호 시스템(16)은 반도체 집적 회로 장치의 팩키지(도시되지 않음)에서 정전 전하에 대해 더욱 효과적이다. 팩키지가 충전되면, 반도체 칩(11) 내의 모든 도전성 부분은 전하를 축적하고, 전원선(15d 및 15j) 및 접지선(15f 및 15m)은 대량의 전하를 축적하는데, 그 이유는 전원선 및 접지선이 모든 영역중에서 가장 크기 때문이다. 예를 들어, 축적된 전하가 입력 신호 패드(12a)를 통해 외부 도전성 부재로 방전되면, 전원선(15d)에 축적된 전하는 전원 패드(15c)로부터 보호부(16c)의 클램핑 소자(CL), 공통 방전선(16a), 및 보호부(16d)의 다이오드(D)를 통해 입력 신호 패드(12a)로 흐른다. 이와 마찬가지로, 접지선(15f)에 축적된 전하는 공통 방전선(16a) 및 보호부(16d)의 다이오드(D)를 통해 입력 신호 패드(12a)로 방전된다. 그러므로, 전하는 클램핑 소자(CL) 및 다이오드(D)만을 통과하고, 주 회로의 회로 부품을 파과하지 않고 급속하게 방전된다.
상기 설명으로부터 명백히 알 수 있는 바와 같이, 본 발명에 따른 보호 시스템(16)은 콤포넌트 전계 효과 트랜지스터의 게이트 절연막 양단에 인가된 전위차를 저하시키고, 주 회로의 회로 부품을 파괴로부터 효과적으로 보호한다.
본 발명의 특정 실시예에 대해 도시하고 설명하였지만, 본 발명의 정신 및 범위를 벗어나지 않는 범위 이내에서 본 분야에 숙련된 기술자들에 의해 다양하게 변화 및 변경될 수 있다. 예를 들어, 정 또는 부의 전압은 반도체 기판을 바이어스 할 수 있다.

Claims (4)

  1. a) 입력 신호를 수신하기 위한 입력 포트(12a)를 갖고 있고, 상기 입력 신호에 응답하여 출력 신호를 발생시키는 주 회로(12/13), b) 상기 출력 신호를 상기 반도체 집적 회로 장치의 외부로 전달하기 위한 출력 포트(14c)를 갖고 있는 출력 회로(14), c) 제1 전원 전압(Vcc) 및 제2 전원 전압(접지 전압)을 상기 주 회로(12/13)에 공급하기 위한 제1 전원 서브 시스템(15a), 및 상기 제1 전원 전압(Vcc) 및 상기 제2 전원 전압을 상기 출력 회로(14)에 공급하기 위한 제2 전원 서브 시스템(15b)를 갖고 있는 전원 시스템(15)으로서, 상기 제1 전원 서브 시스템은 상기 제1 전원 전압이 공급되는 제1 전원 포트(15c) 및 상기 제2 전원 전압이 공급되는 제2 전원 포트(15e/15h)를 갖고 있고, 상기 제2 전원 서브 시스템은 상기 제1 전원 전압이 공급된 제3 전원 포트(15i) 및 상기 제2 전원 전압이 공급되는 제4 전원 포트(15k)를 갖고 있으며, 상기 제1 전원 포트 및 상기 제2 전원 포트는 상기 제3 전원 포트 및 상기 제4 전원 포트로부터 전기적으로 분리되고, 반도체 칩(11)은 상기 제2 전원 전압으로 바이어스되도록 구성한 전원 시스템(15), d) 상기 주 회로(12/13) 및 상기 출력 회로(14)를 서지 전압으로부터 보호하도록 동작하는 보호 시스템(16)을 포함하는, 반도체 칩911) 상에 제조된 반도체 집적 회로 장치에 있어서, 상기 보호 시스템(16)은, d-1) 상기 반도체 칩(11)을 통해 상기 서지 전압을 방전하기 위한 공통 방전선(16a), 및 d-2) 상기 공통 방전선(16a)와 상기 입력 포트(12a), 상기 출력 포트(14c), 상기 제1 전원 포트(15c), 상기 제3 전원 포트(15i) 및 상기 제4 전원 포트(15k) 사이에 결합되어, 상기 입력 포트, 상기 출력 포트, 상기 제1 전원 포트, 상기 제3 전원 포트 및 상기 제4 전원 포트로부터 상기 공통 방전선으로 상기 서지 전압을 방전시키며 상기 입력 포트, 상기 출력 포트, 상기 제1 전원 포트, 상기 제2 전원 포트, 상기 제3 전원 포트 및 상기 제4 전원 포트에서 각각 표준 전압 레벨을 유지하도록 동작하는 다수의 보호부(16c 내지 16h)를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서, 상기 반도체 칩(11)과 전기적으로 접속된 스크라이브 선은 상기 공통 방전선(16a)로서 작용하는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서, 각각의 상기 보호부는 다이오드(D)와 클램핑 소자(CL)의 병렬 결합에 의해 구성되며, 상기 다이오드(D)는 상기 공통 방전선(16a)와 접속된 애노드 및 관련된 포트와 접속된 캐소드를 갖고 있으며, 상기 클램핑 소자(CL)은 정(+)의 서지 전압이 상기 관련된 포트로부터 상기 공통 방전선(16a)로 흐를 수 있게 하는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제3항에 있어서, 상기 다이오드(D)는 상기 관련된 포트와 전기적으로 접속된 일 도전형(n형)의 제1 불순물 영역(11c), 및 상기 공통 방전선(16a)와 전기적으로 접속된 반대 도전형(p형)의 상기 반도체 칩의 일부(11b)으로 형성되고, 상기 클램핑 소자(CL)은 상기 제1 불순물 영역(11c), 상기 반도체 칩의 다른 부분, 및 상기 반도체 칩의 상기 다른 부분에 의해 상기 제1 불순물 영역으로부터 격설된 상기 제1 도전형의 제2 불순물 영역(11d)으로 형성되며, 상기 제2 불순물 영역은 상기 공통 방전선(16a)와 전기적으로 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
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