KR0142512B1

KR0142512B1 - 전자 비임을 사용한 레지스트막 직접 패터닝 방법

Info

Publication number: KR0142512B1
Application number: KR1019940034075A
Authority: KR
Inventors: 히로시 노즈에
Original assignee: 가네꼬 히사시; 니뽄 덴끼 가부시끼 가이샤
Priority date: 1993-12-14
Filing date: 1994-12-14
Publication date: 1998-08-17
Also published as: JPH07169665A; KR950020977A; JP2565121B2; US5607801A

Abstract

전자 비임을 사용하는 직적 패터닝 방법은 제1 및 제2단계를 포함한다. 제1단계에서는, 1차 전압으로 가속된 입사 전자의 1차 비임이 전자 레지스트막에 조사되고 주사된다. 1차 전압은 전자가 정렬 표시를 갖는 반도체 기판에 의해 후방-산란되게 레지스트막을 투과하고 다시 그 막을 통과하도록 설정된다. 후방-산란 전자로 인해 레지스트막의 표면에서 새성된 2차 전자는 정렬 표시를 인식하기 위해 전자 검출기에 의해 검출된다. 제2단계에서는, 1차 전압보다 낮은 2차 전압으로 가속된 입사 전자의 2차 비임이 레지스트막에 조사되고 주어진 패턴을 레지스트막에 쓰기 위해 정렬 표시를 참고로 주사된다. 1차 비임으로부터의 후방-산란 전자가 충분히 높은 에너지를 갖기 때문에 이들은 그 표면에 도달하게 레지스트막을 투과하고 막의 표면에 많은 2차 전자를 발생시킨다. 2차 전자로부터의 생성된 전기 신호는 S/N 비를 증가시키기 위해 진폭이 크게 되는데, 그 결과 정렬의 정확성이 향상되었다.

Description

전자 비임을 사용한 레지스트막 직접 패터닝 방법

제1A도는 전자 비임을 사용하여 레지스트막을 직접 패터닝하는 종래 방법을 도시하는 부분 횡단면도.

제1B도는 제1A도의 종래 방법의 후방 산란 전자에 의해 생성된 전기 신호와 반도체 기판상의 위치 사이의 관계를 도시하는 그래프.

제2도는 본 발명의 실시예에 따른 레지스트막의 직접 패터닝 방법용으로 사용되는 주차형 전자 비임 노광 시스템의 개략도.

제3도는 상기 실시예이 직접 패터닝 방법의 공정 단계를 도시하는 흐름도.

제4A도는 상기 실시예의 방법을 도시하는 부분 횡단면도.

제4B도는 상기 실시예의 방법의 2차 전자에 의해 생성돈 전기 신호와 반도체 기파낭의 위치 사이의 관계를 도시하는 그래프.

* 도면의 주요 부분에 대한 부호의 설명

41:전자총 46:파워 서플라이

47:전자 검출기 49:웨이퍼 테이블

34A, 34B, 34C:펌프 205:정렬 표시

201:웨이퍼 202:SiO2 막

203:A1막 204:레지스트 막

[발명의 이용분야]

본 발명은 전자 비임 리소그래피, 특히 반도체 기판상에 접촉 또는 비접촉 배치되는 전자 레지스트막(an electron resist film)에 회로 패턴을 형성하는 것과 같은 반도체 디바이스 제조에 이용될 수 있는 전자, 비임을 사용한 레지스트막 직접 패터닝 방법에 관한 것이다.

[종래 기술]

최근들어 대규모 집적 회로(LSI)와 반주문형 LSI 같은 소량 다품종의 반도체 직접 회로 디바이스가 점차 설계되고 생산되어 왔다.

이러한 디바이스를 제조하기 위해서, 반도체 웨이퍼 상에 접촉 또는 비접촉 배치되는 레이스트막에 전자를 사용하여 직접 패턴을 쓰거나 그리는 방법이 개발되고 채택되었다. 이러한 방법을 통해 종래의 투영 노과법에서는 필요했던 마스크 및 레티클(a mask and reticle)이 필요없게 되고 소망하는 패턴은 발새익에서 생성된 패턴 데이타에 따라 레지스트막에 직접 쓰여지게 된다. 그결과, 직접 쓰기 방법에 의해 반도체 다바이스의 제조기간을 짧게 하고 제조비용을 감소시키는 장점이 도출되게 되었는데, 양자 모두 마스크와 레티클이 없음에 기인한다.

이러한 종류의 직접 패터닝 방법은 제1A도 제1B도를 참고로 후술되는데, 종래의 주사형 전자-비임 노광 시스템에 의해 수행된다.

통상적으로 반도체 웨이퍼 상에 LSI 같은 반도체 디바이스를 완성하기 위해서는 레지스트-패터닝 공정이 같은 웨이퍼에 대해 수번 또는 수십번 반복된다. 즉, 수 많은 패턴이 같은 웨이퍼의 대용 레지스트막에 순차로 쓰여지는 것이다. 따라서 주어진 모든 패턴에 대해 정확하게 패턴을 중첩하는 것이 매우 중요하게 된다. 그렇게 하지 않으면, 웨이퍼 상의 디바이스는 요구되는 성능 특성을 제대로 발휘하지 못하게 된다.

따라서 식각된 홈의 형태인 여러 개의 정렬 표시나 금속층 등이 미리 반도체 웨이퍼의 표면상에 접촉 또는 비접촉 형성된다. 그리고 전자 비임이 조사돼서 각각의 패턴 쓰기 공정 이전에 표시를 인식할 목적으로 웨이퍼의 노광 영역을 주사하게 된다. 그후, 비임이 위의 표시를 참고로 노광 영역상에 다시 주사돼서 주어지 패턴중 대응하는 패턴을 쓰게 된다.

특히, 제1A도에 도시된 바와 같이 실리콘(Si) 웨이퍼(301)는 웨이퍼(301)의 노광 영역에 식각된 홈에 의해 형성될 정렬 표시(305)를 갖는다. 웨이퍼(301)의 표면상에는 0.5 내지 2㎛ 두께의 이산화 실리콘(SiO2) 막(302), 0.5 내지 1.5㎛ 두께의 알루미늄(A1) 막(303) 및 2.1 내지 2.5㎛ 두께의 전자 레지스트막(304)이 이 순서로 형성되어 있다.

A1막(303)을 패터닝하는 경우에는 전자총에 의해 생성된 전자 비임(EB)이 웨이퍼 테이블 사에 유지되는 반도체 웨이퍼(301)의 노광 영역에 조사되고 정렬 표시(305)를 가로지르는 방향(W)을 따라 주사된다.

비임(EB)의 입사 전자의 가속 전압은 통상 20 내지 50㎸이다. 이 가속 전압이 20㎸ 이하이면 전자 비임(EB)은 레지스트막(304)에 형성된 스포트에서 전자 밀도 단위로 변동되므로 전자 밀도는 평균적으로 감소하게 된다. 그리고 패턴 쓰기 공정에 소용되는 시간은 20㎸의 경우보다 50㎸에서 더 긴데, 이는 입사전자와 레지스트막 사이의 상호 작용 시간이 50㎸에서 더 길기 때문이다.

게다가, 작은 패턴은 입사 전자가 그 변형에 영향을 받기 때문에 쓰여질 수 없다.

반면, 가속 전압이 50㎸ 이상이면 비임(EB)의 입사 전자의 일부가 레지스트막(304)을 투과하므로 레지스트막(304)의 감도가 떨어지게 된다. 즉, 레지스트막과의 상호 작용에 기여하는 전자의 수가 감소하는 것이다. 그결과, 이러한 경우에도 패턴 쓰기 공정은 20㎸의 경우보다 50㎸에서 더 오랜 시간이 소요된다.

조사된 비밀(EB)의 거의 모든 입사 전자는 레지스트막(304), A1막(303) 및 SiO2 막(302)을 통과해서 웨이퍼(301)의 표면이나 표시(305)의 하면에 충돌하게 된다. 충돌된 입사 전자는 웨이퍼(301)의 표면이나 표시(305)의 하면에 의해 영향받아서 제각기 후방-산란 전자(53)가 된다.

후방-산란 전자(53)는 SiO2 막(302)을 통과해서 A1 막(303)의 배면에 충돌하게 되는데, 이로써 충돌 위치나 영역에서 2차 전자(54)가 생성되며 이 전다들은 각각 A1 막(303)으로 들어가게 된다.

후방-산란 전자(53)는 비임(EB)의 입사 전자의운동 에너지와 거의 같은 정도의 높은 에너지를 갖는다. 따라서 전자(53)는 SiO2, A1 및 레지스트 막(302, 303 및 304)을 완전히 통과해서 레지스트막(304)을 이탈하게 된다.

주사시 정렬 표시(305)을 인식하기 위해서, 주사형 전자-비임 노광 시스템의 전자 검출기가 후방-산란 전자(53)를 검출하므로써 웨이퍼(301) 표면상의 위치함수로 전기 신호를 발생시키게 된다.

제1B도에 도시된 바와 같이, 후방-산란 전자(53)에 의해 발생된 신호는 정렬 표시에서 진폭이 변화한다. 이로써 표시(305)의 위치는 신호로부터 인식할 수 있게 된다. 그러면, 패턴 쓰기 공정중 대응하는 공정이 시작된다. 쓰기 공정용의 비임(EB)의 가속 전압은 마크-인식 공정용의 가속 전압과 같다.

또한, 후방-산란 전자(51)와 2차 전자(55)는 전자 검출기에 의해 검출되므로써 이들은 신호용의 노이즈를 발생시키게 된다.

종래의 직접 패터닝 방법에 있어서, SiO2, A1 및 레지스트막(302, 303 및 304)의 전체 두께가 비교적 작을 경우에 후방-산란 전자(53)에 의해 발생된 신호는 후방-산란 및 2차 전자(51, 55)에 의해 발생된 노이즈와 비교되는 충분히 큰 진폭을 갖는다. 그 결과, 주어진 모든 패턴이 쓰여져서 레지스트 막(304)에 정확하게 중첩될 수 있게 된다.

그러나, SiO2, A1 및 레지스트 막(302, 303 및 304)의 전체 두께가 비교적 클 경우에는 입사 전자가 웨이퍼(301)나 정렬 표시(305)에 도달하기 전에 부분 또즌 전체적으로 자체 운동 에너지를 손실할 수도 있다. 따라서, 웨이퍼(301) 표면이나 표시(305)의 하면에 의해 영향받는 거의 모든 후방-산란 전자(53)는 막(302, 303 및 304)을 통과해서 막(304)을 이탈하는데 충분한 에너지를 갖지 못하게 된다.

예컨대, 레지스트막(304) 밖에서 검출된 후방-산란 전자의수는 웨이퍼(301) 표면이나 표시(305)의 하면에서 생성된 전자(53)의 수의 십분의 일(1/10)로 감소한다.

게다가, 후방-산란 전자(53)에 의해 발생된 전기 신호가 진폭 측면에서 감소하게 됨으로써 신호는 제1B도에 도시된 바와 같이 노이즈와 구별할 수 없게 되고 노이즈 대 신호비(S/N)도 감소하게 된다. 그결과, 레지스트막(304)에 쓰여진 패턴이 정렬의 정확성 감소로 인해 서로 정확하게 중첩되지 않는 문제점이 존재하게 되는데, 이는 제조수율을 하락시키게 된다.

[발명의 개요]

따라서 본 발명의 목적은 다수의 패턴이 기판의 정렬 표시와 각 레지스트막의 표면 사이의 거리와 무관한 중첩의 정확성을 만족시키는데 반도체 기판상에 접촉 또는 비접촉 배치되는 대응 레지스트막에 중첩되도록 쓰여질 수 있는, 전자 비임을 사용한 레지스트막의 직접 패터닝 방법을 제공하는 것이다.

본 발명의 다른 목적은 종래의 방법과 비교하여 패턴의 중첩의 정확성을 향상시키는 전자 비임을 사용한 레지스트 막의 직접 패터닝 방법을 제공하는 것이다.

본 발명에 따른 전자 비임을 사용한 레지스트막의 직접 패터닝 방법은 후술되는 제1 및 제2단계를 포함한다.

제1단계에서는, 1차 전압으로 가속된 입사 전자의 1차 비임이 전자 레지스트막에 조사되고 반도체 기판의 정렬 표시를 가로지르며 주사된다. 1차 전압은 후방-산란 전자가 레지스트막의 표면에 도달할 수 있게 1차 비임의 입사 전자를 기판 표면에 의해 반사하도록 설정된다. 후방-산란 전자로 인해 레지스트막의 표면에서 생서된 2차 전자는 정렬 표시를 인식할 목적으로 전자 검출기에 의해 검출된다.

제2단계에서는, 1차 전압보다 낮은 2차 전압으로 가속된 입사 전자의 2차 비임이 레지스트막에 조사되고 레지스트막에 주어진 패턴을 쓰기 위해 정렬 표시를 참고로 기판상에 주사된다.

본 발명의 방법을 통해 입사 전자의 1차 비임이 1차 전압보다 높은 1차 전압으로 가속되기 때문에, 1차 비임에 의해 생성된 후방-산란 전자는 충분히 높은 운동 에너지를 갖게 된다. 따라서 생성된 후방-산란 전자는 레지스트막을 통과해서 그 고에너지를 유지한 채로 레지스트막 표면에 도달할 수 있게 된다.

후방-산란 전자는 레지스트막의 표면에서 수많은 2차 전자를 발생시킨다. 따라서, 만일 전기 신호가 후방-산란 전자의 검출에 의해 생성된다면 그 신호는 진폭이 커짐으로써 그 S/N비를 증가시킨다.

그 결과, 위의 제1 및 제2단계를 반복함으로써 다수의 주어진 패턴이 더 정확히 중첩되도록 대응하는 레지스트막에 쓰여질 수 있다. 이는 종래보다 패턴의 정렬의 정확성이 증가했기 때문이다. 이는 또한 제조 수율이 향상됐음을 의미한다.

게다가, 패턴의 정렬의 정확성이 향상됐기 때문에 패턴은 각 레지스트막의 표면과 정렬 표시 사이의 거리에 무관하게 중첩의 정확성을 만족시키면서 쓰여질 수 있다.

2차 전압은 입사 전자의 2차 비임이 레지스트막에 주어진 패턴을 잘 쓸 수 있게 설정된다.

양호하게는, 1차 전압은 100㎸ 내지 250㎸의 범위에 있다. 만일 1차 가속 전압이 100㎸ 보다 낮으면, 1차 비임의 입사 전자의 이탈이 증가해서 2차 전자의 수가 감소하게 된다. 따라서, 2차 전자의 충분한 수를 확보하는 것이 곤란하다.

만일 1차 가속 전압이 250㎸ 보다 높으면, 1차 비임의 입사 전자가 기판을 투과하려고 하기 때문에 확보가능한 2차 전자의 수는 감소하게 되고, 그결과 2차 전자의 수가 충분하지 못하게 된다.

1차 가속 전압은 더욱 양호하게는 180㎸ 내지 220㎸의 범위에 있는데, 여기서는 정렬의 정확성이 만족스럽고 전기 방전이 잘 일어나지 않기 때문이다.

가장 양호한 경우의 1차 가속 전압은 거의 200㎸ 인데, 중진 패턴의 정렬에 대한 비교적 만족스러운 정확성이 레지스트막의 표면과 정렬 표시로부터의 거리와 무관한 전기 방전 없이 얻어질 수 있다.

[양호한 실시예의 설명]

본 발명의 양호한 실시예가 첨부도면을 참고로 후술된다.

본 발명의 실시예에 따른 전자 비임을 사용한 레지스트막의 직접 패터닝 방법은 제2도에 도시된 바와 같이 종래의 주사형 전자-비임 노광 시스템을 사용하여 수행된다.

이러한 시스템의 경우, 본체(31)는 전자 비임(EB)을 방출시키는 전자총(41)과 방출된 전자 비임(40)이 통과되는 전자광 컬럼(42;electron optical column)을 포함하고 있다. 총(41)은 컬럼(42)의 상부게 고정된다.

총(41)으로부터 방출된 비임(EB)의 입사 전자는 가속파워 서플라이(46)에 의해 주어진 전압으로 가속되어서 컬럼(42)으로 들어간다.

컬럼(42)은 전자비임(EB)의 스포트 형성, 블랭킹, 위치지정 및 방사량 조정용의 여러 집합의 전자기 렌즈와 비임(EB)을 좁게하는 구멍을 형성하는 한 집합의 전극을 갖고 있다.

패턴-쓰기 챔버(43)는 컬럼(42)의 하부에 설치되어 있다. 챔버(43)와 본체(41)는 어떤 인가 진동에 영향받지 않도록 진동-저항 지지부(35) 상에 장착되어 있다.

챔버(43)에는 수평면에서 서로 직각인 X 및 Y 방향을 따라 이동할 수 있는 X-Y 스테이지(45)와 처리되는 Si 웨이퍼(201)가 위치되는 웨이퍼 테이블(49)이 있다. 웨이퍼(201)는 그 표면에 정렬 표시를 갖는다. 웨이퍼 테이블(49)는 X-Y 스테이지(45)에 고정된다. 테이블(49)의 위치는 스테이지(45)의 이동에 따라 수평면에서 변화된다.

전자 검출기(47)는 챔버(43)내에 설치되어 있다. 이 검출기는 전자 레지스트막으로부터 생성된 2차 전자를 검출하는데 사용되는데, 이는 종래 방법과 다르다. 2차 전자는 입사 전자가 웨어퍼(201)에 충돌함으로써 생기는 후방-산란 전자에 의해 생성된다.

세개의 진공 펌프(34A, 34B 및 34C)는 각각 전자총(31), 전자 광 컬럼(42) 및 패턴-쓰기 챔버(43) 용으로 설치되어 있다. 펌프(34A, 34B 및 34C)는 각각 그 작동 압력을 제어하기 위해 총(31), 컬럼(42) 및 챔버(43)에 포함되어 있는 공기를 배출한다.

컴퓨터(33)는 주어진 데이타 패턴에 따라 전자 비임(EB)의 조사량 및 X-Y 스테이지(45)의 위치를 제어하며 데이타 저장 장치(32)로부터 읽어낸 쓰기 파라미터를 미리 설정한다.

컴퓨터(33)의 제어하에서는 비임(EB)의 가속 전자가 전자 광 컬럼(42)을 통과해서 패턴-쓰기 챔버(43)로 들어간다. 이 전자는 웨이퍼 테이블(49) 상에 유지된 Si 웨이퍼(201)에 조사되고 다른 고정단계시 정렬과 패턴-쓰기를 위해 주사된다.

본 실시예의 방법은 제3도에 도시된 공정순서에 따라 수행된다.

첫째, 단계 A에서는 Si 웨이퍼(201)가 웨이퍼 테이블(49) 상에 놓여진다. 제4A도에 도시된 바와 같이 웨이퍼(201)의 정렬 표시(205)는 웨이퍼(201)의 노광 영역에서 식각된 홈에 의해 형성된다. 웨이퍼(201)의 표면상에는 0.5 내지 2㎛ 두께의 SiO2 막(202), 0.5 내지 1.5㎛ 두께의 A1 막(203) 및 2.1 내지 2.5㎛ 두께의 전자 레지스트막(204)이 이순서로 형서된다.

둘째, 단계 B에서는 파워 서플라이(46)의 가속 전압이 100㎸ 내지 250㎸의 범위에서 1차전압으로 조정된다. 1차 가속 전압은 막(202, 203 및 204)의 각 두께 및 재료에 따라 최적값으로 설정된다.

셋째, 단계 C에서는 전자 비임(EB)의 위치 및 초점이 웨이퍼 테이블(49) 상에 설치된 기준 표시를 사용하여 조정되다. 이 조정은 설정된 1차 가속 전압에 따라 수행된다.

넷째, 단계 D에서는 1차 가속 전압으로 가속한 전자 비임(EB)의 1차 조사가 웨이퍼(201)의 노광영역에 수행되고 방향(W)를 따라 정렬 표시(205)를 가로지르며 주사된다. 표시(205)의 위치는 레지스트막으로부터 생성된 2차 전자를 검출함으로써 인식된다. 그후, 비임(EB)이 주사되는 정확한 위치 및 선과 웨이퍼(201)의 최초 위치가 결정된다.

다섯째, 단계 E에서는 파워 서플라이의 가속 전압이 1차 가속 전압보다 훨씬 낮은 20㎸ 내지 50㎸ 범위의 2차 전압으로 다시 조정된다. 2차 가속 전압은 막(202, 203 및 204)의 두께 및 재료에 따라 최적값으로 설정돼서 주어진 패턴을 레지스트막(204)에 잘 쓰게 된다.

여섯째, 단계 F에서는 전자 비임(EB)의 위치 및 초점이 단계 C에서와 같은 방법으로 다시 조정된다. 이 조정은 설정된 2차 가속 전압에 따라 수행된다.

일곱째, 단계 G에서는 전자 비임(EB)의 2차 조사가 웨이퍼(201)의 노광 영역에 수행되고 컴퓨터(33)의 제어하에서 레지스트막(204)에 주어진 페턴을 쓰기 위해 노광 영역상에 주사된다.

마지막으로, 단계 H에서의 패턴이 쓰여진 웨이퍼(201)가 웨이퍼 테이블(49)로부터 제거돼서 패턴-쓰기 챔버(43) 밖으로 옮겨진다.

이상의 단계 A 내지 H는 동일 웨이퍼(201)에 쓰여지는 패턴의 수에 따라 수회 또는 수십회 반복된다. 본 실시예의 경우 정렬 표시(205)가 주어진 패턴의 각각에 대해 단계 C에서 아주 정확하게 인식되기 때문에, 각 공정 단계에 대해 각 레지스트막의 표면으로부터 정렬 표시(205)까지의 거리가 아주 클지라도 모든 패턴은 만족할 만한 정확도로 중첩될 수 있다.

본 실시예의 방법상의 순차는 단계 A 내지 H 만으로 제한되지 않는다. 다른 순차가 1차 및 2차 가속 전압을 설정하는 단계 B 및 E를 포함하면 이 순차가 채택될 수도 있다.

한 예는 다음과 같다. 전자 비임(EB)의 위치 및 초점은 미리 1차 및 2차 가속 전압으로 조정되고, 얻어진 제어 상태 데이타 저장 장치(32)에 저장된다. 그후, 단계 D 및 G가 저장 장치(32)로부터 읽어낸 대응 데이타에 따라 찰로 수행된다.

다음에, 단계 D의 웨이퍼 정렬이 상세히 후술된다.

100㎸ 내지 250㎸의 1차 전압으로 가속된 입사 전자가 전자 레지스트 막(204)에 조사될 때, 이러한 높은 운동에너지의 입사 전자는 레지스트막(204), A1 막(03) 및 SiO2 막(202)를 투과해서 웨이퍼(201)의 표면에 충돌하게 된다. 이 입사 전자는 막(204, 203 및 202)의 투과 후에도 높은 운동에너지를 유지할 수 있다.

그후 비임(EB)의 입사 전자는 웨이퍼(201) 표면에 의해 반사돼서 후방-산란 전자(23)가 된다. 동시에 2차 전자(22)는 제4A도에 도시된 바와 같이 표면의 충돌 지점 또는 충돌 영역에서 생성된다. 이 2차 전자는 낮은 운동 에너지로 인해 SiO2 막(202)에 있는 충돌 지점 부근에서 사라지게 된다.

반면, 입사 전자는 위와 같은 높은 에노지를 가지므로 후방-산란 전자도 또한 입사 전자의 에너지에 유사한 높은 운동에너지를 갖는다. 따라서, 전자는 막(202, 203 및 204)을 투과해서 레지스트막(204)의 표면으로부터 방출될 수 있다.

레지스트막(204)의 표면에서는 후방-산란 전자(23)가 각각의 수많은 2차 전자 24를 발생시킨다. 각 전자(24)는 수개 또는 수십개의 2차 전자(22)를 발생시킨다. 즉, 2차 전자의 수는 후방-산란 전자(23)의 수만큼 많은 수배 또는 수십배이다.

전자검출기(47)가 많은 수의 2차 전자(24)를 검출하기 때문에, 2차 전자(24)에 의해 얻어진 전기 신호느 후방-산란 전자(23)에 의한 신호보다 더 높은 진폭을 갖게 된다. 그 결과, S/N비가 향상된다.

제4B도는 웨이퍼의 위치와 단계 D에서 2차 전자(24)에 의해 생성된 전기 신호 사이의 관계를 나타낸다. 여기서, 1차 가속전압은 220㎸이고 신틸레이터가 전자 검출기(47)로서 사용된다. 제4B도를 통해 고 S/N비가 신호에 대해 얻어지고, 그 결과 표시(205)가 종래 신호의 경우보다 더 정확하게 인식될 수 있음을 알 수 있다. 이는 웨이퍼(201)를 정확하게 정렬하게 한다. 즉, 주어진 패턴의 중첩이 아주 향상되는 것이다.

1차 가속 전압이 100㎸ 내지 250㎸인 것은 다음가 같은 이유로 결정된다.

만일 1차 가속 전압이 100㎸ 이하이면 2차 전압(24)는 입사 전자의 이탈의 증가 효과 때문에 그 수가 감소하게 된다. 이는 충분한 수의 2차 전자를 얻는 것이 곤란함을 의미한다.

만일 1차 가속 전압이 250㎸ 보다 크면 입사 전자는 웨이퍼(201)를 투과하게 됨으로 2차 전자(24)는 그 수가 감소하게 된다.

1차 가속 전압은 양호하게는 180㎸ 내지 220㎸ 인데, 이는 이 범위에서 충분한 수의 2차 전자가 얻어지기 때문이다. 즉, 충분한 정확도를 갖는 정렬이 가능하고 전기 방전이 잘 발생하지 않게 된다.

게다가, 1차 가속 전압의 최대 값은 거의 200㎸에 가까운데, 이는 막(202, 203 및 204)의 전체 두께와 무관한 전기 방전없이 얻을 수 있는 패턴의 정렬의 정확성이 비교적 충분하기 때문이다.

본 실시예에서는 전자 레지스트막(204)이 SiO2 막(202) 및 A1 막(203)을 통해 웨이퍼(201) 상에 형성되어 있지만, 본 발명이 이러한 적층 구조에 한정되는 것은 아니다. 전자 레지스트 막은 반도체 기판의 표면에 형성될 수도 있고 도체 및/또는 절연체로 이루어진 막의 하나 이상을 통해 기판 상에 형성될 수도 있다.

본 발명의 양호한 형태가 설명되었지만 본 발명의 정신으로부터 이탈함이 없이 이 분야의 숙련가들에게 변형이 가능함은 쉽게 이해되는 사항이다. 따라서 본 발명의 범위는 후술되는 특허청구의 범위에 의해서만 결정된다.

Claims

전자 비임을 사용한 직접 패터닝 방법에 있어서, (a) 정렬 표시를 갖는 반도체 기판의 표면 상에 전자 레지스트막을 접촉 또는 비접촉 형성하는 형성단계, (b) 1차 전압으로 가속된 입사 전자의 1차 비임을 상기 레지스트막에 조사하는 조사단계와, 상기 정렬 표시를 가로지르는 상기 1차 비임을 주사하는 주사 단계, (c) 상기 1차 전압보다 낮은 2차 전압으로 가속된 입사 전자의 2차 비임을 상기 레지스트막에 조사하는 조사 단계와, 주어진 패턴을 상기 레지스트막에 쓰기 위해 상기 정렬 표시를 참고로 상기 기판 상에 상기 2차 비임을 주사하는 주사 단계를 포함하며, 상기 1차 전압은 후방-산란 전자가 상기 레지스트막의 표면에 도달할 수 있게 상기 1차 비임의 상기 입사 전자가 상기 기판의 상기 표면에 의해 반사되도록 설정되고, 2차 전자는 상기 후방-산란 전자로 인해 상기 레지스트막의 표면에서 생성되며 상기 정렬 표시를 인식하기 위해 전자 검출기에 검출되는 것을 특징으로 하는 직접 패터닝 방법.
제1항에 있어서, 상기 1차 전압은 100㎸ 내지 250㎸의 범위에 있는 것을 특징으로 하는 직접 패터닝 방법.
제1항에 있어서, 상기 1차 전압은 180㎸ 내지 220㎸의 범위에 있는 것을 특징으로 하는 직접 패터닝 방법.
제1항에 있어서, 상기 기판은 도체막과 절연체막을 가지며, 상기 절연체막은 상기 기판의 상기 표면에 배치되며, 상기 도체막은 상기 절연체막 상에 배치되며, 상기 레지스트막은 상기 도체막 상에 배치되는 것을 특징으로 하는 직접 패터닝 방법.
제1항에 있어서, 상이한 패턴을 위해 상기 (a) 내지 (c)의 단계의 조합을 부가로 포함하는 것을 특징으로 하는 직접 패터닝 방법.
전자 비임을 사용한 직접 패터닝 방법에 있어서, (a) 도체막 상에 형성된 전자 레지스트막을 가즌 반도체 기판을 준비하는 준비단계, (b) 상기 레지스트막을 갖는 상기 기판을 테이블 상에 놓은 단계, (c) 1차 전압으로 가속된 입사 전자의 1차 비임을 상기 레지스트 막을 통해 상기 테이블 상에 배치된 상기 기판으로 조사하는 조사단계와, 상기 정렬 표시를 가로치르는 상기 1차 비임을 주사하는 주사단계, (d) 상기 레지스트막을 통해 상기 테이블에 배치딘 상기 기판에 상기 1차 전압보다 낮은 2차 전압으로 가속된 입사 전자의 2차 비임을 조사하는 조사단계와, 주어진 패턴을 상기 레지스트막에 쓰기 위해 상기 정렬 표시를 참고로 상기 기판 상에 상기 2차 비임을 주사하는 주사 단계, (e) 상기 입사 전자의 상기 2차 비임의 조사후 상기 기판을 상기 테이블로부터 빼내는 단계를 포함하며, 상기 1차 전압은 후방-산란 전자가 상기 레지스트막의 표면에 도달할 수 있게 상기 1차 비임의 상기 입사 전자가 상기 기판의 상기 표면에 의해 반사되도록 설정되며, 2차 전자는 상기 후방-산란 전자로 인해 상기 레지스트막의 표면에서 생성되며 상기 정렬 표시를 인식하기 위해 전자 검출기에 의해 검출되는 특징으로 하는 직접 패터닝 방법.
제6항에 있어서, 상기 1차 전압은 100㎸ 내지 250㎸의 범위에 있는 것을 특징으로 하는 직접 패터닝 방법.
제6항에 있어서, 상기 1차 전압은 180㎸ 내지 220㎸의 범위에 있는 것을 특징으로 하는 직접 패터닝 방법.
제1항에 있어서, 상이한 패턴을 위해 상기 (a) 내지 (e)의 단계의 조합을 부가로 포함하는 것을 특징으로 하는 직접 패터닝 방법.