KR0133839B1 - 광대역 증폭기 및 이들을 사용한 표시 장치 - Google Patents

Abstract

증폭 회로의 피킹용 콘덴서(21)를 트랜지스터(4)와 (22)로 이루어지는 푸시풀 회로에 의해서 구동함으로써, 피킹용 콘덴서의 충방전을 촉진한다. 바이어스 전류를 삭감하여 소비전력을 절감시킬 수 있다. 궤환 임피던스(7)를 트랜지스터(9)의 에미터에 접속시킴으로써, 출력 신호를 광대역의 주파수 범위에 걸쳐서 전류 신호로서 증폭회로의 입력부로 궤환시킬 수 있다. 대출력 광대역 증폭기가 얻어진다.

Description

광대역 증폭기 및 이들을 사용한 표시 장치

제1도는 본 발명의 광대역 증폭회로의 기본적인 실시예를 나타내는 회로도.

제2도는 종래의 용량성 부하 구동 회로를 나타내는 회로도.

제3도는 본 발명의 또 다른 실시예를 나타내는 회로도.

제4도는 본 발명의 또 다른 실시예를 나타내는 회로도.

제5도는 본 발명의 다른 기본 실시예를 나타내는 회로도.

제6도는 본 발명의 또 다른 기본 실시예를 나타내는 회로도.

제7도는 본 발명의 또 다른 기본 실시예를 나타내는 회로도.

제8도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제9(a), 9(b), 9(c), 9(d)도는 본 발명의 실시예를 사용할 수 있는 각종의 소자 및 회로를 나타내는 회로도.

제10도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제11도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제12도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제13도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제14(a), 14(b), 14(c), 14(d)도는 본 발명의 광대역 증폭회로에 있어서 사용하는 피킹용 콘덴서의 실시예를 나타내는 회로도.

제15도는 본 발명의 광대역 증폭회로에 있어서 사용되는 다른 피킹용 콘덴서의 실시예를 나타내는 회로도.

제16도는 본 발명의 광대역 증폭회로에 있어서 사용되는 또 다른 피킹용 콘덴서의 실시예를 나타내는 회로도.

제17도는 본 발명의 또 다른 실시예를 나타내는 회로도.

제18도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제19도는 본 발명의 다른 실시예를 나타내는 회로도.

제20도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제21도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제22도는 본 발명의 다른 실시예의 골격을 나타내는 회로도.

제23도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제24도(a)도, 제24(b)도는 본 발명의 실시예의 효과를 나타내는 특성도.

제25도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제26도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제27도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제28도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제29도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제30도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제31도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제32도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제33도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제34도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제35도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제36도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제37도는 본 발명의 실용적인 실시예의 골격을 나타내는 회로도.

제38도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제39도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제40도는 본 발명의 실용적인 실시예를 나타내는 회로도.

제41도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제42도는 본 발명의 또 다른 실시예의 골격을 나타내는 회로도.

제43도는 종래의 에미터 접지증폭회로를 나타내는 회로도.

제44도는 본 발명의 실시예를 나타내는 회로도.

제45도는 본 발명의 실시예를 나타내는 회로도.

제46도는 본 발명의 또 다른 실시예를 나타내는 회로도.

제47도는 각 극성의 트랜지스터와 FET와의 대응된 회로를 나타내는 회로도.

제48도는 본 발명의 실시예로서의 광대역 증폭기를 나타내는 회로도.

제49도는 수상관 구동회로로서 사용하는 종래의 증폭기를 나타내는 회로도.

제50도는 제49도의 종래예의 등가회로를 나타내는 회로도.

제51도는 제48도의 출력 저항으로서 사용하는 고전력 금속 피막 저항기의 구성을 나타내는 사시도.

제52(a), 52(b)도는 제48도의 출력 저항의 등가회로를 나타내는 회로도.

제53도는 제48도에 나타내는 실시예의 것보다 구체적인 구성을 나타내는 회로도.

제54도는 본 발명의 또 다른 실시예로서의 광대역 증폭기를 나타내는 회로도.

제55(a), 55(b), 55(c)도는 제54도의 직렬 접속된 출력저항이 등가회로를 나타내는 회로도.

제56도는 제54도에 나타내는 실시예의 것보다 구체적인 구성을 나타내는 회로도.

제57도는 본 발명의 또 다른 실시예로서의 광대역 증폭기를 나타내는 회로도.

제58도는 본 발명의 또 다른 실시예로서의 광대역 증폭기를 나타내는 회로도.

제59도는 본 발명의 또 다른 실시예로서의 광대역 증폭기를 나타내는 회로도.

제60도는 본 발명의 또 다른 실시예로서의 광대역 증폭기에 있어서의 출력 트랜지스터를 정착한 상태를 나타내는 사시도.

제61도는 수상기 구동 회로 등에 사용되는 종래의 광대역 증폭기의 출력 트랜지스터의 구성을 나타내는 단면도.

제62도는 본 발명의 또 다른 실시예로서의 하이브리드 IC 화한 광대역 증폭기에 있어서의 세라믹 기판의 이면을 나타내는 사시도.

제63도는 종래의 하이브리드 IC 화한 광대역 증폭기에 있어서의 세라믹 기판의 이면을 나타내는 사시도.

제64도는 본 발명의 또 다른 실시예로서의 하이브리드 IC 화한 광대역 증폭기에 있어서의 세라믹 기판의 이면을 나타내는 사시도.

제65도는 본 발명의 또 다른 실시예로서는 표시장치를 나타내는 블록도.

제66도는 본 발명의 제3의 목적을 달성하기 위한 한 실시예를 나타내는 회로도.

제67도는 제66도의 신호 처리 회로의 입력신호와 출력신호의 관계를 나타내는 특성도.

제68도는 제66도에 나타내는 실시예의 변형에 해당하는 실시예를 나타내는 회로도.

제69도는 컬러 CRT 디스플레이용 비디오 증폭회로의 종래예를 나타내는 회로도.

제70도는 비디오 증폭회로의 입력 특성도.

제71도는 본 발명을 비디오 증폭 회로에 적용한 경우의 실시예를 나타내는 회로도.

제72도는 비디오 신호 처리 회로의 입력 출력 특성도.

제73도는 저항 분압 회로를 사용하므로서, 고정 동작점을 임의로 설정가능케 한 것을 특징으로 하는 본 발명의 실시예를 나타내는 회로도.

제74도는 본 발명의 제3의 목적을 달성하는, 보다 구체적인 실시예를 나타내는 회로도.

제75도는 본 발명의 제4의 목적을 달성하는 실시예를 나타내는 회로도.

제76도는 본 발명은 비디오 신호 증폭 회로에 적용하므로서 제4의 목적을 달성한 경우의 실시예를 나타내는 회로도.

제77도는 본 발명의 제3의 목적과 제4의 목적을 동시에 달성하는 것을 특징으로 하는 실시예를 나타내는 회로도.

제78도는 본 발명의 제5의 목적을 달성하는 실시예를 나타내는 회로도.

제79도는 제78도에 나타내는 이득 제어기의 동작의 흐름을 나타내는 플로차트도.

제80도는 컷 오프 조정을 병행하므로서, 화이트 밸런스를 정확하게 유지하면서, 색 온도를 가변할 수 있는 것을 특징으로 하는 실시예를 나타내는 회로도.

제81도는 제80도에 나타내는 이득 제어기의 동작의 흐름을 나타내는 플로차트도.

제82도는 컷 오프 조정을 병행하지 않고, 화이트 밸런스를 정밀도 좋게 유지하면서, 색 온도를 가변 할 수 있는 것을 특징으로 하는 실시예를 나타내는 회로도.

제83도는 제82도에 나타내는 이득 제어기의 동작의 흐름을 나타내는 플로차트도이다.

본 발명은, 광대역 증폭기에 관한 것이며, 특히 대진폭 광대역 신호의 출력을 필요로 하는 수상관 구동 회로를 사용하여 바람직한 대출력 저소비 전력 증폭기 회로에 관한다.

본 발명은 광대역 증폭기에 관하고, 특히 대진폭 출력을 필요로 하는 수상관 구동회로에 바람직한 대진폭 광대역 증폭기에 관한다.

본 발명은, CRT 디스플레이 등의 표시기를 구동하는 비디오신호 등의 제어에 사용되는 바람직한 신호 처리기에 관한다.

요즘 표시장치(디스플레이)의 고해상도화에 수반하여 수상관 구동회로의 주파수 대역은, 점차 광역화 되고 있다. 특히 CAD/CAM용의 컴퓨터 디스플레이 등에 있어서는, 50MHz에서 300MHz 정도의 대역이 필요해졌다. 또 구동신호의 전압 진폭은 모노 클롬 수상관에서 30V 정도, 컬러 수상관에서는 50V정도가 요구되고, 최근의 표시화면의 대형화에 따라서 더욱 더 대진폭이 진보되고 있다.

이 결과, 상기 구동회로의 소비전력의 증대와 이에 수반하는 회로부품의 대형 대중량화가 문제가 되어 있다. 특공소 57-20724호 공보에 이 문제점을 고려하여 기재되어 있다. 종래의 수상관 및 음극선관 등의 용량성 부하 구동회로를 제2도에 나타낸다.

제2도에 나타내는 종래의 용량성 부하 구동 회로에 있어서는, 신호원(1)에서 입력단자(2)에 가해진 광대역 신호를, 저주파성분과 고주파성분으로 나누어서 증폭하고, 용량성 부하(6)를 구동하는 구성으로 되어 있다.

상기의 저주파 성분은, 입력 저항(27)과 궤환저항(7)과 주파수 특성 보상용 콘덴서(28)로 이루는 궤환 경로를 구비한 트랜지스터(25)로 구성되는 병렬 궤환 증폭회로에 의하여, 온도드리프트 및 디스토션을 억제하면서 증폭된다.

여기에서, 바이어스용의 정전류 회로를 구성하는 트랜지스터(4)의 콜렉터 전류를 억제하므로서, 증폭회로의 소비전력도 억제할 수 있다. 상기의 고주파 성분은, 궤환 저항(31)과 피킹용 콘덴서(32)가 접속된 트랜지스터(26)로 이루는 직렬 궤환 증폭회로에 의하여 증폭된다. 그때, 상기의 양쪽의 주파수 성분은, 베이스 접지 구성의 트랜지스터(3)의 에미터에서, 합성되어 출력 단자(5)로 보내진다.

상기의 종래 기술에는, 광대역 신호를 충분히 큰 신호진폭까지 증폭할 수 없다고 하는 문제점이 있다. 즉 제2도를 나타낸 용량성 부하 구동회로를 사용하여 고주파신호를 대진폭에까지 증폭하려고 한 경우에, 회로의 소비전력을 억제하면서 콘덴서(32)를 사용하여 피킹을 실시하는 것으로 인한 부작용으로 트랜지스터(26)가 차단되어, 충분한 출력 진폭이 얻어지지 않는 적이 많다. 더욱 상세한 설명을 이하에 더한다.

입력신호가 하강하는 때에는 피킹용 콘덴서(32)를 방전하여, 트랜지스터(26)의 에미터의 전압 파형이 입력신호를 따르게 할 필요가 있다. 그러나 피킹용 콘덴서(32)의 상기의 방전 전류의 최대치는, 트랜지스터(26)의 바이어스 전류의 값에 억제되어 있다. 따라서, 회로의 소비전력을 억제하도록 트랜지스터(26)의 바이어스 전류를 억제한 상태에 있어서는, 입력 신호가 큰 진폭으로 극히 짧은 천이 시간 동안에 하강할 때에는 피킹용 콘덴서(32)를 다 방전할 수 없어 트랜지스터(26)의 차단을 초래하게 된다.

또, 종래 기술에는 궤환계의 주파수 특성의 영향으로, 증폭회로의 특성이 열화한다고 하는 문제점도 있다. 예를 들면, 궤환 회로망에 있어서 생기는 위상지연의 영향에 의하여 증폭회로의 안정성이 손상되고, 주파수 대역을 충분히 확보할 수 없게 되는 적이 있다. 또, 궤환 회로망의 주파수 대역을 충분히 확보할 수 없는 경우에는, 증폭회로의 과도 응답에 과대 슈트가 생긴다거나, 상기와 동일하게 증폭회로의 주파수 대역도 충분하게 확보할 수 없는 경우가 있다.

또한, 궤환 회로망의 부하 효과에 의하여, 증폭회로의 대진폭 광대역 출력 능력이 손상되는 경우도 있다. 제2도에 있어서도, 입력저항27과 궤환 저항7과 주파수 특성 보상용 트랜지스터(25)의 기생용량 및 기생 인덕턴스에 기인하여, 증폭회로에 상기와 같은 특성 열하가 생긴다. 또, 주파수 특성 보상용 콘덴서(28)는, 증폭회로의 과도응답 특성 개선을 위하여 사용되고 있지만, 증폭 회로에의 부하 효과에 따라 대 진폭출력시의 주파수 대역이 좁아진다고 하는 문제점이 있다.

요즘 수상관 디스플레이가 고정세도(高情細度)를 갖도록 제작되기 때문에, 수상관 구동회로는 대진폭 광대역화를 갖는 경향이 있다.

특개소 60-5693호 공보에 기재된 수상관 구동회로로서 사용하는 증폭기의 예를 이하 설명한다.

제49도는 수상관 구동회로로서 사용하는 종래의 증폭기를 나타내는 회로도이다. 이 수상관 구동회로로서 사용되는 증폭기는, 제49도와 같이 비디오 신호가 입력되는 에미터 접지 트랜지스터(310)와 베이스 접지 트랜지스터(311)가 캐스코드 증폭기를 형성하고, 트랜지스터(310)의 에미터단자에는, 비디오 신호의 고주파 영역으로 수상관 구동회로의 신호 이득을 크게하는 에미터 피킹회로(312)를 내포하고 있다. 또 트랜지스터(312)의 콜렉터 단자에는 출력저항(313)이 접속되고, 더욱 비디오 신호의 고주파 영역에서 수상관 구동회로의 신호이익을 크게하는 병렬 피킹용 회로 코일(314)이 상기 출력 저항(313)과 직렬 접속되어 있다. 출력 신호 V_out는 트랜지스터(311)의 콜렉터 단자에서 취해진 수상관에 접속된다.

이상과 같은 구성의 증폭기에 있어서는, 캐스코트 구성인 것 및 에미터 피킹, 병력 피킹을 걸고 있으므로서 광대역화가 가능하다. 그러나, 실제에는 제49도의 등가 회로도인 제50도와 같이, 트랜지스터(311)의 콜렉터 측에는 각부의 기생용 용량, 전체 기생 용량치 C_S가 부가되어 있다. 즉 부하용량(315)(용량치 C_L), 트랜지스터(311)의 콜렉터 단자의 기생용량(316)(용량치 C_C), 출력저항(313)(저항치 R_L)의 기생용량(317)(용량치 C_R), 배선용량(318)(용량치 C_P) 및 트랜지스터(311)의 출력 용량(319)(용량치 C_Ob) 등이다.

이 증폭기의 기존 주파수 대역 f_BH(피킹을 실시하지 않은 경우의 주파수 대역)은 다음의 식으로 표시된다.

C_S=C_C+C_P+C_R+C_L+C_Ob(2)

상기 식에서 알 수 있는 바와 같이 기본 주파수 대역 f_BH는 C_S, R_L에 반비례한다.

종래에서는 C_S의 값이 크고, 증폭기의 광대역화를 방해하고 있었다. 또 C_S의 값이 큰 채로, 강제로 증폭기의 광대역화를 도모하려고 하면, R_L의 값을 감소시켜야 하고, 그 결과, 증폭기의 소비전력이 증가한다고 하는 문제가 있었다.

제69도는 컬러 CRT디스플레이용 비디오 증폭회로의 종래예를 나타내는 회로도이다. 동도에 나타낸 회로에서는 R(적), G(녹), B(청)의 3원색의 비디오 신호가, 각각의 신호원(604R,604G,604B)에서 비디오 신호처리 회로(615R,615G,615B)를 통해서 CRT 4캐소드(603R,603G,603B)에 가해져 있다. CRT604에 있어서는, 제1그리드(611)을 3원색 RGB로 공용하고 있다.

종래예에서는, 3원색 회로의 어느 것이나 동일한 구성이므로, 대표로서 R색 회로(105B)을 동작 설명 대상으로 한다. 입력 신호 전압 Vir은, 에미터 접지 증폭회로를 구성하는 트랜지스터(606R)의 베이스에 가해지고, 그 콜렉터에 있어서 반전증폭되어 출력신호 전압 Vor이 되고, CRT(604)의 캐소드(603R)에 인가된다.

그때의 출력신호 전압 Vor의 동작점은, 컷 오프 조정용의 가변저항(680R)을 사용하여 조정하고, 전압 이득은 드라이브 조정용의 가변저항(609R)을 사용하여 조정한다. 또, 상기의 출력 신호 전압의 직류 동작점의 조정범위는 저항(607R)에 의하여 제한된다. 저항(610R), 저항(607R)과 동일하게 상기의 전압 이득 조정 범위를 제한하고 있다.

상기 종래예에 있어서의 화이트 밸런스 조정은, 각 원색 회로의 컷 오프 조정과 적어도 2원색의 비디오 증폭회로의 드라이브조정을, 각각 반복하여 실시하므로서 달성되고 있었다.

상기의 종래예에 있어서의 화이트 밸런스 조정과정을, 비디오 증폭회로의 입출력 특성도인 제70도를 참조하여 설명한다. 제70도의 특성도에 있어서, 입력 신호 전압을 Vi로 할때, 가로축은 입력 신호전압 Vi를 나타내고, 출력신호 전압을 Voo로 할때, 세로축은 출력신호 전압 Voo를 나타내고, 실선으로 나타내는 특성직선(650)이 목표로하는 화이트 밸런스가 확보된 경우의 입출력 특성으로 한다.

화이트 밸런스 조정은, 제70도의 입력 신호 전압이 Vic와 Vid의 값에 있는 상태에서, 각각 컷 오프조정과 드라이브 조정을 실시하므로서 달성되는 것으로 한다. 비디오 증폭 회로의 초기 상태를 파선(651)으로 표시하는 특성이었다고 가정하면, 초회의 컷 오프 조정을 하므로서, 화살표(652)에 표시와 같이, 출력전압 Voo에 주로 벨시프트가 실시되고, 파선(653)으로 표시하는 특성으로 이행한다.

다음의 드라이브 조정에 있어서는 화살표(654)에 표시하는 전압이득 조정이 실시되는 파선(655)에 표시하는 특성이 되고, 제1회째의 화이트 밸런스 조정이 종료한다. 그러나, 제70도의 화살표(656)에서도 분명한 바와 같이, 드라이브 조정에 의하여 앞서 실시한 컷 오프 조정이 어긋나 버리는 문제점이 생긴다.

따라서, 종래의 비디오 증폭회로에 있어서는, 컷 오프 조정과 드라이브 조정의 사이에서 간섭이 있기 때문에, 이들의 조정을 반복하지 않으며 화이트 밸런스 조정이 완료하지 않는다고 하는 문제가 있다.

또, 상기의 종래예에서는, 제69도에 있어서의 비디오 신호처리 회로(615R,615G,615B)에 직류성분도 포함하여 넓은 전압범위에 걸친 신호를 입력할 필요가 있다. 따라서, 비디오 신호처리 회로(615R,615G,615B)는, 넓은 입력 다이나믹 레인지가 필요해진다. 그러나, 입력 다이나믹 레인지의 확대에 따라, 넓은 출력 다이나믹 레인지와 높은 전원 전압이 필요해지고, 회로의 소비전력이 증대한다든가 하는 문제가 있다.

다음에, 상기의 종래예에 있어서, 수신관(CRT 604)에 표시하는 백색의 색 온도를 사용자가 가변하는 경우는, 각 원색 회로의 드라이브 조정용의 가변저항을 사용자에게 개방하므로서 하고 있었다. 그러나 측정기를 갖지 않는 사용자에게 공장 조정시와 동일한 제어인 드라이브 조정을 개방한 경우에는, 어떤 원색 신호 회로의 출력 진폭이 과대해지고, 비디오 회로의 직선성 열화나 화면에 있어서의 꼬리를 끄는 현상이 생길 우려가 있다. 또, 반대로 휘도 부족이 생길 우려도 있다. 따라서, 색 온도 가변시에 휘도도 변화하고, 나아가서는 화이트 밸런스가 붕괴되는 경우가 많다고 하는 문제가 생긴다.

본 발명의 제1목적은, 소비전력을 증대하는 일이 없이 대진폭 광대역신호의 출력이 가능한 광대역 증폭기를 제공하는데 있다.

본 발명의 제2의 목적은, 이득을 가변한 경우에 있어서도, 입출력 신호의 관계가 보존되는 동작점이, 입출력 신호의 관계를 나타내는 특성 선상에서 1점은 존재하는 신호 처리기를 제공하는데에 있다. 따라서, 본 발명에 의한 신호 처리기를 비디오 증폭회로에 적용하므로서, 드라이브 조정을 실시해도 이미 설정한 컷오프 조정이 빗나가는 적은 없다.

본 발명의 제3의 목적은, 신호 처리기에 있어서, 그 신호입력 다이나믹 레인지를 확대하지 않고, 다이나믹 레인지를 유효하게 활용할 수 있도록 하는데에 있다.

본 발명의 제4의 목적은, 백색 표시의 온도가변시, 휘도가 변화하지 않고, 화이트 밸런스도 붕괴되지 않는 신호 처리기를 제공함에 있다.

상기 제1의 목적을 달성하기 위하여 본 발명의 광대역 증폭기에 있어서는, 제1의 수단으로서, 피킹용 콘덴서를 푸시풀 회로의 통상의 출력측(본 발명에서는 출력측으로서 사용되어 있는 것은 아니고, 이득 설정을 위한 사용하는 단으로 하고 있지만)에 접속한다.

또, 상기의 제1의 목적을 달성하기 위한 제2의 수단으로서, 출력 신호의 궤환 임피던스를 능동소자의 저 임피던스 단자에 접속하므로서, 궤환 회로망을 구성한다. 또한 상기의 제1의 목적을 달성하기 위한, 제3의 수단으로서, 고임피던스를 나타내는 출력 신호 검출부에 궤환 임피던스를 접속한다. 이어서 상기의 제1의 목적을 달성하기 위한 제4의 수단으로서, 푸시풀 회로를 구성하는 구동 소자에 전류 신호의 분배회로를 접속한다. 그리고, 상기 제1의 목적을 달성하기 위한, 제5의 수단으로서, 신호 경로에 접속되는 능동소자의 교류적 접지 단자에, 또 한쪽의 신호 경로의 일부분을 접속한다. 최후에, 상기의 제1의 목적을 달성하기 위한, 제6의 수단으로서, 피킹소자와 출력 저항을 콘덴서를 통해서 접속한다.

상기의 제2의 목적을 달성하기 위하여, 본 발명의 신호처리기에 있어서는, 처리의 대상으로 하는 입력 신호가 입력되는 가변이득 증폭기의 출력에 가감산기의 한쪽의 입력 단자를 접속한다. 또, 상기의 가변 이득 증폭기의 이득제어를 위한 제어용 신호원을, 상기의 가감산기의 또 다른 입력 단자와, 상기의 가변이득 증폭기의 이득 제어단자를 접속한다. 그리고 상기의 가감산기의 출력단자를 본 발명의 신호 처리기의 출력 단자로 접속한다. 가변 이득 증폭기와 가감산기의 위치는 서로 교체해도 좋다.

또, 상기 제3의 목적을 달성하기 위하여, 본 발명의 신호 처리기에 있어서는, 귀선 소거 신호와 같은 주기적으로 발생하는 신호에 의거하여 전환되는 전환 스위치의 한쪽의 입력단자에, 처리의 대상이 되는 입력 신호를 입력하고, 상기의 전환 스위치의 다른 쪽의 입력 단자에는, 귀선 소거시의 직류 레벨 제어 신호와 같은 레벨을 제어가능한 직류 신호를 입력한다. 또 상기의 전환 스위치의 출력 단자에 직류분 제어기의 입력 단자를 접속한다.

그리고, 상기의 직류분 제어기의 출력 단자를, 본 발명의 신호처리기의 출력 단자로 접속한다.

다음에 상기 제4의 목적을 달성하기 위하여, 본 발명의 신호 처리기에 있어서는, R, G, B 각각의 원색 신호가 입력되는 3개의 가변 이득 증폭기를 사용한다. 또한, 이득 제어기의 3개의 출력 단자를, 상기의 3개의 가변 이득 증폭기의 제어단자에 각각 접속한다. 그리고, 상기의 3개의 가변 이득 증폭기의 출력 단자를 본 발명의 신호 처리기의 각각의 출력 단자에 접속한다.

상기의 제1의 목적을 달성하기 위한 제1의 수단에 있어서, 피킹용 콘덴서는 증폭회로의 주파수 특성을 개선하는 작용을 갖는다. 푸시풀 회로는 상기의 피킹용 콘덴서의 충방전을 촉진시킨다. 이상의 작용에 의하여, 상기의 본 발명의 목적은 달성된다.

상기의 제1의 목적을 달성하기 위한 제2의 수단에 있어서, 궤환 임피더는 출력신호를 전류 신호로서 궤환하는 작용을 갖는다. 임피던스가 접속되는 저 임피던스 단자를 갖는 능동소자는, 출력신호를 광대역의 주파수 범위에 걸쳐서, 증폭회로의 입력부에 궤환하는 작용을 갖는다. 상기의 궤환 임피던스와 능동소자에 의하여 궤환 회로망을 구성하므로서, 상기의 본 발명의 목적은 달성된다.

상기의 제1의 목적을 달성하기 위한 제3의 수단에 있어서, 고임피던스를 나타내는 출력 신호 검출부는, 검출 단자에 출력 신호를 인도하는 역할이 있다. 궤환 임피던스는 상기의 출력 신호 검출부의 임피던스를 저감하여 시정수를 억제하면서, 출력 신호를 증폭회로의 입력부에 궤환하는 작용을 갖는다. 이상의 작용에 의하여, 상기의 본 발명의 목적은 달성된다.

상기의 목적을 달성하기 위한 제4의 수단에 있어서, 푸시풀 회로를 구성하는 구동소자는, 상보적으로 동작하므로서 소비전력을 증대시키는 일이 없이 대진폭 광대역 신호를 출력하는 역할을 갖는다. 전류 신호의 분배회로는, 직류 성분에서 고주파 성분까지 광대역의 주파수 범위에 걸쳐 전류신호를 분배하므로서, 상기의 구동소자를 구동한다. 이상의 작용에 의하여, 상기의 본 발명의 목적은 달성된다.

상기 제1의 목적을 달성하기 위한 제5의 수단에 있어서, 신호 경로에 접속되는 능동 소자는 신호를 증폭한다. 또 한쪽의 신호 경로는, 그 일부분을 상기의 교류적 접지 단자에 접속하므로서, 상기의 신호 경로에 접속되는 능동소자의 기생임피던스를 상쇄하는 작용을 갖는다. 이상의 작용에 의하여, 상기의 본 발명의 목적은 달성된다.

상기 제1의 목적을 달성하기 위한 제6의 수단에 있어서, 피킹 소자는, 증폭 회로의 주파수 특성을 개선하는 작용을 갖는다. 출력 저항은 증폭회로의 이득을 결정하는 역할과 상기의 피킹 소자의 덤핑 소자로서의 작용을 갖는다. 또, 상기의 피킹 소자와 출력 저항과의 사이에 접속하는 상기 콘덴서는, 상기의 덤핑에 필요되는 파수에 있어서, 양자를 접속한다. 이상의 작용에 의하여, 상기의 본 발명의 목적은 달성된다.

이상의 작용에 의하여, 소비 전력을 증대시킴이 없이 대진폭 광대역 신호의 출력이 가능한 광대역 증폭기를 제공할 수 있다.

상기 제2의 목적을 달성하기 위한 수단에 있어서, 가변이득 증폭기는 드라이브 조정을 위하여 제어신호에 의거하여 신호 진폭을 가변한다. 또 가감산기는 드라이브 조정시의 상기의 이득 가변에 수반하는 출력 전압의 변화를 억제하는 작용이 있다. 또한 제어신호는, 상기의 가변이득 증폭기의 이득을 제어하는 동시에, 신호 처리기의 출력 전압을 제어한다. 이들의 수단에 의하여, 이득을 가변한 경우에 있어서도, 입출력 신호의 관계가 보존되는 동작점이 존재하는 신호 처리기가 제공될 수 있다.

또, 상기 제3의 목적을 달성하기 위한 수단에 있어서, 전환 스위치는 귀선 소거신호와 같은, 일정 주기로 발생하는 신호에 의거하여 전환되고 귀선 소거시 등에, 그 전환되어 있는 기간 만큼, 입력 신호레벨을 직류 레벨 제어신호에 의거하는 직류레벨로 전환하여, 직류분을 부가하는 역할을 한다. 또한 직류분 제어기는, 상기의 전환 처리가 실시된 신호의 직류 성분(부가된 직류분)의 레벨을 새로 제어한다. 이들의 수단에 의하여, 신호 처리기의 신호 입력 다이나믹 레인지를 유효하게 활용하게 된다.

또한, 상기의 제4의 목적을 달성하기 위한 수단에 있어서, 3개의 가변이득 증폭기는 드라이브 조정에 사용되어 있고, 제어 신호에 의거하여 각각의 신호 진폭을 가변한다. 또, 이득 제어기는 휘도가 변하지 않고, 회로 동작에 지장을 초래하지 않도록 3개의 가변 이득 증폭기의 이득을 제어한다. 이들의 수단에 의하여, 색 온도 가변시에, 휘도가 변하지 않는 동시에, 화이트 밸런스가 붕괴되기 어려운 신호 처리기를 제공할 수 있다.

제1도는, 본 발명의 광대역 증폭기의 기본적인 실시예를 나타내는 회로도이다. 제1도에 있어서는, 신호 증폭의 과정을 다음과 같이 생각할 수 있다.

즉, 신호원(1)의 전압 신호는 입력 임피던스(8)를 통해서 전류신호로 변환된 후, 증폭회로의 입력 단자(2)에 흘러 들어간다. 트랜지스터(9) 이후의 소자로 이루는 증폭회로의 전류 이득은 극히 크다고 생각되므로 상기의 입력 전류 신호는 궤환 임피던스(7)을 통해서 증폭된 전압 신호로 변환되어, 출력 단자(5)를 경유하여 용량성 부하(6)에 가해진다.

이때, 출력 전압 신호는 궤환 임피던스(7)를 통해서 궤환전류 신호로 변환되고, 베이스 접지 구성의 트랜지스터(9)에 있어서 상기의 입력 전류 신호와 차인되고, 임피던스(11)를 통해서 오차 전압 신호로 변환된다. 이 오차 전압 신호는, 에미터 접지 구성의 트랜지스터(12)에 의하여 반전 증폭되고, 싱글엔디드 푸시풀 회로(이하 SEPP로 기술함)을 구성하는 트랜지스터(15)와 (16)에 가해진다.

그후, 상기의 오차 전압 신호는, 상보적으로 푸시풀 동작하는 베이스 접지 구성의 트랜지스터(3, 4)를 통해서, 전압 증폭되어 출력 신호가 된다. 그때, 회로를 구성하는 각 임피던스(8)과 (7)과 (11), (13)과 (14), 베이스 접지회로의 입력 임피던스인 (18)및 (20)과 (21)의 직렬 합성 임피던스의 각각은, 수동소자로 이루는 각종 합성 임피던스를 사용할 수 있음은 말할 나위도 없다.

예를 들면, 증폭회로의 주파수 특성의 고역에 피킹을 하도록, 궤환 임피던스(7)를 저항과 코일의 직렬 합성 임피던스로 구성해도 좋다. 또, 트랜지스터의 열적 시정수의 영향에 의한 증폭회로의 과도 응답의 지연을 개선하도록, 궤환 임피던스(7)를 저항과 콘덴서의 병렬 합성 임피던스를 포함하는 회로망으로 구성할 수도 있다.

이어서, 상술한 본 발명을 실현하기 위한 각 수단 중, 제1도에 나타낸 실시예에 적용되어 있는 것에 대해서 설명한다.

상기의 베이스 접지 회로의 입력 임피던스를 이루는 톤덴서(21)는 피킹용 콘덴서 라고도 간주할 수 있다. 종래기술에 있어서는, 콘덴서(21)에 접속한 트랜지스터(4)의 차단에 의하여 출력 신호의 대진폭 광대역화가 저지되어 있었다.

그러나, 본 실시예에 있어서는, 트랜지스터(22)를 사용하므로서, 베이스 접지 회로를 푸시풀 구성화하여, 트랜지스터(4)의 차단에도 불구하고 피킹용 콘덴서(21)의 충방전을 촉진하고 있다. 전압원(23)에 의하여 설정할 수 있는 트랜지스터(4 및 22)의 바이어스 조건으로서는, 회로 동작상, 저주파 신호입력시에 트랜지스터(4)가 차단하지 않는 AB급 동작이 바람직하다.

그러나, 전원(24)의 양극과 트랜지스터(4)의 콜렉터를 저항을 통해서 접속하여, 트랜지스터(9)의 에미터로 향해서 흘러들어가는 궤환 임피던스(7)의 바이어스 전류 경로만 설치해 놓으면, B급 및 C급 동작 등의 임의의 설정이 가능하다. 또, SEPP를 구성하는 트랜지스터(15 와 16)에 대해서도, 피킹용 콘덴서(21)의 충방전을 촉진하는 작용을 가지고 있고, 바이어스 조건에 대해서도 트랜지스터(4 및 22)와 동일한 것을 말할 수 있다.

다음에, 궤환 임피던스(7)의 한쪽의 단자는, 신호 전압진폭이 억제된 저 임피던스 단자인 트랜지스터(9)의 에미터에 접속되고, 상술과 같이 궤환 신호를 전류 신호로서 전송하고 있다. 저 임피던스 단자에 있어서는, 상기와 같이 신호 전압 진폭이 억제되어 있기 때문에, 이 단자 및 단자에 접속된 각 소자의 기생 용량에의 신호 전류의 바이어스가 억제된다.

따라서, 궤환 신호를 전류 신호로서 전송되므로서, 기생용량의 영향에 의한 궤환 회로망의 주파수 특성의 열화가 억제되고, 증폭회로의 대출력 광대역화를 도모할 수 있다. 또한, 상기의 저 임피던스 단자에 있어서는 시정수가 저감되어 있기 때문에, 궤환 임피던스(7)를 충분히 높은 값으로 설정가능하고, 상술한 증폭 회로에의 부하 효과를 억제할 수 있다.

궤환 임피던스(7)의 또 한쪽의 단자는, 트랜지스터(3과 4)의 각각의 콜렉터의 접속점인 고 임피던스를 타나내는 출력신호 검출부(출력단자 (5))에 접속되어 있다. 궤환 임피던스(7)를 병렬 접속하므로서, 상기의 출력 신호 검출부의 임피던스는 저감된다. 그 결과, 상기의 출력 신호 검출부의 시정수를 억제하여 증폭회로의 개루프 이득의 주파수 대역을 확대하고, 폐루프 이득의 주파수 특성의 평탄성을 향상시킬 수 있다.

이상, 제1도를 사용하여 본 발명의 광대역 증폭기의 기본적인 실시예에 대해서 설명했다. 이 이후는, 상술한 본 발명을 실현하기 위한 각 수단을 사용한 각종의 실시예에 관하여 상세히 설명해 나간다. 그때, 제1도에 나타낸 것과 동일한 구성 요소에는 동일한 부호를 사용하여 나타낸다.

우선 처음에, 상술한 제1의 수단을 사용한 가장 구성 소자가 적은 실시예를 제3도에 나타낸다. 제3도에 있어서는, 에미터 저항(31)과 출력 임피던스(33)의 비에 의하여 직류 이득이 정해지고, 피킹 콘덴서(32)의 용량치와 용량성 부하(6)의 용량치의 비에 의하여 고주파 이득이 설정된다고 생각된다. 그러나, 신호원(1)에서 입력 단자(2)에 가해지는 입력 신호의 진폭이 커진다거나, 주파수가 높아진 때에는, 상술과 같이 트랜지스터(16)의 차단에 의하여 피킹 콘덴서(32)의 충방전이 저해된다.

특히, 증폭회로의 저 소비전력화를 도모하도록 트랜지스터(16)의 바이어스 전류을 억제하고 있는 경우에는 트랜지스터(16)의 차단 경향은 점점 조장된다. 상기의 본 실시예에 있어서는, 트랜지스터(15)에 부가하므로서 피킹 콘덴서(32)의 충방전을 촉진하고, 에미터 피킹의 강력한 인가를 가능케 하므로서 증폭회로의 대출력 광대역화를 도모하고 있다.

제3도에 있어서, 트랜지스터(16)는 무신호시에 바이어스 전류의 흐르는 AB급 바이어스, 트랜지스터(15)는 신호 진폭등이 어느 정도 이상으로 커지지 않으면 전류가 흐르지 않는 C급 바이어스로 설정되어 있다. 그러나, 피킹 콘덴서(32)의 충방전을 촉진할 수 있는 범위이면, 트랜지스터(15와 16)의 베이스 사이에 임의의 바이어스 전압 및 바이어스 전류의 설정회로를 설정할 수 있다. 또 피킹 콘덴서(32)에는, 필요 이상의 피킹 효과를 억제하여 안정화를 도모하도록 직렬 저항을 삽입하는 동안 임의의 회로망을 사용할 수 있는 것은 말할 나위도 없다.

또한, 더 한층의 대출력 광대역화를 도모하도록, 트랜지스터(16)의 콜렉터에 베이스 접지회로를 설치하여 캐스코드 구성으로 한다거나, 출력단자(5)의 바로 앞에 SEPP나 에미터 플로워 회로를 설치하는 것도 가능한 것은 말할 나위도 없다.

또한, 제3도에 있어서, 트랜지스터를 전계 효과형 트랜지스터 FET(MOS형 혹은 접합형)을 치환할 수 있는 것도 명백할 것이다. 제47도에, 각 극성의 트랜지스터와 전계 효과형 트랜지스터 FET와의 대응한 회로도를 나타냈으니 참고 바란다.

이어서, 상술한 제1의 수단을 사용하여 증폭회로의 과도 응답의 대칭성을 향상한 실시예를 제4도에 나타낸다. 제4도에 있어서는, 피킹용 콘덴서(37)를 부하하면 트랜지스터(35와 36)로 이루는 SEPP를 결합 콘덴서(34)를 통해서 구동하므로서, 증폭 회로의 푸시풀화를 실현하고 있다.

따라서 출력 단자(5)에 트랜지스터(35)의 콜렉터에서 신호 전류를 출력할 수 있고, 출력 전압의 하강시간 뿐만 아니라 상승시간도 단축 가능해진다. 또, 각 트랜지스터의 에미터 저항(39에서 42)은, 피킹 콘덴서(32와 37)의 용량성 부하에 기인하는 SEPP의 불안정성을 억제하는 역할과 바이어스 전압회로(23과 38)의 전압을 사용하여 각 트랜지스터의 바이어스 전류를 설정하는 역할을 아울러 갖는다.

따라서, 에미터 저항(39)에서 (42)는 단락하여 삭제할수도, 각 트랜지스터의 베이스 측에 직렬 삽입할 수도 있다. 동일하게, 바이어스 전압 회로(23과 38)을 단락하여 삭제할 수도 있고, 트랜지스터(35)의 에미터를 저항을 통해서 전원(24)의 양극에 접속하므로서 바이어스 설정을 할 수도 있다. 또 트랜지스터(35)의 바이어스 전류를 확보하므로서, 제1도에 나타낸 바와 같은 부 궤환경로를 설치하여, 출력전압의 안정화를 도모하기만 하면, 출력 임피던스 저항(33)을 배제하여 회로 규모와 부하 용량을 삭감할 수도 있다.

여기에서 제3도에 나타낸 실시예와 동일하게, 캐스코드 구성으로 한다거나 출력 단자(5)의 바로 앞에 SEPP나 에미터 플로워 회로를 설치할 수 있는 것은 말할 나위도 없다. 또, 트랜지스터(16)의 베이스에 접속된 결합 콘덴서(34)의 한쪽의 단자를, 트랜지스터(16)의 에미터 접속하므로서, 동일한 효과를 얻을 수 있다.

다음에 회로 소자수를 삭감하여 상술한 제1의 수단을 실현한 본 발명의 기본 실시예를 제5도, 제6도 및 제7도에 각각 나타낸다. 이들의 기본 실시예를 실용적인 증폭회로로서 나타낸 것이 제8도의 회로도이다.

제8도에 있어서는, SEPP를 구성하는 트랜지스터(15)의 콜렉터에 흐르는 신호 전류를 직접 접지점에 버리는 적이 없이, 베이스 접기 구성의 트랜지스터(4)를 통해서 출력 단자(5)에 흘리므로서, 증폭회로의 푸시풀 출력화를 도모하고 있다. 이와 같이 구성하므로서, 트랜지스터(4)에 새로 트랜지스터를 접속하여 SEPP를 구성하지 않아도, 증폭회로의 과도응답의 대칭성을 향상시킬 수 있다.

또, 제8도의 회로에 있어서, 입력 신호는, 단일의 SEPP를 구동할 뿐으로 되기 때문에, 신호원(1)의 내부 임피던스에 기인하는 입출력 신호의 특성열화를 저감할 수 있다. 여기에서, 바이패스 콘덴서(50)는 트랜지스터(16)의 구동 임피던스의 저감에, 바이어스 저항(47)과 다이오드(48 및 49)는 트랜지스터(15 및 16)의 바이어스 설정에 쓰이고 있다.

따라서, 상기 다이오드(48 및 49)로 이루는 회로망은, 다이오드를 더욱 다수 사용해도, 혹은 양단을 단락하여 삭제하는 등하여 좋은 것은 말할 나위도 없다. 또, 트랜지스터(3)의 트랜지스터(4)와 동일하게 베이스 접지 구성이 되고, 트랜지스터(16)과 함께 캐스코드 회로를 구성하고 있다. 바이어스 저항(51 및 53과 29), 온도보상용 다이오드(52)는, 트랜지스터(4)의 바이어스 전류를 설정하고, 콘덴서(54)는 접지 임피던스를 저감한다.

또, 트랜지스터(15)의 콜렉터에 흐르는 신호 전류를 트랜지스터(4)의 에미터에 흘러들어가게 하기 위하여 사용되고 있는 임피던스(46)와 정전압회로(45)는, 각각 제9(a),(b),(c),(d)도에 나타낸 각종의 소자 및 회로에 치환할 수 있다.

정전압회로(45)는 제9(a)도에 나타내는 투에나 다이오드(55) 및 제9(b)도에 나타내는 트랜지스터(56)으로 이루는 정전압 회로를 대체회로로서 사용할 수 있다. 또한, 정전압 회로(45)를 제9(b)도 속에 나타내는 바이패스 콘덴서(60)만에, 또는 저항 및 전지 등의 단일 소자 안에 치환할 수 있다.

동일하게 임피던스(46)도, 제9(c)도에 나타내는 정전류 회로(61)나 제9(b)도에 나타내는 코일(63)과 임피던스(62)의 직렬합성 임피던스로 할 수 있다. 제9(d)도에 나타내는 바와 같은 임피던스 회로망을 사용하므로서 적당한 주파수에 있어서의 피킹 효과를 향상시킬 수도 있다.

이어서, 상술한 제1의 수단을 사용하여 본 발명을 수상관 구동회로에 적용한 경우의 기본 실시예(골격)를 제10도에 나타내고, 다시 그 실용적인 회로를 제11도에 나타낸다. 제11도에 있어서는, 전압 버퍼(68)와 베이스 접지 회로와 SEPP를 사용하여 증폭된 출력 신호를 캐소드 전류 검출회로를 통해서 수상관(78)에 가한다.

증폭 과정에 있어서, 일반으로 능동소자의 성능을 유효하게 활용하여 양호한 주파수 특성을 얻는 것이 용이한 전압 버퍼(68)와 베이스 접지 회로를 사용했기 때문에, 증폭회로의 비용 저감이 용이해진다. 본 실시예의 회로 동작을 이하에 상술한다. 입력 신호 전압은 에미터 플로워 회로 및 SEPP 등의 저출력 임피던스 회로로 이루는 전압 버퍼(68)를 통해서, 임피던스(72)와 피킹용 콘덴서(71)의 직렬 합성 임피던스 및, 임피던스(69)와 피킹용 콘덴서(70)의 병렬 합성 임피던스에 가해진다.

이들의 합성 임피던스의 또 한쪽의 단자는, 각각 베이스 접지 구성의 트랜지스터(4) 및 (3)의 에미터에 접속되어 있기 때문에, 상기의 신호 전압은 전류로 변환되어 피킹코일(74)의 직렬 접속된 출력 임피던스(33)에 흘러 들어가고, 광대역으로 증폭된 전압 신호로서 출력된다. 증폭시에, 가령 저전력화를 위하여 바이어스 전류가 삭감되어 있어, 트랜지스터(3, 4)의 차단이 빈번하게 반복되어도, 부가한 트랜지스터(73과 22)와의 푸시풀 동작의 효과에 의하여, 상기의 피킹용 콘덴서(70)와 (71)의 충방전은 촉진된다.

트랜지스터(22와 4), (3과 73)의 바이어스 조건은, 각 트랜지스터의 에미터 저항(39)에서 (42)와 온도 보상용 다이오드(48과 49), (84와 85)에 의하여 설정된다. 또, 콘덴서(50과 83), (86과 54)는 각각 교류적 접지점의 임피던스 저감용의 바이패스 콘덴서이다. 동일하게 바이어스용 임피던스(91)와, 에미터 임피던스(95과 96), 온도보상용 다이오드(90과 92)에 의하여, 트랜지스터(75과 76)의 바이어스 조건은 설정된다.

수상관 구동회로에 쓰이는 경우, 상기의 에미터 임피던스(95와 96)는 수상관(78)의 관내 방전시의 보호 소자로서의 역할도 겸한다. 트랜지스터(77)로 이루는 상기의 캐소드 전류 검출회로는, 수상관(78)의 발광휘도를 제어하도록, 휘도에 해당하는 캐소드(79)의 단자 전류를 검출한다. 트랜지스터(77)는 에미터 플로워 회로로서 상기의 출력 신호를 수상관(78)에 전송하는 동시에, 에미터에 흘러 들어가는 캐소드 전류를 콜렉터에 접속된 검출저항(99)을 통해서 전압 변환하여 검출 출력단자(100)으로 출력한다.

콘덴서(97)는, 트랜지스터(77)로 이루는 에미터 플로워 회로의 과도 응답의 비대칭성을 보상하는 바이패스 콘덴서이다.

다이오드(98)는, 트랜지스터(77)의 역내압을 보증하는 보호소자이다. 또, 임피던스(101)는 트랜지스터(77)의 기생용량과 접지 사이에 직렬로 삽입되고, 증폭회로의 부하용량의 증가를 방지한다. 코일(102)과 덤핑 저항(103)은 직렬 피킹용 소자이고, 임피던스(104)는 상기의 관내방전에 대한 증폭히로의 보호회로이다.

또한, 상술한 제1의 수단을 사용하여 본 발명을 수상관 구동회로에 적용한 경우의 또 다른 실시예의 골격을 제12도에 나타내고, 그 실용적인 회로예를 제13도에 나타낸다. 제13도에 있어서는, 제12도에 있어서 알기 쉽게 나타낸 것과 같이, 전류 미러회로 CM1, CM2를 사용하므로서, 피킹용 콘덴서에 흐르는 충방전 전류를 양성분 함께 부하측에 공급하여, 증폭회로의 과도응답의 대칭성을 향상시키고 있다.

제13도에 있어서, 신호원(1)에서 입력 신호는 에미터 플로워 회로를 구성하는 트랜지스터(109)와 (110)을 통해서 SEPP을 구성하는 트랜지스터(15와 16)에 가해진다. 이 경우에, 서로 이극성인 트랜지스터(109와 110)는, 트랜지스터(15와 16)의 바이어스 전압원을 겸하여 구비하고, 트랜지스터(15와 16)로 이루는 SEPP와의 합성 회로는 [다이아몬드 회로]라고 불러지고 다용되고 있다.

피킹용 콘덴서(32)에 흐르는 충방전 전류 중 트랜지스터(15)에 흐르는 전류 성분은, 트랜지스터(113과 114와 115)로 이루는 전류 미러 회로와 트랜지스터(120과 121과 122)로 이루는 전원(24)의 양극측의 전류 미러 회로를 통해서, SEPP를 구성하는 트랜지스터(75와 76)의 베이스에 공급한다.

상기의 충방전 전류중 트랜지스터(16)에 흐르는 전류 성분은, 상기의 트랜지스터(122)의 콜렉터 전류에 대해서 상보적으로 트랜지스터(75와 76)의 베이스에 공급된다. 출력 단자(5)의 전압은, 트랜지스터(75) 베이스 전압을 궤환 임피던스(7)와 입력 임피던스(27)를 통한, 부궤환에 의하여 제어하므로서 안정화된다.

이상과 같이 전류 미러 회로를 사용하므로서, 트랜지스터(15)의 콜렉터 전류가 흐르는 넓은 주파수 대역내에 있어서, 출력의 과도 응답 특성을 개선할 수 있다. 그때, 트랜지스터(121)에도 상기의 충방전 전류가 흐르므로서의 소비전력의 증가는, 상기의 각 전류 미터 회로의 입출력 전류비를 정하는 임피던스(116과 118), (123과 125)의 각각 비를 적당히 설정하므로서 제어할 수 있다.

또 트랜지스터(120)의 소비전력 저감 때문에 그 콜렉터에는 저항(126)을 접속한다. 또한, 트랜지스터(120)의 베이스 측에 미러 효과에 의한 악영향을 미치지 않도록, 저항(126)과 병렬로 바이패스콘덴서(127)를 부가한다. 베이스 접지 구성의 트랜지스터(3과 4와 119)는, 각각 전단과의 사이에서의 캐스코드 회로를 구성하여 미러 효과를 억제하는 역할을 한다.

그리고 다이오드(90)에 의하여 AB급에 바이어스된 트랜지스터(76)의 콜렉터 전류에서, 저항(99)을 통해서 단자(100)에서 캐소드 전류를 검출할 수 있다. 콘덴서(128)는, 상기의 127과 동일한 바이패스콘덴서이다. 또, 상기의 입력 임피던스(27)과 병렬로 저항(105)과 콘덴서(106)의 직렬 합성 회로를 부가하므로서, 증폭회로의 주파수 대역을 확대할 수 있다. 제8도에 있어서, 각 트랜지스터의 베이스 저항(93과 94), (107과 108), (111과 112)는, 기생발진을 억제하는 안정화 저항이다.

이상, 푸시풀 회로를 사용하여 피킹용 콘덴서의 충방전을 촉진하므로서 광대역화를 도모한 본 발명의 실시예에 대해서 설명했다. 그러나, 상술한 피킹용의 각 콘덴서를, 100MHz에도 이르는 고주파 신호에 적용한다거나, 고 이득의 용량성 부하 구동 회로에 적용하도록 용량치를 증가하는 경우에는 소자 자체의 직렬 공진이 문제가 된다. 공진 주파수 전후에서의 주파수 특성의 금변에 기인하여 신호 파형에 디스토션이 생기기 때문이다.

본 발명에 사용되는 피킹용 콘덴서로서 바람직한 콘덴서의 실시예를 제14(a), 14(b), 14(c), 14(d)도에 나타낸다. 제14도의 (a)에 나타내는 회로를 사용하므로서, 복수의 직렬 공진 주파수의 높은 소용량의 콘덴서(131에서 133)를 병렬 접속하여 얻어지는 단자(129와 130) 사이의 병렬합성 용량을, 상기의 피킹용 콘덴서로서 사용할 수 있다.

또, 제14(b)도에 나타내는 관통 콘덴서(134)의 장착 쇠장식을 단자(129)에, 리드선 단자(136과 137)를 단락하여 단자(130)에 접촉하므로서 상기의 파킹용 콘덴서로서 사용할 수 있다. 또한 관통 콘덴서라고 하는 것은 파이프에 리드선을 관통시켜, 그 리드선과 파이프 사이에서 용량을 갖게 한 것이다.

일반적으로 관통 콘덴서는 리드선의 삭감에 의하여, 직렬 공진 주파수가 극히 높다고 하는 특징을 나타내지만, 도시와 같이 리드선을 단락하므로서 또한 공진주파수를 높을 수 있다. 또 리드단자 측과 장착 쇠장식측의 어느쪽 단자를 교류 접지점측에 사용해도 좋다.

또한, 제14(a)도에 나타낸 바와 같이 병렬 합성 용량을 사용해도 좋고, 후술하는 제14(c), 14(d)도에 나타내는 바와 같이 더욱 고주파화도 가능하다. 또, 관통 콘덴서를 3단자 콘덴서에 치환하여, 관통 콘덴서에 대해서도 동일하게, 관통되어 있는 단자간을 단락간 2단자 회로를 피킹용 콘덴서로서 사용한 경우에도 공진주파수를 높힐 수 있다.

다음에, 직렬 공진 주파수의 근방까지 유효하게 피킹용 콘덴서로서 동작시키기 위해서는, 제14(c)도에 표시와 같이, 직렬저항(139)를 삽입하여 공진의 영향을 억제할 수 있다. 또, 피킹을 더욱 고주파까지 유효하게 실시하기 위하여는, 제14(d)에 표시와 같이 콘덴서(140)보다도 공진주파수가 높은 콘덴서(142)를 병렬로 부가한다.

또한, 관통 콘덴서가 통전되는 2단자의 한쪽의 단자와 상기의 통전하는 2단자 이외의 단자와의 사이에 상기의 제14(c), 14(d)의 회로나 혹은 콘덴서를 접속하고, 상기의 2단자의 다른 한쪽의 단자와 상기의 통전하는 2단자 이외의 단자와의 사이의 용량을 피킹 콘덴서로서 사용한 경우에도, 상기와 동일한 효과를 얻을 수 있다.

이 경우의 피킹 콘덴서의 실시예를 제15도에 나타낸다. 제16도도 피킹 콘덴서의 또 다른 실시예를 나타내는 회로도이므로 참조바란다. 제16도에서 TEC는 3단자 콘덴서를 나타낸다.

이어서, 상술한 제2의 수단을 사용하여, 궤환 임피던스를 능동 소자의 저 임피던스 단자에 접속하므로서, 출력 신호를 전류신호로서 광대역으로 궤환 가능케한 실시예 제17도에 나타낸다.

제17도에 있어서는, 트랜지스터(9)의 에미터에 궤환 임피던스(7)를 접속하므로서, 출력 신호를 광대역 전신 신호로서 트랜지스터(9)의 콜렉터에서 정상으로 꺼낼 수 있다. 이것은 트랜지스터(9)의 에미터와 같은 저 임피던스 단자에 있어서는, 각종의 기생 용량의 영향에 의한 시정수의 증대가 억제되기 때문이다.

또, 단자(2)에서 트랜지스터(9)의 베이스에 입력된 신호는, 상기의 궤환된 광대역 전류 신호에서 차인되어 트랜지스터(9)의 콜렉터에서 역상으로 꺼낼 수 있다. 트랜지스터(9)의 콜렉터에서 얻어진 합성 신호는, 반전앰프(143)으로 증폭되어 단자(5)에서 출력된다.

특히, 반전 앰프(143)의 출력 형식이, 출력 저항을 사용하지 않고 상보형 능동 소자에 의한 푸시풀회로만으로 이루는 다이나믹 부하 형식의 경우에, 본 실시예는 호적이다. 왜냐하면, 후술과 같이 다이나믹 부하 형식으로 하므로서 고 임피던스가 된 출력점으로 궤환 임피던스(7)를 접속하므로서, 더욱 광대역화도 가능해지기 때문이다.

다음에, 제17도에 나타낸 상술한 제2의 수단을, 푸시풀 회로를 구비한 반전 앰프를 사용하여 실현한 실시예를 제18도에 나타낸다. 제18도에 있어서, 반전 앰프는 베이스를 콘덴서(34)를 통하여 상호 결합된 트랜지스터(16과 35)로 이루는, 에미터 접지 회로로 구성되고, 그 출력이 트랜지스터(75와 76)으로 이루는 SEPP를 통해서 단자(5)에서 출력된다.

그때, 궤환 임피던스(7)를 통한 부궤환에 의하여 출력은 안정된다. 제18도에 있어서는, 출력 전압 검출을 위한 궤환 임피던스(7)의 접속점을 트랜지스터(35)의 콜렉터에 설치하여 후술하는 바와 같이 광대역화를 도모하고 있지만, 출력 전압이 나타나는 개소이면 궤환 임피던스(7)의 접속점은 트랜지스터(75)의 에미터 단자(5)등도 가능하다.

또, 트랜지스터(9)의 에미터와, 교류적 접지점 등이라고 하는 상기의 출력 전압 검출을 위한 궤환 임피던스(7)의 접속점과 개소와의 사이에 새로 신호 전류 보강용 임피던스를 부가하므로서, 회로전체의 전압 이득을 증가시킬 수 있다. 바이패스 콘덴서(144)는, 트랜지스터(75와 76)의 베이스를 강력히 구동하기 위하여, 신호 전류를 바이어스 임피던스(91)을 통하지 않고 공급한다.

이어서, 상술한 제2의 수단을 사용하여 더욱 광대역화를 가능케 하는 실시예를 제19도에 나타낸다. 제19도에 있어서는, 궤환 임피던스(7)가 접속되는 능동 소자(9)의 저 임피던스 단자에, 신호 전류원(145)에서 단자(2)를 통해서 전류신호를 입력하고 있다. 전류 입력 형식으로 하므로서, 상기의 저 임피던스 단자에 있어서는 시정수가 작다고 하는 특징에서, 신호 입력 경로에 있어서의 주파수대역도 확대될 수 있다.

또한 제19도에 있어서는, 트랜지스터(9)가 베이스 접지 형식에 의하여 사용되고 있으므로하여 입력 단자(2)에 나타나는 미러 효과의 영향을 억제할 수 있다.

또한, 제19도에 있어서는, 트랜지스터(9)가 베이스 접지 형식에 의하여 사용되고 있음으로 하여, 입력 단자(2)에 나타나는 미러 효과의 영향을 억제할 수 있다. 또 제19도에 표시와 같이, 신호 전류원(145)를 사용한 신호원(146)에는, 신호원 임피던스를 고려하거나, 혹은 전압 전류 변환용의 입력 임피던스(8)를 직렬 삽입하므로서, 신호 전압원(1)을 사용한 신호원(147)을 적용할 수 있음은 말할 나위도 없다. 반전 앰프(143)에는 임의의 방식의 회로를 적용 가능한 것은 말할 나위도 없다.

제19도에 나타낸 실시예에 각종의 피킹을 실시하고, 더욱 광대역화를 가능케한 것을 특징으로 하는 실시예의 골격을 제20도에 나타내고, 그 실용적인 회로를 제21도에 나타낸다.

제20도 있어서, 143은 반전 앰프이고, 제10도에 표시하는 회로를 내포하는 반전 앰프로 이루고 있다.

제21도에 있어서는, 제1도에 표시한 실시예의 동작과 동일하게, 입력신호가 트랜지스터(148)와 입력 임피던스(8)를 통해서 전류변환된 후, 후단의 앰프의 부 궤환 작용에 의하여 궤환 임피던스(7)를 통해서 증폭된 전압에 역변환되어 출력된다.

도시된 각종의 피킹에 대해서 설명한다. 콘덴서(149)와 저항(150)은 상기의 전류 변환시에 고역의 주파수 성분 증강을 하고, 코일(152)는 트랜지스터(9와 12)의 기생용량에 기인하는 대역 열화를 억제하기 위한 병렬 피킹 소자이다. 동일하게, 콘덴서(21과 138, 159)도 피킹 콘덴서이다. 코일(166과 168)및 덤핑 저항(167과 169)는, 트랜지스터(75와 76)의 기생용량에 기인하는 대역 열화를 억제하기 위한 직렬 피킹 소자이다.

다음에 각종 바이어스용 다이오드에 대해서 설명한다. 다이오드(153)는 트랜지스터(12)의 바이어스용인 동시에 바이패스 콘덴서(154)를 병용하므로서 저항(11)의 저항치 억제에 의하여 시정수를 삭감하고, 광대역화를 도모하는 효과도 있다.

투에나 다이오드(155)는, 바이패스 콘덴서(157)과의 상호 작용에 의하여, 트랜지스터(9)의 베이스를 교류적으로 접지한다.

다이오드(160부터 162)는, 바이패스 콘덴서(163)과의 상호 작용에 의하여, 트랜지스터(15)와 (16)를 AB급으로 바이어스 한다.

SEPP를 구성하는 트랜지스터(15와 16)에 충분한 바이어스 전류를 흘리므로서, 양 트랜지스터의 스위칭을 고속화하여, 후단의 베이스 접지 트랜지스터(3과 4)의 구동능력의 향상을 도모하고 있다. 다이오드(84와 85) 및 바이어스 저항(170)의 역할로, 트랜지스터(4)는 AB급으로 트랜지스터(22)는 C급으로 바이어스 된다. 베이스 접지 트랜지스터(22)는 상술과 같이 피킹 콘덴서(21)의 충방전을 촉진하고, 강도 높은 피킹을 가능케 한다. 바이패스 콘덴서(54와 86)은 트랜지스터를 교류적으로 접지한다. 다이오드(90과 92) 및 바이어스 저항(91)은, 상술과 같이 트랜지스터(75와 76)을 AB급으로 바이어스 한다.

이어서, 고 임피던스를 나타내는 출력 신호 검출부에 궤환 임피던스를 접속한, 상술의 제3의 수단의 실시예의 골격을 제22도에, 그 실용적인 회로를 제23도에 나타낸다. 제22도에 있어서, CA는 임피던스 변환 앰프이고, 제23도에 있어서의 트랜지스터(75, 76) 저항(95, 96)등으로 이루는 것이다.

제23도에 있어서는, 출력 신호가 나타나는 동시에, 고 임피던스를 나타내는 트랜지스터(16과 35)의 콜렉터의 상호 접속점에 궤환 임피던스(7)를 접속하고, 트랜지스터(75와 76)으로 이루는 SEPP를 통해서 단자(5)의 출력 임피던스를 저감하고 있다.

종래의 증폭 회로에 있어서는, 궤환 임피던스의 부하 효과를 억제하도록 제23도중의 파선 배선 표시와 같이, 상기의 궤환 임피던스(7)을 배제한 후에 저 임피던스의 출력 단자(5)에 궤환 임피던스(174)를 접속하는 것이 일반적이었다. 그러나, 종래와 같이 고 임피던스를 나타내는 출력점을 남긴 경우에 증폭 회로의 개루프이득의 주파수 특성은, 그 출력점에 있어서의 극히 큰 시정수의 영향에 의하여, 제24(a)도의 실선(175)에 표시와 같이 저 주파대역의 이득 과잉으로 증대해 버린다.

이와 같이 개루프이득의 고저 차가 현저하게 큰 경우에는, 여하히 부궤환을 해도 이득의 평탄화를 도모하려해도, 제24(a)도의 파선(176)에 표시와 같이 폐루프이득의 저주파대역에 있어서의 증대는 억제 할 수 없다. 그런데 본 발명의 실시예와 같이, 고 임피던스를 나타내는 출력점에 궤환 임피던스를 접속한 경우의 개루프이득의 주파수 특성은, 그 출력점에 있어서의 시정수를 적절히 삭감할 수 있기 때문에, 제24(b)도의 실선(177)에 표시와 같이, 저주파역의 이득을 필요 최소한의 크기로 억제할 수 있다.

따라서, 부궤환을 실시하여 이득을 더욱 평탄화를 도모하므로서, 제24(b)도의 파선(178)에 표시와 같이 폐루프 이득의 주파수 특성은 평탄화하여 증폭회로의 광대역화가 가능해진다.

또, 제24도에 있어서는, 트랜지스터(75와 76)로 이루는 SEPP를 사용하여 단자(5)의 출력 임피던스를 저감하고 있지만, 본 발명에 있어서는 상기의 SEPP를 사용하지 않아도, 전류증폭 작용을 갖는 에미터 플로워 등의 버퍼 앰프이면 적용 가능한 것은 말할 나위도 없다. 또한, 상기의 버퍼 앰프에 해당하는 수단을 사용하지 않고, 궤환 임피던스를 접속하기 이전은 고 임피던스를 나타내고 있던 상기의 출력점을 출력 단자(5)에 적접으로 접속해도 좋다. 그 경우에, 증폭회로의 출력 임피던스는, 부궤환의 작용으로 저감한다.

이상과 같이 고 임피던스를 나타내는 출력 신호검출부에 궤환 임피던스를 접속한 실시예는, 이미 제13도와 제18도, 제21도에 있어서도 나타냈다. 본 발명을 적용하는 동시에, 피킹을 강화한 정상 앰프의 실시예의 골격을 제25도에, 그 실용적인 회로를 제26도에 나타낸다. 제25도에 있어서, CA는 임피던스 변환 앰프이고, 143은 반전 앰프이다.

제26도에 있어서는, 궤환 임피던스(7)를 통해서 트랜지스터(16)의 에미터에 직렬 궤환을 실시하고 있기 때문에, 증폭회로의 입력 임피던스를 높게 할 수 있다. 또, 콘덴서(21)에는 부궤환의 안정화를 위하여 주파수 대역을 제한하는 역할이 있다.

본 실시예의 직류 이득은 저항(179)와 궤환 임피던스(27)의 저항비에 의하여 정하여 진다. 콘덴서(37)과 코일(166과 168)도 상술한 소자와 동일하게 피킹을 위하여 사용되고 있다.

이어서, 적은 소자수의 회로구성을 사용하여, 전류 신호를 직류 영역에서, 푸시풀 형식으로 전송하므로서 광대역을 가능케한 실시예의 골격을 제27도에 그 실용적인 회로를 제28도에 나타낸다.

제28도에 있어서는, 입력 단자(2)에 나타난 신호 전압이 직류 영역에서 트랜지스터(16)의 베이스에 가해지는 동시에, 임피던스(181)를 통해서 트랜지스터(35)의 베이스에도 가해지고, 2개의 출력 트랜지스터(16, 35)를 사용하는 것만으로 푸시풀 동작이 가능해진다.

이 경우에, 입력 신호의 전류 성분이 임피던스 회로망을 통해서, 트랜지스터(16)와 (35)의 각각의 베이스에 분류한다고도 생각된다. 또한, 입력 단자(2)에 나타난 상기의 신호 전압의 고주파 성분은, 바이패스 콘덴서(34)을 통하므로서, 상기의 직류 성분 보다도 강조되어 트랜지스터(35)의 베이스에 가해진다.

또, 상기의 출력 트랜지스터(16과 35)의 베이스 구동전압은, 입력 신호가 전압신호인 경우와 같이, 진폭 제한을 받지 않는다. 따라서, 회로의 개루프이득의 이득 주파수 대역폭적은 증가한다. 결과적으로, 신호 전류원(145)로부터의 전류신호는 궤환 임피던스(7)를 통해서 광대역으로 전압 변환되어 출력 단자(5)에 나타난다. 콘덴서(32과 37)는 피킹용 소자이지만, 삭제 가능한 것은 말할 나위도 없다. 동일하게, 바이패스 콘덴서(34)를 삭제해도 본 발명의 효과는 얻어지는 것은 물론이다.

또한, 제19도와 같이, 신호 전류원(145)는 입력 임피던스를 직렬로 접속한 신호 전압원으로 치환할 수도 있다. 또, 전류 신호를 직류 영역에서 고주파 영역가지 효율 좋게 푸시풀 형식으로 전송하므로서, 더욱더 광대역화를 가능케한 실용적인 실시예의 골격을 제29도, 제30도, 제31도, 제32도 및 제33도에 나타내고, 이들의 실용적인 회로를 제34도에 나타낸다. 제33도에 있어서, 183은 집적 회로를 나타낸다.

제34도에 있어서는, 전원(10)의 비교적으로 저전압의 집적회로(183)의 단자(191)에 입력된 전압 신호를 전류신호로 변환후, 베이스 접지 트랜지스터(184)를 통해서 전원 전압이 높은 증폭 회로부에 입력한다. 따라서, 고전압부와의 사이에 트랜지스터(184)를 개재시키는 것으로, 광대역 특성 실현이 용이한 반도체 집적 회로(183)를 내전압 초과에 의한 파괴의 걱정 없이 사용 가능하다.

증폭 회로부에 있어서는, 제28도와 동일하게, 상기의 전류 신호가 궤환 임피던스(7)를 통해서 출력 전압 신호로 변환된다. 그때에 상기의 전류 신호가, 고주파로 증대하는 출력 트랜지스터(16)과 (35)의 베이스 구동전류로서 낭비되는 일이 없고, 효율적으로 궤환 임피던스(7)에 공급되도록 트랜지스터(185와 186)으로 이루는 SEPP를 사용하고 있다.

상기의 SEPP의 바이어스를 설정하기 위하여 다이오드(48과 49) 및 저항(198과 199)을 사용하는 동시에 상기의 신호전류를 바이패스하여 안정된 바이어스 전압을 얻기 위하여 콘덴서(50)를 사용한다. 또, 트랜지스터(185와 186)로 이루는 SEPP의 전력 전압을, 임피던스(180과 187 및 182와 189)를 통해서 분압하므로서, 출력 트랜지스터(16과 35)의 각각의 베이스 구동전압을 얻고 있다.

바이패스 콘덴서(188과 190)는, 고주파에 있어서의 상기의 베이스 구동전압을 증강한다. 각 트랜지스터 베이스에 직렬 삽입되고 있는 저항(185과 196)과 (197,112,200,93,94)가 발진 방지를 위한 안정화 저항인 것은 말할 나위도 없다.

다음에, 상술한 제13도에도 표시한 [다이아몬드 회로]를 광대역 신호에 적용가능케 하면 실시예를 제35도에 나타낸다. 제35도 중의 트랜지스터(202와 203)는 후단의 트랜지스터(75와 76)으로 이루는 SEPP를 구동하는 에미터 플로워 회로인 동시에, 트랜지스터(75와 76)의 바이어스 설정회로의 역할을 겸하여 구비한다.

그러나, 종래의 [다이아몬드 회로]에 있어서는 제13도에 표시한 전단의 에미터 플로워 회로를 구성하는 트랜지스터(109와 110)의 각각의 베이스ㆍ콜렉터간 기생용량의 합이 입력용량이 되고, 고주파에 있어서는 버퍼 앰프로서 본래 필요한 고입력 임피던스가 얻어지지 않는다.

특히 [다이아몬드 회로]의 전단이 다이나믹 부하 형식에 대표되는 비교적으로 출력 임피던스가 높은 회로인 경우에는, 부하가 무거워짐에 따라 충분히 주파수 대역이 확보되지 않는 적이 많다. 본 실시예를 나타내는 제35도에 있어서는, 전단의 에미터 플로워 회로를 구성하는 트랜지스터(202와 203)의 각각의 콜렉터를 후단의 SEPP의 출력에 접속하므로서, 버퍼 앰프로서 본래 필요한 고 입력 임피던스를 확보하고 있다.

즉, 전단의 에미터 플로워 회로를 구성하는 트랜지스터의 콜렉터에, 베이스에 입력된 신호와 대략 동등한 신호를 가하므로서, 이들의 베이스ㆍ콜렉터 사이의 기생 용량에 흐르는 전류를 억제하여 입력 용량을 저감하고 있다. 또, 제35도에 표시한 실시예의 특징으로서는, 바이어스용 전압원(201)과 에미터 저항(95와 96)의 작용에 의하여, 후단의 SEPP를 A급 혹은 AB급으로 바이어스하여 구성 트랜지스터(75와 76)에 충분한 바이어스 전류를 흘릴 수 있고, 고속 광대역화가 가능한 것이다.

또, 반대로 바이어스용 전압원(201)의 극성을 반전하여 후단의 SEPP를 C급으로 바이어스 하고, 회로의 소비전력을 삭감하는 것도 가능하다. 상기의 바이어스 설정의 정밀도 향상 및 안정화를 도모하기 위하여는, 도시와 같이 트랜지스터(202와 203)을 정전류원(204와 205)에 의하여 바이어스 하는 것이 바람직하다. 그러나, 상기의 정전류원(204와 205)이 저항 및 기타의 임피던스로 치환 가능한 것은 물론이다.

또, 대진폭 동작시 및 정전기 방전시 부하의 수상관의 관내 방전시 등에 트랜지스터(75와 76,202,203) 베이스ㆍ에미터 간에 내압을 넘는 역전압이 인가되지 않도록, 각 트랜지스터의 베이스ㆍ에미터 사이에 보호 다이오드를 병렬 부가할 수 있음은 물론이다.

제36도는, 제35도의 실시예의 변형이므로, 참조 바란다. 다음에 본 발명의 [다이아몬드 회로]를 증폭회로의 종단의 버퍼 앰프에 적용한 실시예를 제37도에 나타낸다.

제37도에 있어서도, 회로의 부궤환 동작에 의하여, 단자(2)에 입력된 전류신호는 궤환 임피던스(7)를 통해서 출력전압 신호로 변환된다. 제37도에 있어서도 전단의 에미터 플로워 회로를 구성하는 트랜지스터(202와 203)의 각각의 콜렉터를, 후단의 SEPP의 출력인 트랜지스터(76과 75)의 에미터에 각각 접속하고 있다.

또, 제37도에 나타내는 실시예의 특징은, 트랜지스터(202와 203)의 각각의 에미터를 콘덴서(206)를 통해서 접속하므로서, 후단의 SEPP를 구성하는 트랜지스터(76과 75)의 구동 능력을 향상시키고 있는 사실이다. 트랜지스터(76과 75)의 베이스는 양자 모두, 출력 전압 신호의 상승시와 하강시에는 각각 트랜지스터(203와 202)에 의하여 구동된다.

또 안정화 저항(207)을 콘덴서(206)에 직렬접속하므로서, 트랜지스터(202)와 (203)의 에미터를 결합하므로서 발진은 억제된다. 동일하게, 베이스 저항(212와 213)도 트랜지스터(202와 203)의 발진을 억제한다. 또 제35도에 나타낸 실시예에 관한 설명과 동일하게, 다이오드(210과 211)는 트랜지스터(202와 203)을 보호하기 위하여 사용되고 있다. 또한, 후단의 SEPP를 구성하는 트랜지스터(76와 75)의 바이어스용 저항(91)은 다이오드 등의 정전압 소자 및 회로로 치환한다거나 바이패스 콘덴서를 병렬로 부가할 수 있음은 물론이다.

제38도는, 제37도의 실시예의 골격을 나타내는 회로도이므로 참조 바란다. 이어서, 더욱더 광대역화의 가능한 본 발명의 [다이아몬드 회로]의 실시예를 제39도에 나타낸다.

제39도에 있어서는, 전단의 에미터 플로워 회로를 달성하는 트랜지스터(202와 203)의 베이스 사이를 바이어스용 전압원을 통하지 않고 접속할 수 있다. 따라서 [다이아몬드 회로]의 입력 단자에 접속되는 소자수를 최대한으로 삭감할 수 있기 때문에 버퍼 앰프로서 본래 필요한 고입력 임피던스가 얻어진다.

그 위에, 코일(214)와 덤핑저항(215)로 이루는 단일의 피킹 회로를 사용하므로서 더욱더 광역화를 도모할 수 있다. 또, 에미터 플로워회로를 구성하는 트랜지스터(202와 203)의 각각의 콜렉터에는, 바이패스 콘덴서(220)와 트랜지스터(221) 및 바이패스 콘덴서(217)와 트랜지스터(216)을 통해서 입력에 거의 동등한 신호를 가하므로서 입력 임피던스의 증가를 도모하고 있다.

그때, 바이패스용 임피던스(216과 219)의 각각에 전류원(204와 205)의 전류를 흘려서 트랜지스터(202와 203)의 베이스ㆍ콜렉터 사이의 바이어스 전압을 설정하므로서, 트랜지스터(202와 203)의 포화를 방지하는 동시에 기생용량 자체의 저감과 트랜젠트 주파수의 고주파화를 도모한다. 상기의 전류원(204와 205)은, 바이어스 전류만 흐르게 하는 것이면 저항 등의 임의의 소자나 회로로 대체 가능하다.

동일하게, 바이어스용 임피던스(216과 219)도 바이어스 전압을 발생시키는 것이면 다이오드 및 전압원 회로 등의 임의의 소자나 회로로 대체 가능하다. 또, 후단의 SEPP를 구성하는 트랜지스터(75와 76)의 각각의 베이스를, 트랜지스터(218와 221)의 어느 한 쪽의 베이스에 각각 접속하므로서 상기의 트랜지스터(75와 76)의 바이어스 전류를 임의로 설정가능한 것은 물론이다.

더욱더 고속 광역화를 가능케한, 본 발명의 [다이아몬드 회로]의 실시예를 제40도에 나타낸다. 본 실시예에 있어서는 전단의 에미터 플로워 회로를 구성하는 트랜지스터의 각각의 에미터를, 후단의 SEPP를 구성하는 트랜지스터 중 각각에 동극성의 소자의 베이스에 접속하므로서, 부하의 구동 능력을 향상하고 있다.

제40도중의 상기의 전단 에미터 플로워 회로를 구성하는 트랜지스터(202와 203)의 에미터는, 각각에 결합 콘덴서(22와 223)을 통해서 동극성의 트랜지스터(76와 75)에 접속되어 있다. 각각의 베이스 저항(94와 93)은, 상술과 같이 안정화 저항이기 때문에 비교적 낮은 값으로 억제되어 있다. 상기의 종족 접속된 2조의 동극성 트랜지스터(202와 76) 및 (203과 75)에 있어서는, 각각에 신호 전압의 하강시와 상승시에 양자의 에미터 전류를 순방향으로 증대시키므로서, 부하의 구동 속도를 최대한으로 높일 수 있다.

그래서, 트랜지스터(202와 203)의 에미터 사이의 결합은 직류 전달용의 임피던스(224와 225)를 개재시키므로서 후단의 구동능력에 지장을 초래하는 일이 없이 억제 가능하다. 또, 제39도에 표시한 실시예와 동일하게 본 실시예에 있어서도 입력단자에 접속되는 소자수를 최대한으로 삭감할 수 있기 때문에, 버퍼 앰프로서 본래 필요한 고입력 임피던스가 얻어진다.

또, 임피던스(216과 226) 및 (219와 227)가, 트랜지스터(75와 76)의 바이어스 전류 설정과 트랜지스터(203와 202)의 콜렉터 바이어스 전압 설정을 위하여 사용되고 있는 것은 물론이다. 또한, 바이패스 콘덴서(217과 220)가 삭제 가능한 것은 물론이다.

또, 제40도에 있어서는, 트랜지스터(2302)의 콜렉터를 트랜지스터(76)의 에미터에서 떼고 접지점 등의 교류적 접지점에 접속하여, 트랜지스터(203)의 콜렉터를 트랜지스터(75)의 에미터에서 떼고, 전원(24)의 양극 등의 교류적 접지점에 접속해도, 상기의 고속화 효과를 얻을 수 있음은 물론이다. 제41도는, 이러한 실시예를 나타내는 회로도이다. 또 제42도는, 제39도의 실시예의 골격을 나타내는 회로도이므로 참조바란다.

최후에, 코일을 사용한 직병렬 피킹 회로를 사용한, 본 발명의 실시예를 제44도 및 제45도에 각각 나타낸다. 본 실시예의 특징은, 종래는 전력소비를 수반하는 저항을 새로 부가하므로서 실시되고 있던 덤핑을, 콘덴서를 통해서 기존의 출력 저항을 사용하여 실시하도록 하므로서 광대역화를 가능케한 점이다.

제43도는, 종래의 에미터 접지증폭회로를 나타내는 회로도이지만, 이 에미터 접지증폭회로의 출력 주파수 대역은, 출력저항(33)과 부하용량(6)을 내포하는 트랜지스터(16)의 콜렉터 측의 용량에서 구해지는 출력측의 시정수에 반비례하므로서 제한된다. 그래서, 상기의 출력 주파수 대역을 확대하도록 상기의 콜렉터 측 용량과의 사이에서 병렬 공진이 생기는 병렬 피킹용 코일(74)과, 직렬 공진이 생기는 직렬 피킹용 코일(102)를 도시한 바와 같이 삽입하는 것이 종래는 일반적이었다.

직렬 피킹용 코일(102)는, 도중의 회로에서 한번 뗀 후에, 코일(74)의 출력 저항(33)에 접속되어 있지 않은 쪽의 단자에 트랜지스터(16)의 콜렉터를 접속하여, 트랜지스터(16)의 콜렉터와 출력 단자(5)와의 사이에 직렬 삽입할 수 있다. 증폭회로의 주파수 특성의 평탄화를 도모할 때에는, 상기의 코일(74)의 공진에 대해서는 출력 저항(33)에 의한 덤핑의 저절로 동작하기 때문에, 임피던스를 조정하기만 해도 된다. 코일(102)에 대해서는 덤핑 저항(103)을 병렬로 부가할 필요가 있다.

그러나, 상기의 주파수 특성의 평탄화와 대역 확대를 양립시킨 경우에는, 상기의 저항(103)에 있어서의 공진 에너지 소비의 영향으로부터 공진의 Q를 저감하여 출력 주파수 대역을 충분히 확대할 수 없다. 제44도에 표시하는 본 발명의 실시예에 있어서는, 상호 접속된 병렬 피킹용의 코일(74)와 직렬 피킹용 코일(102)의 상기의 상호 접속되어 있지 않은 쪽의 단자 사이에 결합용의 콘덴서(228)을 병렬 접속한다.

콘덴서(228)를 통해서 기존의 출력 저항(33)에 트랜지스터(16)의 출력 신호 전류를 흐르게 하는 데에 더하여, 상기의 직렬 공진의 덤핑에도 출력 저항(33)을 병용할 수 있으므로 하여, 본 실시예에 있어서는 광대역화가 가능해진다. 또, 직렬 피킹용의 코일(102)은 제43도의 경우와 동일하게, 도중의 회로에서 한번 뗀 후에, 코일(74)의 출력 저항(33)에 접속되어 있지 않은 쪽의 단자에 트랜지스터(16)의 콜렉터를 접속하여, 트랜지스터(16)의 콜렉터와 출력단자(5)와의 사이에 직렬 삽입할 수도 있다.

이 경우에도, 상호 접속된 병렬 피킹용 코일(74)과 직렬 피킹용 코일(102)의, 상기의 상호 접속되어 있지 않은 쪽의 단자간에 결합용 콘덴서(228)를 병렬 접속하므로서, 상기와 동일한 효과를 얻을 수 있다.

또한, 제44도에 나타낸 회로구성에 더하여, 코일(74와 102)의 접속점과 출력단자(5)의 사이에 또 하나의 직렬 피킹용 코일을 직렬로 삽입할 수 있다, 그 경우는, 직렬 피킹용 코일을 분할하는데에 해당하고, 트랜지스터(16)의 콜렉터측의 기생용량과 부하용량의 비율에 대응한 피킹의 최적화가 가능해진다.

또 제45도에 볼 수 있는 바와 같이, 베이스를 교류적으로 접지하여 에미터에 신호를 입력하는 베이스 접지 트랜지스터(3)를, 트랜지스터(16)의 후단에 삽입해도, 동일한 효과가 얻어지는 것은 물론이다.

제46도는, 제27도의 실시예에 있어서, 광대역 증폭회로의 주변을 도체판 LP에 의하여 차폐하여, 광대역 증폭회로로부터의 불필요한 복사를 억제하려고 한 실시예를 나타내는 회로도이므로 참조바란다.

이상, 능동소자에 트랜지스터를 사용하여 실시예를 설명하여 왔지만, FET 등의 반도체 소자나 진공관 등의 임의의 능동소자도 적용 가능인 것은 물론이다. 또, 각 능동 소자나 전압원, 전류원의 극성도 반전가능인 것은 말할 나위도 없다.

부하에 수상관을 상정한 경우에는, 모노 크롬 디스플레이나 투사형 디스플레이, 오실로스코프에 사용되는 단색관 및 컬러디스플레이 등에 사용되고, 복수의 구동전극을 갖는 컬러 수상관, 혹은 플라즈마 표시판 및 액정표시판 등의 임의의 표시소자의 사용이 가능하다.

또, 구동전극으로서는, 캐소드 및 각 그리드, 애노드 등의 신호가 입력되는 온갖 종류의 전극을 고려할 수 있다. 또한, 본 발명의 실시예는, 수상관에 한정되지 않고, 임의의 부하를 구동하는 일반의 광대역 신호 증폭회로 및 신호를 취급하는 임의의 신호처리 회로에의 적용이 가능하다.

본 발명의 실시예로서의 광대역 증폭기를 제48도에 나타낸다. 제48도에 있어서, 증폭부(330)의 출력단자(335)에는, 증폭기의 고주파 특성의 개선을 행하는 병렬 피킹 코일(314)의 한쪽의 단자가 접속되어 있다. 또, 병렬 피킹 코일(314)의 다른 쪽의 단자에는 출력 저항(313)의 한쪽의 단자가 접속되어 있다. 또한, 출력 저항(313)의 다른쪽의 단자(334)는 교류적으로 접지되어 있다. 이것은, 출력 저항(313)의 다른 쪽의 단자(334)를 저항으로 이어서 바이패스 콘덴서로 임피던스를 낮추는 것으로도 대용이 가능하다. 또, 소자의 극성을 전부 반전시켜, 출력 저항(313)의 다른쪽의 단자(334)를 그라운드에 접지해도 좋다.

여기에서, 다음에 제51도 및 제52도를 참조하여 제48도의 동작원리를 설명한다. 제48도의 출력 저항(313)에는, 예를 들면 제51도에 표시와 같은 고전력 금속 피막 저항기가 사용된다. 상기 고전력 금속피막 저항기는, 방열판(307)을 통한 방열 교과에 의하여, 소형파워 트랜지스터와 동등한 소형 형상이 되어 있다, 그 때문에 상기 고전력 금속피막 저항기의 방열판을 디스플레이내 샤시 등에 밀착시켜서 사용하므로서, 증폭기를 소형으로 하여 용이하게 보호할 수 있다. 이 사실로 하여, 디스플레이로부터의 불필요 복사억제가 가능해진다.

이 고전력 금속 피막 저항기는, 구리, 납, 도금 등으로 이루는 리드 프레임(304), 닛켈 크롬 등으로 이루는 저항체(308), 에폭시 수지 등으로 이루는 저항체의 보호막(305), 알루미나 등으로 이루는 기판(306), 구리, 니켓, 도금판 등으로 이루는 방열판(307) 및 내연성 에폭시 수지 등으로 이루는 외장(309)으로 구성된다. 이 방열판(307)은 통상 그라운드에 접지되고 저항(313)과의 사이에 큰 기생 용량이 생긴다. 절연체를 통한 방열판을 사용하여 그라운드에 접지되지 않는 경우에도, 그 전극면적이 크기 때문에, 큰 용량이 기생한다.

또, 이 고전력 금속 피막 저항기의 등가 회로를 제52(a)도에 나타낸다. 제52(a)도에 있어서, 상기의 2개의 리드 프레임(4)은 단자(322,323)에 해당하고, 저항기의 저항체(308)의 저항은 저항(324)에, 상기 저항체(308)의 정전 용량(기생용량)은 용량(320,321)에 각각 해당한다. 따라서, 이 저항기의 총합의 정전 용량의 값은 용량(320, 321)의 값의 합, 즉 2C_R로 간주할 수 있다. 또한, 이 저항의 한쪽의 단자(323)를 교류적으로 접지한 경우의 등가회로를 제52(b)도에 나타낸다. 제52(b)도에 있어서, 상기의 2개의 리드 프레임(304)은 단자(322,323)에 해당하고, 저항기의 저항체(308)의 저항은 저항(324)에 해당한다. 이때, 상기 저항의 정전용량(기생용량)은 용량(320)만이 된다. 따라서, 저항기의 정전 용량의 값의 용량(320)만의 값, 즉 C_g가 된다. 따라서 저항기의 2단자 내의 1단자의 교류적으로 접지하므로서, 본래의 저항기의 기생용량이 삭감되게 된다.

이상의 원리에 의하여, 증폭기의 더 이상의 광대역화 및 증폭기의 저소비 전력화를 가능케 한다.

또한, 여기에서는 일례로서 고전력 금속 피막 저항기의 경우를 설명했지만, 보통의 금속피막 저항기, 시멘트 저항기, 저항 네트워크, 칩 저항 및 후막 저항 등으로도 상기와 동일하게 한쪽 단자의 교류 접지에 의하여 기생 용량을 삭감할 수 있음은 물론이다.

제53도는 제48도에 나타내는 실시예의 보다 구체적인 구성을 나타내는 회로도이다. 제53도에 있어서, 신호원(301)은 본 증폭기의 입력 단자(302)에 접속된다. 여기에서, 입력단자(302)는, 에미터 접지 트랜지스터(310)와 베이스 접지 트랜지스터(311)에 의한 캐스코드 증폭기의 입력에 접속되어 있다. 트랜지스터(310)의 에미터 단자에는, 증폭기의 고주파 특성의 개선을 행하는 에미터 피킹회로(312)가 접속되어 있다.

또, 트랜지스터(311)의 콜렉터 단자에는, 단자(335)를 통해서, 증폭기의 고주파 특성의 개선을 행하는 병렬 피킹 코일(314)의 한쪽의 단자가 접속되고, 다른쪽의 단자에는 출력 저항(313)의 한쪽의 단자가 접속되고, 출력저항(313)의 다른쪽의 단자(334)에는 전원이 접속되고 교류적으로 접지되어 있다. 또한, 상기 트랜지스터(311)의 콜렉터 단자에서 단자(335)를 통해서 분지되고, 본 증폭기의 출력 단자(303)에 접속된다.

이상에 의하여, 출력 저항(313)에 기생하는 용량을 삭감할 수 있고, 증폭기의 더 이상의 광대역화 및 증폭기의 저 소비전력화를 가능하게 한다.

다음에, 본 발명의 또 다른 실시예로서의 광대역 증폭기를 제54도에 나타낸다. 본 실시예는 제54도에 나타내는 바와 같이, 제48도에 나타내는 구성이고 출력 저항(313)과 단자(334) 사이에 출력 저항(336)을 삽입하고, 출력 저항(313)과 출력 저항(336)을 직렬 접속한 것이다.

이와 같이 2개의 저항을 직렬 접속한 경우의 등가회로를 제55(a)에 나타낸다. 이때, 이들 저항의 총합의 기생용량의 값은 4C_R이 된다. 다시, 한쪽의 저항의 한쪽의 단자(323)를 교류적으로 접지한 경우의 등가회로를 제55(b)에 나타낸다. 이때, 이들 저항의 총합의 기생용량의 치는 계산상 3C_R이 되지만, 주파수가 높은 신호대에서는, 파선으로 에워싸인 R과 2C_R이 서로 부정하고, 결과적으로는 제55(c)에 표시와 같이 된다. 이때의 이들 저항의 총합의 기생 용량의 치는 C_R이 되고, 따라서 기생용량의 값은, 최초의 1/4가 된다. 따라서 복수개의 저항을 직렬로 접속한 경우는, 기생용량을 저항의 전체에 대해서 최소 1/4 이하로 삭감될 수 있다.

또한, 그 경우에는, 기생용량의 가장 작은 저항을 증폭부(330) 측에 접속하는 편이 유리한 경우가 많다.

제56도는 제54도에 나타내는 실시예의 더욱 구체적인 구성을 나타내는 블록도이다. 제56도에 있어서, 신호원(1)은 본 증폭기의 입력 단자(302)에 접속된다. 여기에서, 입력 단자(302)는, 에미터 접지 트랜지스터(310)과 베이스 접지 트랜지스터(311)에 의한 캐스코드 증폭기의 입력에 접속되어 있다. 트랜지스터(310)의 에미터 단자에는, 증폭기의 고주파 특성을 개선하는 에미터 피킹회로(312)가 접속되어 있다.

또, 트랜지스터(311)의 콜렉터 단자에는, 증폭기의 고주파 특성을 개선하는 직렬 피킹 회로(347)의 한쪽의 단자가 접속되어 있다.

또, 직렬 피킹 회로(347)의 다른쪽 단자에는 트랜지스터(381)의 베이스 단자가 접속되어 있다. 또한, 직렬 피킹 회로(347)의 다른쪽의 단자에는, 바이어스용으로 직렬 접속된 다이오드(382, 383)의 캐소드측이 접속되고, 애노드 측에는 단자(335)를 통해서 트랜지스터(380)의 베이스 단자가 접속되어 있다. 트랜지스터(380)와 트랜지스터(381)는 SEPP 구성이 되어 있고, 이 증폭부의 출력 단자(303)에 접속되는 부하 용량의 대소에 관계없이 안정된 특성이 기대될 수 있도록 되어 있다.

이어서, 직렬 접속된 다이오드(382,383)의 애노드 측에는, 단자(335)를 통해서 증폭기의 고주파 특성의 개선을 하는 병렬 피킹 코일(314)의 한쪽의 단자가 접속되고, 병렬 피킹 코일(314)의 다른쪽의 단자에는 직렬 접속된 출력 저항(312,336)의 한쪽의 단자가 접속되고, 직렬 접속된 출력 저항(313,336)의 다른쪽의 단자에는 전원 Vcc가 접속되어 교류적으로 접지되어 있다.

또, 트랜지스터(311)의 콜렉터 단자에는 증폭기의 고주파 특성의 개선을 하는 콘덴서(384)의 한쪽의 단자가 접속되고, 콘덴서(384)의 다른쪽의 단자는 병렬 피킹 코일(314)의 단자와 직렬 접속된 출력 저항(313,316)의 단자에 접속되어 있다. 또, 상기 트랜지스터(380,381)의 에미터 단자에서 각각 바이어스용 저항(387,383)이 접속되고, 본 증폭기의 출력단자(303)에 접속된다.

이상에 의하여, 출력 저항(313,336)에 기생하는 용량을 삭감할 수 있고, 증폭기의 더욱 더 광대역화 및 증폭기의 저소비 전력화를 가능케 한다.

이어서, 본 발명의 또 다른 실시예로서의 광대역 증폭기를 제57도에 나타낸다. 제57도에 있어서, 신호원(301)은 본 증폭기의 입력 단자(302)에 접속된다. 여기에서, 입력단자(302)은 에미터 접지 트랜지스터(310)의 입력에 접속되어 있다. 트랜지스터(310)의 콜렉터 단자에는, 정저항 회로(340)의 한쪽의 단자가 접속되고, 다른쪽의 단자에는 출력 저항(313)의 한쪽의 단자가 접속되어 있다. 정저항 회로(340)은 저항기(341)과 코일(342)와로 구성되고, 저항기(341)의 저항치는 출력 저항(313)의 저항치와 동등하게 되어 있다. 또, 출력 저항(313)의 다른쪽의 단자(334)에는 전원Vcc가 접속되어 있다. 여기에서, 출력저항(313)에는 기생용량(317)이 기생하여 있다. 본 실시예에서는, 저항회로(340)를 삽입하므로서, 이 출력저항(313)에 기생하는 용량(317)을 부정하는 것이 가능해진다. 즉, 지금 출력저항(313)의 저항치를 R, 출력저항(313)에 기생하는 용량(317)의 용량을 C_R, 정저항 회로(340)를 구성하는 저항기(341)의 저항치를 R, 코일(342)의 인덕턴스치를 L로 한 경우에, 저항기(341)의 저항치 R과 코일(342)의 인덕턴스치 L과의 관계로서, 하기의 수식이 성립하도록, 코일(342)의 인덕턴스치 L을 선택하므로서, 상기 출력 저항(313)에 기생하는 용량(317)을 부정할 수 있게 된다.

L=C_RㆍR²(3)

이 회로는, 특히 대형ㆍ대면적이 되기 쉬운 대전력 저항 1개(소수)를 사용한 경우에 증대하는 기생용량 C_R을 부정하는 경우에 유효하다. 또한, 정저항 회로(340)의 구성은, 제57도에 나타내는 구성으로 한정되지 않는다.

이상에 의하여, 증폭기의 더욱 더 광대역화 및 증폭기의 저손비 전력을 가능케할 수 있다.

다음에, 본 발명의 또 다른 실시예로서의 광대역 증폭기를 제58도에 나타낸다. 본 실시예는, 제57도에 나타내는 광대역 증폭기를 더욱 대출력 광대역화한 것이다. 제58도에 있어서, 신호원(301)은 본 증폭기의 입력 단자(302)에 접속된다.

여기에서, 입력단자(302)는 에미터 접지 트랜지스터(310)와 베이스 접지 트랜지스터(311)에 의한 캐스코드 증폭기의 입력에 접속되어 있다. 트랜지스터(310)의 에미터 단자에는, 증폭기의 고주파 특성의 개선을 하는 에미터 피킹회로(312)가 접속되어 있다.

또, 트랜지스터(311)의 콜렉터 단자에는, 증폭기의 고주파 특성의 개선을 행하는 병렬 피킹 코일(343)의 한쪽의 단자가 접속되고, 병렬 피킹 코일(343)의 다른쪽의 단자는 저항(341)과 코일(342)와로 이루는 정저항회로(340)에 한쪽의 단자가 접속되고, 정저항회로(340)의 다른쪽의 단자에는 직렬 접속된 출력저항(313),(336)의 한쪽 단자에 접속되어 있다. 출력저항(313,336)의 다른쪽 단자에는 전원(334)이 접속되어 있다.

또한, 상기 트랜지스터(311)의 콜렉터 단자에서 분기되고, 증폭기의 고주파 특성의 개선을 하는 직렬 피킹 회로(344)를 통해서 본 증폭기의 출력 단자(303)가 접속되어 있다.

출력 저항(316, 336)에는 용량(317)이 기생하지만, 출력저항(316,336)은 직렬 접속되어 있으므로, 상술과 같이, 기생 용량을 양 저항의 전체에 대해서 1/4 이하로 삭감될 수 있다.

또, 코일(342)의 인덕턴스치가 상기의 수식(3)을 만족시키도록 선택하므로서, 출력 저항(313,316)에 기생하는 용량(317)을 부정할 수 있게 된다.

이상에 의하여, 출력 저항(316,336)에 기생하는 용량을 삭감할 수 있고, 증폭기의 더욱더 대출력 광대역화 및 증폭기의 저소비 전력화를 가능케 할 수 있다.

여기에서, 병렬 피킹 코일(343)의 인덕턴스치가 큰 경우에, 또는 증폭기의 콜렉터 전류가 큰 경우에, 병렬 피킹 코일(343)의 기생 용량이 무시할 수 없는 경우가 있다. 이와 같은 경우에는, 정저항 회로(340)와 병렬 피킹 코일(343)을 대체하도록 하면 좋다. 그 경우에, 병렬 피킹 코일(343)의 한쪽의 단자의 기생용량과 출력 저항(313,336)의 기생용량(317)의 쌍방을 부정하는 것이 가능하다.

다음에 본 발명의 또 다른 실시예로서의 광대역 증폭회로를 제59도에 나타낸다. 본 실시예는, 제58도에 나타낸 실시예와 동일한 동작원리가 되는 실시예이고, 제58도에 나타낸 실시예의 병렬 피킹 코일(343)과 정저항 회로(340)과의 일체화로 하여, 코일, 저항기, 코일에 의하여 정저항 피킹 회로(348)로 한 것이다.

정저항 피킹 회로(348)의 한쪽 단자는 출력 저항(313)에 접속되고, 다른쪽의 단자는 트랜지스터(311)의 콜렉터 단자에 접속되어 있다. 또, 직렬 피킹 회로(347)의 한쪽 단자는 트랜지스터(311)의 콜렉터 단자에 접속되고, 직렬 피킹 회로(347)의 또 다른쪽 단자는 정저항 피킹회로(348)와 출력 단자(303)의 쌍방에 접속되어 있다.

이에 의하여, 출력 저항(313)에 기생하는 용량(317)을 삭감할 수 있다. 또, 정저항 피킹 회로(348)에 흐르는 전류는, 고주파이고 코일에 흐르는 전류와 저항기, 코일에 흐르는 전류로 분류하므로, 저항기의 소형화, 코일을 세선화할 수 있고, 저항기, 코일의 기생용량도 삭감할 수 있다.

이상에 의하여, 증폭기의 더욱더 대출력 광대역화 및, 증폭기의 저소비 전력화를 가능케 할 수 있다. 다음에, 본 발명의 또 다른 실시예로서의 광대역 증폭기를 제60도에 나타낸다. 본 실시예에서는, 광대역 증폭기를 하이 브리드 IC화하고, 그때에, 제60도에 표시와 같이, 출력 트랜지스터를 베어 칩화하여 세라믹 기판상에 장착하는 것이다.

우선, 수상관 구동회로 등에 사용되는 종래의 광대역 증폭기의 출력 트랜지스터의 구성을 제61도에 나타낸다. 종래, 광대역 증폭기의 출력 트랜지스터는, 제61도의 표시와 같이 방열판을 장착하여 사용된다. 제61도에 있어서, 방열판(360), 볼론나이크라이드 등의 절연물(361), 출력트랜지스터(362), 비스(screw)(363)이다. 방열판(360)은 통상, 접지되는 경우가 많다. 또, 트랜지스터(302)의 형번호의 인쇄면의 반대측에 콜렉터 단자와 통전되는 리드 프레임이 노출되어 있는 패키지도 있다. 그 때문에, 출력 트랜지스터(362)의 기생 용량 삭감을 위하여 볼론 나이트 라이드 등의 절연물(361)을 끼우고, 비스(363)에 플라스틱 등의 절연물로 만들어진 것을 사용하는 경우도 많다.

그러나, 이와 같이 볼론 나이트 라이드 등의 절연물(361)을 끼우고, 비스(363)에 플라스틱 등의 절연물로 만들어진 물건을 사용해도, 출력 트랜지스터(362)의 리드 프레임 및 방열판(360)의 기생용량의 삭감에는 한계가 있다. 출력 트랜지스터(362)의 리드 프레임은 내부 칩의 바닥면에 납땜되어, 콜렉터단자가 되는 적이 많다.

그런데, 제60도에 표시와 같이 출력 트랜지스터를 베어집화하므로서 상기 리드 프레임 면적을 최소한으로 억제할 수 있다.

그러면, 제60도의 구성을 설명한다. 출력 트랜지스터(311)에 대해서, 베이스 배선 패턴(351), 본딩 와이어(352), 에미터 배선 패턴(353), 콜렉터 배선 패턴(354), 세라믹 기판(370)으로 이루고, 출력 트랜지스터(311)의 출력 라인에는 리드선용 패드(355)를 접속하고, 리드선용 패드(355)에서 가능한한 최단의 리드선(356)을 끼우고 병렬 피킹 코일(314)의 한쪽의 단자를 접속하고, 병렬 피킹 코일(314)의 다른쪽 단자에는 출력저항(313)의 한쪽 단자를 접속한다. 또한, 출력 저항(313)의 다른쪽의 단자는 교류적응로 접지되어 있다. 이때, 리드선(356)에서 분기하여 출력단자(335)가 접속된다.

이와같이 하여, 출력 트랜지스터를 베어칩화하므로서 상기 리드프레임 면적을 최소한으로 억제할 수 있다. 따라서, 제61도에 나타낸 종래의 광대역 증폭기의 출력 트랜지스터의 구성에서, 대폭적인 기생 용량의 삭감이 가능해지고, 증폭기의 더욱더 대출력 광대역화 및 증폭기의 저소비 전력화를 가능케할 수 있다.

또한, 베어칩화는 트랜지스터에 한하지 않고 FET 등의 능동소자, 콘덴서, 저항기, 코일 등의 수동소자, 다이오드 등의 비선형소자도 가능하다. 또한, 칩화 등 불가능한 소자 및 기생용량의 기생하기 쉬운 신호배선 등은, 칩화하지 않은 통상의 패키지상태로 하고, 상기 칩화 가능한 소자에 접속하도록 한다. 즉, 실장의 상태에서 신호라인을 칩등 소형품과 통상 패키징품의 혼성구성으로 한다.

이어서, 본 발명의 또 다른 실시예로서의 광대역 증폭기를 제62도에 나타낸다. 제62도는, 광대역 증폭기를 하이브리드 IC화한 경우의 세라믹 기판의 이면을 나타내고 있다. 제62도에 있어서, 370은 세라믹 기판, 371은 그라운드 패턴, 372는 리드선용 패드이다. 리드선용 패드(372)에는, 이면의 그랜드 패턴(371)에 접속되는 것이 포함되는 경우가 많다.

본 실시예에 대해서 설명하기 전에, 제63도를 사용하여, 증폭기를 하이브리드 IC화한 경우의, 종래에 있어서의 세라믹 기판의 이면에 대해서 설명한다.

종래에는, 예를 들면, 증폭기를 하이브리드 IC화하여, 그 이면에 방열판을 설치하는 경우, 이면은 제63도에 표시와 같이 기판 전면 그랜드 패턴으로 하고 있다. 즉, 세라믹기판(370)의 이면에 전면의 그랜드 패턴(373)을 설치하고, 납땜 강도를 향상시키고, 리드선용 패드(372)를 설치하고 있었다.

그러나, 이와 같이 기판 전면에 그랜드 패턴으로 하면, 예를 들면 증폭기의 출력 라인에의 기생 용량이 증가하고, 증폭기의 주파수 특성의 열화를 초래한다고 하는 문제가 있었다.

그래서, 본 실시예에서는, 제62도에 표시와 같이 방열판의 납땜강도를 확보할 수 있는 범위에서, 출력라인의 그랜드 패턴을 벗낌으로서 기생용량을 삭감하도록 했다. 이 결과, 증폭기의 주파수 특성의 열화를 방지할 수 있게 된다.

또한, 그랜드 패턴을 벗긴 부분에 납땜이 확산하는 것을 방지하기 위하여, 그부분에 절연물을 도포해도 좋다. 또한, 세라믹기판(370)의 이면은 통상 그랜드 패턴이지만, 일부분이라도, Vcc 등 전원 패턴이나, 개방 패턴으로 할 수도 있다.

다음에, 본 발명의 또 다른 실시예로서의 광대역 증폭기를 제64도에 나타낸다. 본 실시예에서는, 출력라인의 그랜드 패턴을 벗김으로서 기생용량을 삭제하는 동시에, 고주파회로와 저주파회로의 그랜드 패턴을 분리하므로서 안정된 회로 동작을 가능케 한다.

본 실시예에서는, 제64도에 나타내는 바와 같이, 세라믹기판(370), 그랜드 패턴(371), 단자용 패드(72)외에, 직류 또는 저주파회로용 그랜드 관통홀(372), 고주파 또는 대신호회로용 그랜드 관통 홀(375)를 설치하고 있다. 이와 같이, 고주파 회로와 저주파 회로의 그랜드 패턴을 홈(376)을 통해서 분리하므로서 신호전류 경로를 분리할 수 있고, 안정된 회로 동작이 가능해진다. 또, 방열판을 붙인 경우도 임피던스가 낮은 그랜드 패턴내에 신호 전류가 고이고, 회로의 안정성이 확보된다. 또한, 고주파회로와 저주파회로의 그랜드 패턴의 완전 분리도 가능하다.

최후에, 본 발명의 또 다른 실시예로서의 표시 장치를 제65도에 나타낸다. 본 실시예에서는, 전술한 광대역 증폭기에 관계되는 실시예중, 적어도 어느 하나를 표시 장치내에서 사용하고 있다. 즉, 제65도에 있어서, 광대역 증폭기(402R)(402G)(402B)로서, 전술한 실시예 중, 적어도 하나를 사용하고 있다.

제65도에 있어서, 비디오 신호의 R, G, B신호는 각각 입력단자(400R, 400G, 400B)를 통해서 프리앰프(401)로 입력되고, 프리앰프(401)에서 처리된후, R, G, B신호 각각이 프리앰프(401)에서 상술한 실시예를 사용한 광대역 증폭기(402R, 402G, 402B)에 각각 입력된다.

광대역 증폭기(402R,402G,402B)에서, 증폭된 각 신호는, 광대역 증폭기(402R,402G,402B)에서 표시기(403)로 입력된다.

또, 동기 신호가 동기 신호 입력단자(405)를 통해서 편향회로(404)에 입력되고, 편향회로(404)의 출력은 편향코일에 입력된다.

이와 같이, 광대역 증폭기(402R,402G,402B)로서, 상술한 실시예 중, 적어도 하나를 사용하므로서, 표시 장치의 저소비 전력화, 소형화, 고해상도화를 가능케 한다. 또한, 본 발명을 사용하여 증폭기를 소형화하므로서, 증폭기의 실스가 용이해지고, 표시 장치로부터의 불요복사를 억제할 수 있는 것도 본 발명의 중요한 효과이다.

제66도는, 본 발명의 제3의 목적을 달성하기 위한 한 실시예를 나타내는 회로도이다. 제66도에 있어서는, 입력단자(700)을 통해서 신호를 입력받은 가변이득 증폭기(601)의 출력측에, 가감산기(602)의 한쪽의 입력측을 접속한다.

또, 상기의 가변 이득 증폭기(601)의 이득 제어를 위하여, 제어 신호원(603)에서 공급되는 제어용 신호를, 상기의 가감산기(602)의 다른쪽의 입력측과, 상기의 가변 이득 증폭기(602)의 이득 제어 단자에 입력한다. 그리고, 상기의 가감산기(602)의 출력측을 본 신호 처리기의 출력 단자(701)로 접속한다.

다음에 제67도도 아울러 참조하여 실시예의 동작을 설명한다. 제67도는, 제66도의 신호 처리 회로의 입력신호와 출력신호의 관계를 나타내는 특성도이다. 제66도 및 제67도에 있어서, Vc와 Vo는 각각 입력과 출력의 신호 전압을 나타내고, Vc는 제어용 신호 전압을 표시하는 것으로 한다. 제67도에 있어서, 가로축은 입력 신호 전압 Vi이고, 세로축은 출력 신호 전압 Vo이다.

가변 이득 증폭기(601)는, 드라이브 조정을 위하여, 제어 신호원(603)에서 공급되는 제어신호 전압 Vc에 의거하여, 그 출력신호 진폭을 가변한다. 이 때의 출력신호 진폭의 변화량을 ΔA로 한다. 또 가감산기(602)는, 드라이브 조정시의 상기의 이득가변에 수반하여 출력전압의 직류 레벨을 제어한다. 이때의 출력전압의 변화량을 ΔVo로 한다. 또한 제어 신호원(603)은, 상기의 가변이득 증폭기(601)의 이득을 제어하는 동시에, 가산기(602)를 통해서, 신호처리기의 출력전압 Vo를 제어한다. 이때, ΔA와 ΔVo의 비는, 항상 일정하게 유지되어 있다고 간주하여 얻는 것으로 한다.

이상의 동작에 의하여, 가변이득 증폭기(601)의 이득을 가변한 경우에 있어서도, 입출력신호의 관계가 보존되는 동작점(이하, 정동작점 F라 한다)이, 제67도에 표시와 같이 얻어진다. 상기의 가감산기(602)는, 상기의 드라이브 조정시에 가변이득 증폭기(1)에 의하여 이득을 증가시켰을 때, 출력의 직류 레벨이 내려가는 관계를 유지하도록 동작한다.

따라서, 가변이득 증폭기(601)를 반전 가변이득 증폭기에, 가감산기(602)를 단순한 가산기로도 대용 가능함은 물론이다. 또한, 이득 가변시에 있어서의 고정 동작점 F의 변동이 무시될 수 있는 범위이면, 가변이득 증폭기의 이득과 제어 전압의 관계는 선형 특성이 아니라도 좋은 것은 물론이다. 또, 제66도에서는, 입력 신호로서 전압신호를 가정했지만, 입력 신호는 전류 신호라도 좋다. 또한 상기 ΔA와 ΔVo의 비율을 바꿈으로서, 고정 동작점을 임의의 위치에 설정할 수 있다.

제68도는, 제66도에 나타내는 실시예의 변형에 해당하는 실시예를 나타내는 회로도이다. 제68도에 있어서는, 입력단자(700)를 통해서 처리 대상으로 하는 입력신호가, 가감산기(602)의 한쪽의 입력단자에 공급된다. 이 가감산기(602)의 출력은 가변이득 증폭기(601)에 입력되고 증폭된후, 출력단자(701)로 공급된다. 제어용 신호원(603)에서의 제어용 신호는, 가변이득 증폭기(601)의 이득 제어단자로 공급되는 동시에, 상기 가감산기(602)의 다른쪽의 입력단자에도 공급된다.

이러한 회로 구성에 의해서도, 제66도에 나타낸 실시예와 동등한 효과를 얻을 수 있다.

이어서, 본 발명의 신호처리기를 비디오 신호 증폭 회로에 적용한 경우의 실시예를 제71도에 나타낸다. 제71도에 있어서는, (800)이 본 발명에 의한 신호처리회로라고 하자. 신호처리회로(800)의 후단에, 트랜지스터(612)로 이루는 증폭회로와, 콘덴서(613)와 다이오드(614)로 이루는 클램프회로를 배치하므로서, 비디오 신호 증폭회로를 구성하고 있다.

그 때, 귀선 소거 신호원(616)에 의하여 구동되는 귀선소거용 전류원(617)을 트랜지스터(612)의 에미터에 접속하므로서, 다이오드(614)가 귀선 소거시 뿐만 아니라 자동적으로 통전되고, 클램프 동작이 얻어진다. 상기의 클램프 동작에 의하여, 수상관을 구동하는 출력신호 Voo의 최고 전위 및 직류전압이 컷오프조정용 가변전압원(615)을 사용하여 제어가능해진다. 동일한 클램프동작은, 귀선 소거법에 트랜지스터(612)의 베이스 전압을 저하시키므로서도 얻을 수 있는 것은 물론이다.

제71도에 나타낸 실시예에 있어서의 백 밸런스 조정과정을, 제72도에 나타내는 비디오 신호 처리 회로의 입출력 특성도를 사용하여 설명한다. 제72도의 특성도에 있어서도, 제70도의 특성도와 동일하게, 가로축은 입력신호 전압 Vi, 세로축은 출력 신호 전압 Voo를 나타내고, 실선의 특성 직선(650)은 목표로하는 입출력 특성을 나타낸다. 비디오 신호처리회로의 초기 상태를 파선(658)에 나타내는 특성이였다고 가정한다.

초회의 컷오프 조정을 실시하므로서, 화살표(657)에 나타내는 레벨 시프트가 실시된다. 파선(659)에 나타내는 특성으로 이행한다. 다음의 드라이브 조정에 있어서 화살표(680)에 표시하는 전압 이득 조정을 실시해도, 이미 설정된 컷 오프 조정시의 출력 동작점은 일정하게 유지되어 있기 때문에, 목표대로의 입출력 특성을 반복조정하지 않고, 실현할 수 있다.

다음에, 저항 분압회로를 사용하므로서, 상기의 고정 동작점을 임의로 설정될 수 있음을 특징으로 하는 실시예를 제73도에 나타낸다. 제73도에 있어서의 신호의 흐름은 제66도의 것과 동일하다. 그러나, 제73도에 있어서는, 신호처리기의 출력전압을 제어하는 제어신호원(603)은, 저항(618,619)로 이루는 저항 분압 회로에 의하여 분압되고, 가감산기(602)에 접속되어 있는 것이 특징이다.

저항 분압회로를 접속하므로서, 저항(618,619)에 의하여 결정되는 임의의 위치에 고정동작점을 설정할 수 있다. 또, 저항(618과 619)중의 한쪽을 가변저항으로 치환해도 동일한 효과가 얻어진다. 또한, 저항(618과 619)을 하나의 가변저항으로 치환하여, 그 슬라이딩 운동자를 가감산기(602)에 접속하도록 할 수 있는 것은 말할 나위도 없다.

다음에, 본 발명의 제3의 목적을 달성하는 더욱 구체적인 실시예를 제74도에 나타낸다. 제74도에 나타내는 실시예는, OP앰프(혹은 차동 앰프(643), 정상 앰프(646)과 부극성 귀선 소거 신호원(636)에 의거하여 개폐하는 스위치(644)로 이루는 직류 재생기와, 가변이득 증폭기(638)와 차동앰프(639), 가변저항(620)으로 이루는 가변이득 제어기, 부극성 귀선 소거 신호원(636)에 의거하여 스윗칭되는 트랜지스터(632)로 이루는 브랭킹회로, 트랜지스터(626, 627)로 이루는 전환회로 및 가변이득 증폭기(638)와 차동 앰프(639)에 의하여 구성된다.

이어서, 제74도에 나타내는 실시예의 동작을 설명한다. 처리 대상이 되는 입력신호는, 콘덴서(637)에 의하여 교류 결합되고, 가변이득 증폭기(638)에 입력된다. 또, 드라이브 조정은 가변저항(620)에 의하여 행하여지고, 가변저항(620)의 슬라이딩 운동자에 나타나는 제어 전압에 의거하여 가변 이득 증폭기(638)의 신호진폭을 가변한다. 그리고, 가변 이득 증폭기(638)의 출력은 차동 앰프(639)의 반전 입력에 입력된다.

또, 저항(621,623)의 저항 분압회로에 의하여 가변저항(620)에서 얻어진 제어전압은, 분압후에 에미터플로워 구성의 트랜지스터(625)의 베이스에 입력되고, 그 출력은 트랜지스터(626)의 베이스에 가해진다. 한편, 에미터 접지 트랜지스터(632)의 베이스에는, 부극성 귀선 소거 신호원(636)이 접속되어 있다. 귀선 소거시에 트랜지스터(632)는 차단되고, 가변저항(629)의 슬라이딩 운동자에서 얻어지는 전압이 트랜지스터(630)의 베이스에 입력되고, 그 출력은 트랜지스터(627)의 베이스에 가해진다.

콘덴서(634)는 부극성 귀선 소거 신호에 대한 트랜지스터(632)의 반응을 빠르게 하는 목적으로 접속되어 있다. 트랜지스터(626),(627)은 전환회로이고, 트랜지스터(626,627)의 에미터 접지점에서는, 귀선소거시에는 트랜지스터(627)의 베이스측 신호가, 표시기간에는 트랜지스터(626)의 베이스측 신호가 출력된다. 그리고 이들의 출력신호는 차동앰프(639)의 비반전 입력에 입력된다. 그 결과, 입력신호에 귀선 소거 펄스가 부가된다. 본 실시예에 있어서, 차동앰프(639)는 가감산기의 역할을 한다.

또한, 차동 앰프(639)의 출력은 저항(640) 및 가변 저항(641)에 의하여 분압되고 OP앰프(혹은 차동앰프)(643)의 비반전 압력에 가해진다. 이 분압신호는, 직류 전압원(642)의 전압치와 동등해지도록 직류재생된다. 직류재생시에 OP앰프(혹은 차동앰프)의 출력에 얻어진 오차 신호는, 귀선 소거시에 닫히는 스위치(644)를 통해서 정상 앰프(646)에 입력되고, 저항(647)을 통해서 가변이득 증폭기(638)의 입력에 되돌아온다.

콘덴서(645)는 스위치(644)가 닫혀있는 동안의 정상 앰프(648)에의 입력신호를 유지하는 홀드 콘덴서이다. 이들의 수단에 의하여 이득을 가변한 경우의 고정동작점이 얻어진다.

계속하여, 본 발명의 제4의 목적을 달성하기 위한, 실시예를 제75도에 나타낸다. 제75도에 있어서는, 귀선 소거 신호원(648)에 의거하여 전환하는 전환 스위치(750)의 한쪽의 입력단자에는 입력단자(700)를 통해서 처리 대상이 되는 입력신호가 입력되고, 상기의 전환 스위치(750)의 다른쪽 입력단자에는 귀선 소거시의 직류 레벨 제어 신호가 신호원(649)에서 입력된다. 또 상기 전환 스위치(750)의 출력단자 직류분 제어기(801)의 입력단자를 접속한다. 그리고, 상기의 직류분제어기(801)의 출력단자를 출력단자(701)에로 접속한다.

다음에, 제75도에 나타낸 실시예의 동작을 설명한다. 전환 스위치(750)는, 귀선 소거 신호원(648)에 의거하여 전환되고, 귀선 소거시에 입력선호 레벨을 직류 레벨 제어 신호원(649)에 의거하는 직류 레벨로 전환하는 역할을 한다. 즉, 상시는 전환 스위치(750)은 입력단자(700)측에 있어서 입력신호를 꺼내(fetch)지만, 귀선 소거시에는 단기간 발생하는 귀선 소거신호에 의하여, 그 단기간의 동안만, 직류 레벨 제어신호원(649)의 측으로 전환되고, 결과로서, 직류 레벨이 단기간 계속하는 신호(직류 펄스)가 입력신호에 부가된 꼴이 된다.

따라서, 귀선 소거시에는, 처리 대상인 입력신호에 귀선소거 펄스(직류 펄스)가 부가된다. 또한, 직류분제어기(801)는, 상기의 전환처리가 실시된 신호의 직류 성분(직류펄스)의 레벨을 새로 제어한다. 이들의 수단에 의하여 신호처리기의 신호입력 다이나믹 레인지를 유효하게 활용할 수 있다. 즉, 상기 입력 다이나믹 레인지내에는, 신호 전송에 최소한 필요되는, 신호의 교류 성분과 휘도 제어에 의한 직류성분의 양쪽을 포함하는 변화 범위만을 수용하도록 할 수 있다.

따라서, 귀선 소거 펄스부가 후는, 신호를 AC 결합하여 전송할 수도 있다. 또한, 입력신호의 직류 성분을 전할 뿐아니라, 새로 직류 성분(휘도) 제어를 할 수 있다. 예를 들면 상술한 동작점 고정을 위한 신호의 직류 성분 제어도 가능하다. 또한, 수상관의 구동 단자의 직전에 크램프 회로로 이루는 직류분 재생 회로를 설치하므로서, 비디오 출력 앰프의 전원 전압과 소비 전력을 저감할 수 있다.

이어서, 본 발명을 비디오 신호 증폭회로에 적용하므로서, 상기의 제4의 목적을 달성한 경우의 실시예를 제76도에 나타낸다. 제76도에 있어서는, 귀선 소거 신호원(667)에 의거하여 전환하는 전환 스위치(750)의 출력단자에 반전 증폭 앰프(663)를 접속하고, 다시 반전 증폭 앰프(663)의 후단에는 콘덴서(664)와 스위치(668)로 이루는 직류분 재생회로(801A)를 배치하므로서, 비디오 신호 증폭회로를 구성하고 있다.

전환 스위치(750)는 귀선 소거 신호원(667)에 의거하여 전환되고, 귀선 소거시에 입력신호 레벨을 직류 레벨 제어용 가변 저항(665)에 의거하는 직류 레벨로 전환하는 역할을 한다. 또, 상기의 직류분 재생 동작에 의하여, 수상관을 구동하는 출력 신호 Voo 직류 전압 성분이 컷 오프 조정용 가변 저항(670)을 사용하여 제어가능해진다. 콘덴서(661,669)는 각각 스위치(750과 668)가 가변 저항(665,670)측으로 전환된 경우에 흐르는 전류의 영향을 억제하기 위한, 바이패스 콘덴서이다.

다음에, 본 발명의 제3의 목적과 제4의 목적을 동시에 달성하는 것을 특징으로 하는 실시예를 제77도에 나타낸다. 제77도에 있어서는, 트랜지스터(671과 680)으로 이루는 전환회로와, 가변이득 증폭기(710)과 차동앰프(711), OP앰프(혹은 차동앰프)(712), 반전 앰프(713)로 이루는 부궤환 증폭회로, OP앰프(혹은 차동앰프)(678)와 에미터 플로워 구성 트랜지스터(675)로 이루는 정상 증폭회로와, 귀선 소거신호원(715)에 의거하여 개폐하는 스위치(714)를 사용한 블랭킹회로에 의하여 구성된다.

이어서, 제77도에 나타낸 실시예의 동작을 설명한다. 처리 대상이 되는 입력신호는 트랜지스터(671)의 베이스에 입력된다. 또 귀선 소거 신호원(715)에 의거하여 개폐하는 스위치(714)를 트랜지스터(680)의 베이스에 접속한다. 스위치(714)는 귀선 소거시에 직류 전압회로의 출력전압치 Va를 트랜지스터(680)의 베이스에 가한다. 트랜지스터(671,680)은 전환회로이고, 그 출력이 되는 트랜지스터(671,680)의 에미터 접속점에서는, 귀선 소거시에는 트랜지스터(680)의 베이스 측 전압이, 비귀선 소거시에는 트랜지스터(671)의 베이스측 전압이 출력된다.

그 결과로서, 트랜지스터(671,680)의 에미터 접속점에 나타나는 신호는, 입력신호에 귀선 소거 펄스가 부가된 파형이 된다. 귀선소거 펄스가 부가된 입력신호는, 콘덴서(720)에 의하여 교류 결합되고 가변이득 증폭기(710)에 입력된다. 또, 드라이브 조정은 가변저항(679)을 가변하여 행해지고, 가변저항(679)의 슬라이딩 운동자에 나타나는 제어전압에 의거하여 가변이득 증폭기(710)의 신호진폭을 가변한다. 가변이득 증폭기(710)의 출력은 차동앰프(711)의 반전 입력으로 입력된다.

본 실시예에 있어서, 차동 앰프(711)는 가감산기의 역할을 한다. 또한, 차동 앰프(711)의 출력은 저항(721) 및 가변저항(722)에 의하여 분압되고 OP앰프(712)의 반전 입력에 가해진다. 이 분압신호는, 직류 전압원(730)의 전압치를 목표로하여, 부극성 귀선 소거시에 닫는 스위치(644)에 의하여 직류 재생되어 반전 앰프(713)으로 입력되어 저항을 통해서 가변이득 증폭기(710)의 입력으로 되돌아온다. 콘덴서(645)는 스위치(644)가 닫혀 있는 동안의 반전 앰프(713)에의 입력신호를 유지하는 홀드 콘덴서이다.

이들의 수단에 의하여, 이득을 가변한 경우의 고정 동작점이 얻어지는 동시에, 신호처리회로의 신호 다이나믹 레인지를 유효하게 활용할 수 있다. 또, 트랜지스터(671,680)으로 이루는 전환회로는, 본 실시예와 동일하게 한쪽의 입력단자에 귀선 소거 신호임을 입력한 가감산기 및 차동앰프를 사용해도 대용 될 수 있다.

계속해서, 상기의 제5의 목적을 달성하기 위한, 본 발명의 실시예를 제78도에 나타낸다. 제78도에 있어서는, R, G, B 각각의 원색신호가 입력되는 3개의 가변이득 증폭기(702R,702G,702B)를 사용한다. 또한, 이득 제어기(802)의 3개의 출력단자를, 상기의 3개의 가변이득 증폭기(702R,702G,702B)는 드라이브 조정에 사용되고 있고, 제어신호에 의거하여 각각의 신호진폭을 가변한다. 또 이득 제어기(802)는 백색표시시의 휘도가 변하지 않고 회로 동작에 지장을 초래하지 않도록 상기의 3개의 가변이득 증폭기(702R,702G,702B)의 이득을 제어한다. 이들의 수단에 의하여, 색온도가변시에, 휘도가 변하지 않는 동시에, 백 밸런스가 허무러지기 어려운 신호처리기를 제공할 수 있다.

제79도는 일례로서, 사용자가 Rch의 드라이브 제어를 실시한 경우의 제78도에 있어서의 이득 제어기(702)의 동작의 흐름을 나타내는 플로차트이다. 제79도를 사용하여, 드라이브 제어의 과정을 설명한다.

스텝 1에서는, 사용자가 행하는 Rch의 드라이브 제어에 의거하여, 이득 제어기(702R)의 이득을 증감한다. 스텝 2에서는, 스텝 1에서의 Rch의 드라이브 제어량에 따라서 백색 표시시의 R, G, B 형광체의 휘도의 합을 일정하게 유지하도록 G, Bch의 드라이브 제어를 행하고, 제어를 종료한다.

이상의 처리에 의하여, 사용자가 색온도 가변을 행한 경우에 있어서도, 백색 표시시의 휘도가 변하지 않는 동시에, 백 밸런스가 허물어지지 않도록 할 수 있다. 또 사용자가 Gch의 드라이브 제어를 행한 경우에도, 스텝 1에서는 Gch의 드라이브 제어를 행하고, 스텝 2에서는 스텝 1에서의 Gch의 드라이브 제어량에 수반하는 백색 표시시의 R, C, B형광체의 휘도의 합을 일정하게 유지하도록 R, Bch의 드라이브 제어를 행하고, 제어를 종료하는 것은 말할 나위도 없다.

또한, 사용자가 Bch의 드라이브 제어를 행한 경우에도 스텝 1에서는 Bch의 드라이브 제어를 하고, 스텝 2에서는 스텝 1에서의 Bch의 드라이브 제어량에 따라서 백색 표시시의 R, G, B형광체의 휘도의 합을 일정하게 유지하도록 R, Gch의 드라이브 제어를 행하고, 제어를 종료하는 것을 말할 나위도 없다. 또, 사용자의 드라이브 제어는, 사용자의 조작 가능한 위치에 제어용의 가변 저항의 놉(knob)이나, 디지탈 제어의 인터페이스가 되는 키 스위치등을 설치하므로서 행할 수 있는 것은 말할 나위도 없다.

이어서, 드라이브 조정 뿐만아니라, 컷 오프조정을 병행하므로서 백 밸런스를 정확하게 유지하면서, 사용자가 색 온도을 가변할 수 있는 것을 특징으로 하는 실시예의 제80도에 표시한다. 제80도에 있어서는 상기의 제78도에 나타낸 R, G, B 각각의 원색의 입력되는 3개의 가변이득 증폭기(702R,702G,702B)의 출력의 각각에, 3개의 가산기(704R,704G,704B)의 한쪽의 입력을 각각 접속하고, 이들 3개의 가산기의 다른쪽의 입력 각각에 가변 전압원(703R,703G,703B)를 접속한다.

또한, 제어기(803)의 6새의 출력을 상기의 3개의 가변이득 증폭기(702R,702G,702B)의 제어 단자와 3개의 가변 전압원(703R,703G,703B)의 제어단자에 각각 접속한다. 그리고, 3개의 가산기(704R,704G,704B)의 출력단자를 본 발명의 신호 처리회로의 각각의 출력단자(708R,708G,708B)에 접속한다.

다음에, 제80도에 나타낸 실시예의 동작을 설명한다. 3개의 가변이득 증폭기(702R,702G,702B)는 드라이브 조정에 사용되어 있고, 제어신호에 의거하여 각각의 신호진폭을 가변한다. 또, 3개의 가산기(704R,704G,704B)는 각각의 신호진폭을 가변한다. 또, 3개의 가산기(704R,704G,704B)는 컷 오프 조정에 쓰이고 있고, 제어신호에 의거하여 가변전압원(703R,703G,703B)의 직류 전압치를 제어하므로서, 신호의 직류 레벨을 제어한다. 또한, 제어기(803)는 백색 표시시의 휘도가 변하지 않고, 회로 동작에 지장을 초래하지 않도록 상기의 3개의 가변이득 증폭기(702R,702G,702B)의 이득을 제어한다. 이 제어에 수반하는 백 밸런스의 붕괴가 생긴 경우에 제어기(803)는 상기 3개의 가산기(704R,704G,704B)에 의하여 컷 오프 조정을 하고, 다시 3개의 가변이득 증폭기(702R,702G,702B)에 의하여 드라이브 조정을 실시하므로서 백 밸런스 붕괴를 수정한다. 이들의 수단에 의하여 색 온도 가변시에, 휘도가 변하지 않는 동시에 백 밸런스도 붕괴되지 않는 신호처리기를 제공할 수 있다.

제81도는 일례로서, 사용자 Rch의 드라이브 제어를 실시한 경우의 제80도에 있어서의 제어기(803)의 동작의 흐름을 나타내는 플로차트이다. 제81도를 사용하여, 드라이브 제어 및 컷 오프 조정의 과정을 설명한다.

스텝 1에서는 사용자가 행하는 Rch의 드라이브 제어에 의거하여, 가변이득 증폭기(702R)의 이득을 증감한다. 스텝 2에서는, 스텝 1에서의 Rch의 드라이브 제어량에 따라 백색 표시시의 R, G, B형광체의 휘도의 합을 일정하게 유지하도록 G, Bch의 드라이브 제어를 행한다. 스텝 3에서는 상기의 스텝 1,2까지의 처리에 있어서, 허용범위를 넘는 백 백런스의 붕괴가 생겼는가의 여부를 판단한다. 스텝 3에서 백 밸런스의 붕괴가 생기지 않는다고 판단된 경우, 종료가 된다. 또 스텝 3에서 백 밸런스 붕괴가 생기고 있다고 판단된 경우에, 스텝 4에서 컷 오프 조정이 행하여지고, 이어서 스텝 7에서 드라이브 조정이 실시된다. 스텝 3에서 백 밸런스 붕괴가 있는가의 여부를 판단한다. 이상의 처리에 의하여, 사용자가 색온도 가변을 실시한 경우에 있어서도, 백색 표시시의 휘도가 변하지 않는 동시에 백 밸런스도 정확히 유지된다.

또, 사용자가 Gch의 드라이브 제어를 실시한 경우에도 스텝 1에서는 Gch의 드라이브 제어를 행하고, 스텝 2에서는 스텝 1에서의 Gch의 드라이브 제어량에 따라 백색 표시시의 R, G, B형광체의 휘도의 합을 일정하게 유지하도록 R, Bch의 드라이브 제어를 한다. 그리고, 스텝 3 이후에서는 상기에서 표시한 일련의 동작이 행하여지는 것은 물론이다.

또한, 사용자가 Bch의 드라이브 제어를 실시한 경우에도 스텝 1에서는 Bch의 드라이브 제어를 행하고, 스텝 2에서는 스텝 1에서의 Bch의 드라이브 제어량에 따라 백색 표시시의 R, G, B형광체의 휘도의 합을 일정하게 유지하도록 R, Gch의 드라이브 제어를 실시한다. 그리고, 스텝 3 이후에서는 상기에서 나타낸 일련의 동작이 행하여지는 것은 물론이다.

또 사용자에 의한 드라이브 제어는, 사용자의 조작 가능한 위치에 제어용의 가변 저항의 놉이나 디지탈 제어의 인터페이스가 되는 키 스위치등을 설치하므로서 실시할 수 있다고 하는 것은 물론이다.

다음에 사용자가 드라이브 제어(백색 표시에 의한 색 온도가변)을 실시한 경우에, 컷 오프 조정을 방향하지 않고, 백 밸런스가 정도좋게 유지될 수 있는 것을 특징으로 하는 실시예를 제82도에 나타낸다. 제82도에 있어서는 R, G, B 각각의 원색 신호가 3개의 가산기(705R,705G,705B)의 한쪽의 입력에 접속되나, 3개의 가산기(705R,705G,705B)의 다른쪽의 입력에는, 드라이브 제어용 가변 전압원(706)을 접속한다.

또, 3개의 가산기(705R,705G,705B)의 출력의 각각을 상기의 제78도에 나타낸 것과 동일한 3개의 가변이득 증폭기(702R,702G,702B)의 입력에 접속한다. 또한 제어기(804)의 3개의 출력을, 3개의 가변이득 증폭기(702R,702G,702B)의 제어단자에 각각 접속한다. 그리고, 상기의 3개의 가변이득 증폭기(702R,702G,702B)의 출력 단자를 본 발명의 신호처리기의 각각의 출력 단자(709R,709G,709B)에 접속한다.

다음에, 제82도에 나타낸 실시예의 동작을 설명한다. 통상 표시시, 3개의 가산기(705R,705G,705B)는 휘도제어에 쓰이고, 휘도 제어에 의거하여 제어되는 가변 전압원(706)의 직류 전압치를 가산하므로서, 신호의 직류 레벨을 제어한다. 또, 3개의 가변이득 증폭기(702R,702G,702B)는 드라이브 조정에 사용되어 있고, 제어 신호에 의거하여 각각의 신호 진폭을 가변한다.

또한, 사용자에 의한 드라이브 제어가 실시되고 있는 동안에는, 제어기(804)는 백색 표시시의 휘도가 변하지 않고 회로 동작에 지장을 초래하지 않도록 상기 3개의 가변이득 증폭기(702R,702G,702B)의 이득을 제어한다. 또, 동시에, 3개의 가산기(705R,705G,705B)에 가하는 가변 전압원(706)의 전압치가 일정해지도록 제어한다. 단, 이 때의 가변전압원(706)의 전압은, 신호의 혹레벨의 휘도가, 꼭 영이 된다고 간주되는 값에 설치해 놓는다.

이들의 수단에 의하여,사용자에 의한 색온도 가변시의 휘도가 변하지 않는 동시에, 드라이브 조정만 제어하는 것 뿐이고, 백 밸런스도 고정도로 유지될 수 있는 신호처리 회로를 제공할 수 있다. 또, 고가가 되는 전자 제어 컷 오프 조정회로를 배제하여, 휘도 조정을 일정화하는 저렴한 시스템 구성에 의하여, 드라이브 제어 상태에 의존하지 않는 고정도의 백 밸런스 확보가 가능해진다.

제83도는 일례로서, 사용자가 Rch의 드라이브 제어를 행한 경우의 제82도에 있어서의 제어기(804)의 동작의 흐름을 나타내는 플로차트이다. 제83도를 사용하여 드라이브 제어의 과정을 설명한다.

스텝 1에서는 사용자의 드라이브 제어 개시 조작에 의거하여, 가변 전압원(706)의 직류 전압을 사전에 설정된 값으로 제어하므로서의 휘도 제어를 행한다. 스텝 2에서는 사용자가 행하는 Rch의 드라이브 제어에 의거하여, 가변 이득 증폭기(702R)의 이득을 증감한다. 스텝 3에서는, 스텝 2에서의 Rch의 드라이브 제어량에 수반하여 백색표시시의 R, G, B형광체의 휘도의 합이 일정하게 유지되도록 G, Bch의 드라이브 제어를 한다.

이상의 처리에 의하여, 사용자가 색온도 가변을 행한 경우에 있어서도, 백색 표시시의 휘도가 변하지 않는 동시에, 백 밸런스를 확보하는 것이 가능해진다. 단, 사용자가 색 온도 가변을 실시한 후에는, 휘도 조정시의 백 밸런스 변화는 허용내에서 생긴다. 또, 사용자가 Gch의 드라이브 제어를 행한 경우에도 스텝 2에서는 Gch의 드라이브 제어를 행하고, 스텝 3에서는 스텝 2에서의 Gch의 드라이브 제어량에 따라, 백색 표시시의 R, G, B형광체의 휘도의 합을 일정하게 유지되도록 R, Bch의 드라이브 제어를 행하는 것은 말할 나위도 없다.

또한, 사용자가 Bch의 드라이브 제어를 행한 경우에도 스텝 2에서는 Bch의 드라이브 제어를 하고, 스텝 3에서는 스텝 2에서의 Bch의 드라이브 제어량에 따라, 백색표시시의 R, G, B형광체의 휘도의 합을 일정하게 유지하도록 R, Gch의 드라이브 제어를 행하는 것은 말할 나위도 없다. 또 사용자에 의한 드라이브 제어는, 사용자의 조작 가능한 위치에 제어용의 가변저항의 놉이나, 디지탈 제어의 인터페이스가 되는 키 스위치 등을 설치하므로서, 행할 수 있는 것은 물론이다.

이상에 설명한 바와 같이, 본 발명에 의하면, 소비 전력을 증대함이 없이 대진폭 광대역 신호의 출력이 가능한 광대역 증폭기를 제공할 수 있다. 따라서, 본 발명을 사용하므로서 CAD/CAM용의 컴퓨터 디스플레이등에 적용가능한 대역 50MHz에서 300MHz정도, 출력진폭 30V에서 50V 정도의 광대역 대진폭인 수상관 구동회로를, 소비전력을 억제한 소규모의 회로 형태에 의하여 실현할 수 있다. 그 때문에, 진폭회로 전체의 실드판으로 덥고 차단하기가 용이해지고, 불필요 복사의 저감이 도모된다.

이상 설명한 바와 같이, 본 발명에 의하면, 증폭기의 기본 주파수 대역 fBH를 좁히는 증폭부의 출력측의 기생용량을 삭감할 수 있기 때문에, 광대역화 또는 저 소비전력화를 도모할 수 있고, 대진폭 광대역 신호를 출력할 수 있는 광대역 증폭기를 실현할 수 있다.

본 발명에 의하면, 이득을 가변한 경우에 있어서도, 입출력 신흥 관계가 보존되는 동작점(고정동작점)이 존재하는 신호 처리기를 제공할 수 있다. 따라서, 본 발명을 비디오 증폭회로에 적용하므로서, 백 밸런스 조정시의 컷 오프 조정과 드라이브 조정과의 반복을 배제할 수 있다고 하는 이점이 있다.

본 발명에 의하면, 신호처리기의 신호 입력 다이나믹 레인지를 확대하는 적이 없고, 입력 다이나믹 레인지를 유효하게 활용할 수 있다고 하는 이점이 있다.

본 발명에 의하면, 백색 표시시의 색 온도 가변을 사용자에게 개방한 경우에 있어서도 휘도가 변하지 않는 동시에 백밸런스가 붕괴하기 어려운 신호처리기를 제공할 수 있다고 하는 이점이 있다.

Claims (32)

1. 두 개의 능동 소자와 상기의 두 개의 능동 소자의 전극이 상호 접속하는 두 개의 지점을 갖는 푸시풀 회로를 포함하는 증폭기에 있어서, 두 개의 상호 접속점 중 하나를 입력측으로 하고 다른 상호 접속점을 이득 설정용 핑킹 콘덴서의 한 단자에 접속시키고, 상기 핑킹 콘덴서의 또다른 단자를 교류 접지점에 연결하며, 상기 두 능동 소자의 상호 접속되지 않고 남아 있는 전극의 하나를 증폭기의 출력측으로 하는 것을 특징으로 하는 증폭기.
2. 두 개의 트랜지스터를 구비하는 푸시풀 회로를 포함하는 증폭회로에 있어서, 상기 푸시풀 회로를 형성하는 제 1 및 제 2의 트랜지스터 각각의 제 1전극으로서 언급되는 베이스 또는 게이트를, 제 2 전극으로서 에미터 또는 소스를, 제 3 전극으로서 콜렉터 또는 드레인을 가지며, 상기 제 1 트랜지스터의 제 1 전극을 증폭기의 입력측에 접속하고, 상기 제 1 트랜지스터의 제 2 전극은 그들과 함께 접속된 핑킹 콘덴서를 가지며, 또한 상기 제 2 트랜지스터의 제 2 전극과 접속되며, 상기 제 1 트랜지스터에 역극성인 상기 제 2 트랜지스터의 제 1 전극은 입력측에 접속되며, 상기 제 1 트랜지스터의 제 3 전극이 증폭기의 출력측에 접속되는 것을 특징으로 하는 증폭기.
3. 두 개의 트랜지스터를 구비하는 푸시풀 회로를 포함하는 증폭회로에 있어서, 상기 푸시풀 회로를 형성하는 제 1 및 제 2의 트랜지스터 각각의 제 1 전극으로서 언급되는 베이스 또는 게이트와, 제 2 전극으로서 에미터 또는 소스와, 제 3 전극으로서 콜렉터 또는 드레인과, 제 1 전류 미러 회로와 제 2 전류 미러 회로를 가지며, 상기 제 1 트랜지스터의 제 1 전극이 입력측에 접속되며, 상기 제 1 트랜지스터의 제 2 전극이 그들과 함께 접속된 핑킹 콘덴서를 가지며 또한 상기 제 2 트랜지스터의 제 2 전극과 접속되어 있으며, 상기 제 1 트랜지스터에 역극성인 상기 제 2 트랜지스터의 제 1 전극이 입력측에 접속되어 있으며, 상기 제 1 트랜지스터의 제 3 전극이 출력측에 접속되어 있으며, 상기 제 2 트랜지스터의 제 3 전극이 상기 제 1 전류 미러 회로의 입력측에 접속되며, 상기 제 1 전류 미러 회로의 출력측이 상기 제 2 전류 미러의 입력측과 접속되며, 상기 제 2 전류 미러 회로의 출력측은 증폭기의 상기 출력측에 접속되는 것을 특징으로 하는 증폭기.
4. 핑킹 트랜지스터와 두 개의 트랜지스터를 포함하는 푸시풀 회로를 포함하는 증폭기에 있어서, 두 개의 트랜지스터의 각각은 제 1 전극으로서 언급되는 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스와, 제 3 전극으로서 콜렉터 또는 드래인을 가지며, 핑킹 콘덴서의 일 측을 증폭기의 입력측에 접속시키며, 핑킹 콘데서의 다른 측을 두 트랜지스터 중 제1의 트랜지스터 제 2 전극에 접속되며 또한 두 개의 트랜지스터 중 제2의 트랜지스터의 제 2 전극에 접속시키며, 제2의 트랜지스터는 상기 제 1 트랜지스터에 역극성을 가지며, 상기 제 1 트랜지스터의 제 1 전극을 상기 제 2 트랜지스터의 제 1 전극에 접속시키며, 상기 제 1 트랜지스터의 제 3 전극은 증폭기의 출력측에 접속되는 것을 특징으로 하는 증폭기.
5. 제1의 트랜지스터와 제2 및 제 3 트랜지스터로서 두 개의 부가적인 트랜지스터를 포함하는 푸쉬풀 회로를 포함하는 증폭기로서, 3개의 트랜지스터의 각각은 제 1 전극으로서 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스와, 제 3 전극으로서 콜렉터 혹는 드래인을 가지는 증폭기에 있어서, 제 2 트랜지스터의 제 1 전극은 입력측에 접속되며 상기 제 2 트랜지스터의 제 2 전극은 그들과 함께 접속된 핑킹 콘데서를 가지며 또한 상기 제 3 트랜지스터의 제 2 전극과 접속되어 있으며, 상기 제 3 트랜지스터는 상기 제 2 트랜지스터에 역극성을 가지며, 상기 제 3 트랜지스터의 제 1 전극을 증폭기의 입력측에 접속되며, 상기 제 2 트랜지스터의 제 3 전극을 증폭기의 출력측에 접속하며, 그리고 상기 제 3 트랜지스터의 제 3 전극은 상기 제 1 트랜지스터의, 제 2 전극을 갖는 콘덴서를 통하여 접속되며, 상기 제 1 트랜지스터의 제 3 전극은 상기 제 2 트랜지스터의 제 3 전극에 접속되는 것을 특징으로 하는 증폭기.
6. 제1트랜지스터와 제2 및 제 3 트랜지스터로 언급되는 두 개의 트랜지스터를 갖는 푸쉬풀 회로를 포함하는 증폭기에 있어서, 트랜지스터의 각각은 제 1 전극으로 언급되는 베이스 혹은 게이트와, 제 2 전극으로서 에미터와 소스와, 제 3 전극으로서 콜렉터와 드래인을 가지며, 상기 제 2 트랜지스터의 제 1 전극은 증폭기의 입력측에 접속되며 상기 제 2 트랜지스터의 제 2 전극은 그들과 함께 접속된 핑킹 콘데서를 가지며 또한 상기 제 3 트랜지스터의 제 2 전극과 접속되어 있으며, 상기 제 2 트랜지스터에 역극성인 상기 제 3 트랜지스터의 제 1 전극은 입력측에 접속되며, 상기 제 2 트랜지스터의 제 3 전극은 증폭기의 출력측에 접속되며, 상기 제 3 트랜지스터의 제 3 전극은 상기 제 1 트랜지스터의 제 2 전극을 갖는 정전압 회로를 통하여 접속되며 상기 제 1 트랜지스터의 제 3 전극은 상기 제 1 트랜지스터의 제 3 전극에 접속되는 것을 특징으로 하는 증폭기.
7. 제1의 트랜지스터와, 제 2 트랜지스터 및 제 3 트랜지스터로서 언급되는 두 개의 트랜지스터를 갖는 푸쉬풀 회로를 포함하는 증폭기에 있어서, 각각의 트랜지스터는 제 1 전극으로서 언급된 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스와, 제 3 전극으로서 콜렉터와 드래인을 갖는 증폭기에 있어서, 상기 제 2 트랜지스터의 제 1 전극은 증폭기의 입력측에 접속되며 상기 제 2 트랜지스터의 제 2 전극은 그들과 접속된 핑킹 콘데서를 가지며 또한 상기 제 3 트랜지스터의 제 2 전극과 접속되어 있으며, 상기 제 2 트랜지스터에 역극성인 상기 제 3 트랜지스터의 제 1 전극이 증폭기의 입력측에 접속되며 상기 제 2 트랜지스터의 제 3 전극이 증폭기의 출력측에 접속되며, 상기 제 3 트랜지스터의 제 3 전극은 상기 제 1 트랜지스터의 제 2 전극을 갖는 콘덴서를 통하여 접속되며, 상기 제 1 트랜지스터의 제 3 전극이 상기 제 2 트랜지스터의 제 3 전극과 접속되며, 상기 제 3 트랜지스터의 제 3 전극이 정전류 회로, 저항체 혹은 코일의 고 임피던스의 임피더와 접속되는 것을 특징으로 하는 증폭기.
8. 제1항에 있어서, 파이프와 이 파이프 내를 관통하는 리드선과의 사이에서 용량을 갖게 하는 관통 콘덴서에 있어서, 파이프 내를 관통하는 상기 리드선의 양측을 파이프 밖을 가로질러서 단락 접속하여 제1의 단을 형성하고, 상기 파이프 측을 제2의 측으로하여, 양측 사이에서 콘덴서 용량을 생성하는 것을 특징으로 하는 증폭기.
9. 제1항에 있어서, 상기 핑킹 콘데서는 파이프와 이 파이프 내를 관통하는 리드선과의 사이에서 용량을 갖는 관통 콘덴서를 구비하며, 파이프 내를 관통하는 상기 리드선 의 측 중 어느 일측을 제1의 측으로 하고, 상기 리드선의 다른 나머지의 측을 또 다른 콘덴서와 접속시키며, 상기 파이프 측을 제2측으로 하여서 상기 제1의 측과 제2측의 사이에서 용량을 생성하는 것을 특징으로 하는 증폭기.
10. 제1항에 있어서, 상기 핑킹 콘데서는 3전극의 콘덴서를 구비하여서 그들 사이에서 용량을 생성하기 위한 두 측중 하나가 2개의 리드로 분기되며, 2개의 리드는 리드선으로 단락 접속시켜서 제1의 측을 형성하고, 용량을 생성하는 2개의 측 중에 다른 측을 제2의 측으로 하여서 상기 제1의 측과 제2의 측 사이에서 용량을 생성하는 것을 특징으로 하는 증폭기.
11. 궤환 임피더가 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반전 증폭기의 출력측과 입력측 사이에 접속되며, 상기 제 2 트랜지스터는 상기 제 1 트랜지스터에 역극성을 가지며, 상기 트랜지스터는 상호 접속된 콜렉터 혹은 드래인을 가지며 또한 서로 접속되어 있으며 신호가 인가되는 게이트 혹은 베이스, 상기 반전 증폭기, 교류 접지점에 접속되어 있는 에미터 혹은 소스에 접속되어 있으며, 상기 반전 증폭기의 출력측은 증폭기의 출력측을 임피던스 변환 증폭기를 통하여 접속되며, 상기 반전 증폭기의 입력측은 증폭기의 입력측에 접속되는 것을 특징으로 하는 증폭기.
12. 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 증폭기에 있어서, 각각의 트랜지스터는 제 1 전극으로서 언급된 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스, 제 3 전극으로서 콜렉터 혹은 드래인을 가지며, 상기 제 1 트랜지스터의 제 1 전극은 증폭기의 입력측에 접속되며 또한 상기 제 2 트랜지스터의 제 1 전극과 접속되며, 상기 제 2 트랜지스터는 상기 제 1 트랜지스터의 역극성을 가지며, 또한 궤환 임피더의 일측에 접속되며, 상기 제 1 트랜지스터의 제 3 전극이 상기 제 2 트랜지스터의 제 3 전극과 상호 접속되며 또한 궤환 임피더의 다른측과 접속되며, 상기 제 1 트랜지스터의 제 3 전극의 상호 접속점, 상기 제 2 트랜지스터의 제 3 전극, 및 궤환 임피더의 다른 측은 증폭기의 출력측에 접속되어 있는 것을 특징으로 하는 증폭기.
13. 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 증폭기에 있어서, 각각의 트랜지스터는 제 1 전극으로서 언급된 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스, 제 3 전극으로서 콜렉터 혹은 드래인을 가지며, 상기 제 1 트랜지스터의 제 1 전극은 저항체를 포함하는 제1의 직류 결합 회로를 통하여 증폭기의 입력측에 접속되며, 상기 제 1 트랜지스터에 역극성인 상기 제 2 트랜지스터의 제 1 전극은 저항체를 포함하는 제2직류 결합 회로를 통하여 입력측에 접속되며, 또한 궤환 임피더의 일측은 입력측에 접속되며, 상기 제 1 트랜지스터의 제 3 전극이 상기 제 2 트랜지스터의 제 3 전극과 상호 접속되며 궤환 임피더의 다른측과 접속되며, 상기 제 1 트랜지스터의 제 3 전극의 상호 접지점, 상기 제 2 트랜지스터의 제 3 전극 및 궤환 임피더의 다른 측은 증폭기의 출력측에 접속되는 것을 특징으로 하는 증폭기.
14. 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 증폭기에 있어서, 각각의 트랜지스터는 제 1 전극으로서 언급된 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스, 제 3 전극으로서 콜렉터 혹은 드래인을 가지며, 상기 제 1 트랜지스터의 제 1 전극은 버퍼 증폭기와 저항체를 포함하는 제1의 직류 결합 회로를 통하여 증폭기의 입력측에 접속되며, 상기 제 1 트랜지스터에 역극성인 상기 제 2 트랜지스터의 제 1 전극은 상기 버퍼 증폭기 및 저항체를 포함하는 제2의 직류 결합 회로를 통하여 입력측과 접속되며, 궤환 임피더의 일측은 입력측과 접속되며, 상기 제 1 트랜지스터의 제 3 전극은 상기 제 2 트랜지스터의 제 3 전극과 접속되며 또한 궤환 임피더의 다른측과 접속되며, 상기 제 1 트랜지스터의 제 3 전극의 접지점, 상기 제 2 트랜지스터의 제 3 전극, 궤환 임피더의 다른측은 증폭기의 출력측에 접속되는 것을 특징으로 하는 증폭기.
15. 제18항에 있어서, 신호 전류원이 증폭기의 입력측에 접속되는 것을 특징으로 하는 증폭기.
16. 제19항에 있어서, 신호 전류원이 제 3 트랜지스터를 통하여 입력측에 접속되며, 이것이 제 1 전극은 접지되는 것을 특징으로 하는 증폭기.
17. 제18항에 있어서, 상기 신호 전류원이 집적 회로의 형태인 것을 특징으로 하는 증폭기.
18. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 증폭기에 있어서, 각각의 트랜지스터는 제 1 전극으로 언급되는 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스와, 제 3 전극으로서 콜렉터 혹은 드래인을 가지며, 상기 제 1 트랜지스터의 제 1 전극은 증폭기의 입력측에 접속되며 또한 상기 제 1 트랜지스터에 역극성인 상기 제 2 트랜지스터의 제 1 전극과 접속되며, 상기 제 1 트랜지스터의 제 2 전극은 상기 제 1 트랜지스터에 역극성인 상기 제 3 트랜지스터의 제 1 전극에 접속되며, 상기 제 2 트랜지스터의 제 2 전극이 상기 제 2 트랜지스터에 역극성인 상기 제 4 트랜지스터의 제 1 전극에 접속되며, 상기 제 1 트랜지스터의 제 3 전극은 상기 제 3 트랜지스터의 제 2 전극과 접속되어 있는 상기 제 2 트랜지스터의 제 2 전극과 접속되며, 상기 제 3 트랜지스터의 제 2 전극은 제 1 저항체를 경유하여 증폭기의 출력측에 접속되며, 상기 제 4 트랜지스터의 제 2 전극은 제 2 저항체를 경유하여 상기 출력측에 접속되는 것을 특징으로 하는 증폭기.
19. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 증폭기에 있어서, 각각의 트랜지스터는 제 1 전극으로 언급되는 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스와, 제 3 전극으로서 콜렉터 혹은 드래인을 가지며, 상기 제 2 트랜지스터의 제 1 전극은 증폭기의 입력측에 접속되며, 바이어스 전압 발생 회로는 상기 제 2 트랜지스터에 제 1 전극과 상기 제 2 트랜지스터에 역극성인 상기 제 1 트랜지스터의 제 1 전극 사이에 접속되며, 상기 제 1 트랜지스터의 제 2 전극은 상기 제 1 트랜지스터에 역극성인 상기 제 3 트랜지스터의 제 1 전극에 접속되며, 상기 제 2 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터에 역극성인 상기 제 4 트랜지스터의 제 1 전극에 접속되며, 상기 제 1 트랜지스터의 제 3 전극은 상기 제 4 트랜지스터의 제 2 전극과 접속되며, 상기 제 2 트랜지스터의 제 3 전극은 상기 제 3 트랜지스터의 제 2 전극에 접속되며, 상기 제 3 트랜지스터의 제 2 전극과 상기 제 4 트랜지스터의 제 2 전극은 각각의 임피던스 소자를 통하여 증폭기의 출력측에 모두 접속되는 것을 특징으로 하는 증폭기.
20. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 증폭기에 있어서, 각각의 트랜지스터는 제 1 전극으로 언급되는 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스와, 제 3 전극으로서 콜렉터 혹은 드래인을 가지며, 상기 제 1 트랜지스터의 제 1 전극은 증폭기의 입력측에 접속되며 또한 상기 제 1 트랜지스터에 역극성인 상기 제 2 트랜지스터의 제 1 전극에 접속되며, 상기 제 1 트랜지스터의 제 2 전극은 상기 제 1 트랜지스터에 역극성인 상기 제 3 트랜지스터의 제 1 전극과 접속되며, 상기 제 2 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터에 역극성인 상기 제 4 트랜지스터의 제 1 전극에 접속되며, 상기 제 1 트랜지스터의 제 3 전극은 상기 제 4 트랜지스터의 제 2 전극과 접속되며, 상기 제 2 트랜지스터의 제 3 전극은 상기 제 3 트랜지스터의 제 2 전극에 접속되어 있으며, 상기 제 1 트랜지스터의 제 2 전극은 콘덴서를 통하여 상기 제 4 트랜지스터의 제 1 전극에 접속되며, 상기 제 2 트랜지스터의 제 2 전극은 전해 콘덴서를 통하여 상기 제 3 트랜지스터의 제 1 전극에 접속되며, 상기 제 3 트랜지스터의 제 2 전극과 상기 제 4 트랜지스터의 제 2 전극은 증폭기의 출력측에 모두 접속되는 것을 특징으로 하는 증폭기.
21. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 증폭기에 있어서, 각각의 트랜지스터는 제 1 전극으로 언급되는 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스와, 제 3 전극으로서 콜렉터 혹은 드래인을 가지며, 상기 제 1 트랜지스터의 제 1 전극은 증폭기의 입력측에 접속되며 또한 상기 제 1 트랜지스터에 역극성인 상기 제 2 트랜지스터의 제 1 전극 접속되며, 상기 제 1 트랜지스터의 제 2 전극은 저항체를 통하여 상기 제 1 트랜지스터에 역극성인 상기 제 3 트랜지스터의 제 1 전극과 접속되며, 상기 제 2 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터에 역극성인 상기 제 4 트랜지스터의 제 1 전극과 저항체를 통하여 접속되며, 상기 제 1 트랜지스터의 제 3 전극은 제1교류 접지점에 접속되며, 상기 제 2 트랜지스터의 제 3 전극은 제2교류 접지점에 접속되며, 상기 제 1 트랜지스터의 제 2 전극은 콘덴서를 통하여 상기 제 4 트랜지스터의 제 1 전극에 접속되며, 상기 제 2 트랜지스터의 제 2 전극은 전해 콘덴서를 통하여 상기 제 3 트랜지스터의 제 1 전극에 접속되며, 상기 제 3 트랜지스터의 제 2 전극과 상기 제 4 트랜지스터의 제 2 전극은 증폭기의 출력측에 모두 접속되는 것을 특징으로 하는 증폭기.
22. 제 1 트랜지스터, 제 2 트랜지스터, 제 3 트랜지스터 및 제 4 트랜지스터를 포함하는 증폭기에 있어서, 각각의 트랜지스터는 제 1 전극으로 언급되는 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스와, 제 3 전극으로서 콜렉터 혹은 드래인을 가지며, 상기 제 1 트랜지스터의 제 1 전극은 입력측에 접속되며 상기 제 1 트랜지스터에 역극성인 상기 제 2 트랜지스터의 제 1 전극에 접속되며 제 1 트랜지스터의 제 2 전극은 상기 제 1 트랜지스터에 역극성인 상기 제 3 트랜지스터의 제 1 전극에 접속되며, 상기 제 2 트랜지스터의 제 2 전극은 상기 제 2 트랜지스터에 역극성인 상기 제 4 트랜지스터의 제 1 전극과 접속되며, 상기 제 1 트랜지스터의 제 3 전극은 상기 제 2 트랜지스터의 제 2 전극에 접속되며, 상기 제 2 트랜지스터의 제 3 전극은 상기 제 1 트랜지스터의 제 2 전극에 접속되며, 상기 제 3 트랜지스터의 제 2 전극 및 상기 제 4 트랜지스터의 제 2 전극은 모두 증폭기의 출력측에 접속되는 것을 특징으로 하는 증폭기.
23. 제 1 트랜지스터를 포함하는 증폭기에 있어서, 상기 제 1 트랜지스터는 제 1 전극으로서 언급되는 베이스 혹은 게이트와, 제 2 전극으로서 에미터 혹은 소스와, 제 3 전극으로서 콜렉터 혹은 드래인을 가지며, 상기 제 1 트랜지스터의 제 3 전극은 제 1 전극과 제1코일의 일측과 콘덴서의 일측에 접속된 제 2 전극중 하나이상을 가지며, 제2코일의 일측과 제1코일의 다른 측은 증폭기의 출력측에 접속되며, 제 2 코일의 다른 측은 저항체를 경유하여 전압원과 콘덴서의 다른 측에 접속되는 것을 특징으로 하는 증폭기.
24. 제16항에 있어서, 상기 광역 증폭기 회로는 불요 복사를 억제하기 위하여 도체판을 가지고 차폐되는 것을 특징으로 하는 증폭기.
25. 제 1 저항과 평행하게 접속된 인덕턴스를 포함하는 정저항 회로의 일측에 접속된 제 1 측을 갖는 증폭 수단을 구비하는 증폭기에 있어서, 상기 제 1 측은 또한 증폭기의 출력측에 접속되며, 상기 정저항 회로의 다른 측은 상기 제 1 저항과 동일한 저항의 출력 저항을 경유하여 교류 접지점에 접속되는 것을 특징으로 하는 증폭기.
26. 제 1 저항에 평행하게 접속된 인덕턴스를 포함하는 정저항 회로의 일측에 접속된 제 1 측을 갖는 증폭 수단을 포함하는 증폭기를 구비하는 디스플레이 장치로서, 상기 제 1 측은 또한 증폭기의 출력측에 접속되며, 상기 정저항의 다른 측은 상기 제 1 저항과 동일한 저항의 출력 저항을 경유하여 교류 접지점에 접속되는 증폭기에 있어서, 상기 증폭기의 상기 출력측이 상기 장치 내의 디스플레이 장치의 구동단자와 접속되어 있는 것을 특징으로 하는 디스플레이장치.
27. 출력되기 전에 입력 신호를 증폭하는 가변 이득 증폭기와, 증폭기의 이득을 제어하기 위하여 가변 이득 증폭기에 제어신호를 제공하는 제어 신호와, 제어 신호원에 의해서 가변 이득 증폭기에 제공된 제어신호가 분기된 제어 신호로서 또한 공급되는 가감산기를 구비하며, 상기 가감산기는 분기된 제어 신호를 하나의 입력측으로 얻으며, 가변 이득 증폭기의 출력은 다른 입력측으로 얻으며, 출력 신호로서 결과를 출력하기 전에 두 신호의 가산과 감산을 실행하는 증폭기에 있어서, 만일 가변 이득 증폭기의 이득이 제어 신호 소스에서 가변 이득 증폭기로 제공된 제어 신호를 변화함으로서 가변될지라도 입력 신호와 출력 신호 사이의 관계가 일정하게 유지되는 고정된 작동점을, 입력 신호와 출력 신호 사이의 관계를 보여주는 입출력 특성 곡선상의 소정의 시점에서 설정할 수 있는 것을 특징으로 하는 증폭기.
28. 제어 신호원과, 제어 신호원으로부터의 제어 신호를 다른 입력측으로 보내고, 결과를 출력하기 전에 두 신호를 가산하거나 혹은 감산하기 위하여, 입력 신호를 한 입력측으로 보내는 가감산가와, 출력 신호로서 출력하기 전에 입력을 증폭한 가감산기의 출력을 수용하며 증폭 이득을 제어하기 위하여 제공된 제어 신호원으로부터 제어 신호의 분기된 신호를 갖는 이득 증폭기를 구비하는 증폭기에 있어서, 가변 이득 증폭기의 이득은 제어 신호원으로부터 가변 이득 증폭기로 제공된 제어 신호를 변화함으로서 가변될지라도, 입력 신호와 출력 신호 사이의 관계를 일정하게 유지하는 고정된 작동점이, 입력신호와 출력 신호 사이의 관계를 보여주는 입출력 특성 곡선 상의 소정의 지점에 설정될 수 있는 것을 특징으로 하는 증폭기.
29. 제36항에 있어서, 제어 신호 소스에 의해서 가변 이득 증폭기에 공급되는 제어 신호가 분기될때, 분기된 제어 신호는 가감산기가 분기된 제어 신호를 한 입력측으로 보내기 전에 두개의 트랜지스터의 전압 분리 회로를 통하여 전압 분리되는 곳에서, 입출력 특성 곡선상의 소정의 지점에서 고정된 작동점을 설정할 수 있게 하는 것을 특징으로 하는 증폭기.
30. 제14항에 있어서, 제 3 트랜지스터는 상기 궤환 임피더의 일측의 접합부, 상기 반전 증폭기의 입력측 및 상기 증폭기의 상기 입력측에 삽입되며, 상기 제 3 트랜지스터는 상기 증폭기의 상기 입력측과 접속된 베이스 혹은 게이트와, 상기 궤환 임피더의 두 측의 상기 반전 증폭기의 상기 출력측과 접속되지 않은 일측과 접속된 에미터 혹은 소스와, 상기 반전 증폭기의 상기 입력측과 접속된 콜렉터 혹은 드래인을 갖는 것을 특징으로 하는 증폭기.
31. 제11항에 있어서, 제 3 트랜지스터는 상기 증폭기의 상기 입력측과 상기 반전 증폭기의 상기 입력측과, 상기 궤환 일측의 접합부에서 삽입되며, 상기 제 3 트랜지스터는 상기 증폭기의 상기 입력측과 상기 궤환 임피더의 두 측의 상기 반전 증폭기의 상기 출력측과 접속되지 않은 일측과 접속된 에미터 혹은 소스와, 상기 반전 증폭기의 상기 입력측과 접속된 콜렉터 혹은 드래인과, 교류 접지점에 접속된 베이스 혹은 게이트를 갖는 것을 특징으로 하는 증폭기.
32. 제14항에 있어서, 상기 제 3 트랜지스터와 상기 소스 혹은 상기 에미터는 저항체를 경유하여 교류 접지점과 접속되어 있는 것을 특징으로 하는 증폭기.