KR940008226A - 광대역 증폭기 및 신호처리기, 및 이들을 사용한 표시 장치 - Google Patents

광대역 증폭기 및 신호처리기, 및 이들을 사용한 표시 장치 Download PDF

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KR940008226A
KR940008226A KR1019930017736A KR930017736A KR940008226A KR 940008226 A KR940008226 A KR 940008226A KR 1019930017736 A KR1019930017736 A KR 1019930017736A KR 930017736 A KR930017736 A KR 930017736A KR 940008226 A KR940008226 A KR 940008226A
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Abstract

증폭 회로의 피킹용 콘덴서(21)을 트랜지스터(4)와 (22)로 이루어지는 푸시풀 회로에 의해서 구동함으로써, 피킹용 콘덴서의 충방전을 촉진한다. 바이어스 전류를 삭감하여 소비전력을 절감시킬 수 있다. 궤한 임피던스(7)를 트랜지스터(9)의 에미터에 접속시킴으로써, 출력 신호를 광대역의 주파수 범위에 걸쳐서 전류 신호로서 증폭회로의 입력부로 궤환시킬 수 있다. 대출력 광대역 증폭기가 얻어진다.

Description

광대역 증폭기 및 신호처리기, 및 이들을 사용한 표시 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 광대역 증폭회로의 기본적인 실시예를 나타내는 회로도.
제3도는 본 발명의 또 다른 실시예를 나타내는 회로도.

Claims (44)

  1. 푸시풀 회로를 포함하는 증폭회로에 있어서, 이 푸시풀 회로를 구성하는 2개의 능동 소자(15, 16)의 각 전극끼리의 상호 접속점 2개중, 한쪽을 입력측(2)으로 하고, 다른쪽을 이득 설정을 위하여 사용하는 단자로 하여 피킹용 콘덴서(32)를 접속시키고 상호 접속되어 있지 않은 나머지 2개의 전극중, 적어도 어느 한쪽을 출력측(5)으로 한 것을 특징으로 하는 광대역 증폭기.
  2. 푸시풀 회로를 포함하는 증폭회로에 있어서, 이 푸시풀 회로를 구성하는 제1 및 제2의 2개의 트랜지스터(15,16)에 관하여 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 그 제1의 전극을 접속시킨 제1의 트랜지스터(16)의 제2의 전극에 피킹용 콘덴서(32)를 접속시키는 동시에, 상기 제1의 트랜지스터(16)와 연극성의 제2의 트랜지스터(15)의 제2의 전극을 접속시키고, 상기 제2의 트랜지스터(15)의 제1의 전극을 상기 입력측(2)에 접속시키고, 또한 상기 제1의 트랜지스터(16)의 제3의 전극을 출력측(5)에 접속시켜서 이루어지는 것을 특징으로 하는 광대역 증폭기.
  3. 푸시풀 회로를 포함하는 증폭회로에 있어서, 이 푸시풀 회로를 구성하는 제1 및 제2의 2개의 트랜지스터(15,16)에 관하여 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 그의 제1전극을 접속시킨 제1의 트랜지스터(16)의 제2의 전극에, 피킹용 콘덴서(32)를 접속시키는 동시에, 상기 제1의 트랜지스터(16)와 역극성의 제2의 트랜지스터(15)의 제2의 전극을 접속시키고, 상기 제2의 트랜지스터(15)의 제1의 전극을 상기 입력측(2)에 접속시키고 또한 상기 제1의 트랜지스터(16)의 제3의 전극을 출력측(5)에 접속시키고, 또한 상기 제2의 트랜지스터(15)의 제3의 전극에 제1의 전류 미러회로(CM1)의 입력 단자(I)를 접속시키고, 이 제1의 전류미러 회로(CM1)의 출력단자(0)에 제2의 전류 미러 회로(CM2)의 입력단자(I)를 접속시키고, 상기 제2의 전류 미러 회로(CM2)의 출력단자(0)에 상기 출력측(5)이 접속하여 이루어진 것을 특징으로 하는 광대역 증폭기.
  4. 푸시풀 회로를 포함하는 증폭회로에 있어서, 이 푸시풀 회로를 구성하는 제3 및 제4의 2개의 트랜지스터(3,73)에 관하여, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 피키용 콘덴서(70)의 한쪽의 단자를 접속시키고 이 피킹용 콘덴서(70)의 다른쪽의 단자를 제3의 트랜지스터(3)의 제2의 전극에 접속시키는 동시에, 상기 피킹용 콘덴서(70)의 다른쪽을 상기 제3의 트랜지스터(3)와 역극성의 제4의 트랜지스터(73)의 제2의 전극에 접속시키고, 상기 제3의 트랜지스터(3)의 제1의 전극과 상기 제4의 트랜지스터(73)의 제1의 전극을 상호 접속시켜, 상기 제3의 트랜지스터(3)의 제3의 전극을 출력측(5)에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  5. 푸시풀 회로를 포함하는 증폭회로에 있어서, 이 푸시풀 회로를 구성하는 제1 및 제2의 2개의 트랜지스터(15,16)외에 제5의 트랜지스터(4)를 설치하고, 이것들의 트랜지스터에 관하여, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 그의 제1의 전극을 접속시킨 제1의 트랜지스터(16)의 제2의 전극에, 피킹용 콘덴서(32)를 접속시키는 동시에, 상기 제1의 트랜지스터(16)와 역극성인 제2의 트랜지스터(15)의 제2의 전극을 접속시키고, 상기 제2의 트랜지스터(15)의 제1의 전극을 상기 입력측(2)에 접속시키고, 또한 상기 제1의 트랜지스터(16)의 제3의 전극을 출력측(5)에 접속시키고, 또, 상기 제2의 트랜지스터(15)의 제3의 전극을 콘덴서(60)를 통하여 제5의 트랜지스터(4)의 제2의 전극에 접속시키고, 이 제5의 트랜지스터(4)의 제3의 전극을 상기 제1의 트랜지스터(16)의 제3의 전극을 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  6. 푸시풀 회로를 포함하는 증폭회로에 있어서, 이 푸시풀 회로를 구성하는 제1 및 제2의 2개의 트랜지스터(16,15)외에 제5의 트랜지스터(4)를 설치하고 이것들의 트랜지스터에 관하여, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 그의 제1의 전극을 접속시킨 제1의 트랜지스터(16)의 제2의 전극에, 피킹용 콘덴서(32)를 접속시키는 동시에 상기 제1의 트랜지스터(16)와 역극성인 제2의 트랜지스터(15)의 제2의 전극을 접속시키고, 상기 제2의 트랜지스터(15)의 제1의 전극을 상기 입력측(2)에 접속시키고, 또한 상기 제1의 트랜지스터(16)의 제3의 전극을 출력측(5)에 접속시키고, 또, 상기 제2의 트랜지스터(15)의 제3의 전극을 정전압회로 또는 소자(45)를 통하여, 제5의 트랜지스터(4)의 제2의 전극에 접속시키고, 이 제5의 트랜지스터(4)의 제3의 전극을 상기 제1의 트랜지스터(16)의 제3의 전극을 접속시켜, 이루어지는 것을 특징으로 하는 광대역 증폭기.
  7. 푸시풀 회로를 포함하는 증폭회로에 있어서, 이 푸시풀 회로를 구성하는 제1 및 제2의 2개의 트랜지스터(15,16)외에 제5의 트랜지스터(4)를 설치하고, 이것들의 트랜지스터에 관하여, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 그의 제1의 전극을 접속시킨 제1의 트랜지스터(16)의 제2의 전극에 피킹용 콘덴서(32)를 접속시키는 동시에, 상기 제1의 트랜지스터(16)와 역극성인 제2의 트랜지스터(15)의 제2의 전극을 접속시키고, 상기 제2의 트랜지스터(15)의 제1의 전극을 상기 입력측(2)에 접속시키고, 또한 상기 제1의 트랜지스터(16)의 제3의 전극을 출력측(5)에 접속시키고, 또, 상기 제2의 트랜지스터(15)의 제3의 전극을 콘덴서(60)를 통하여 제5의 트랜지스터(4)의 제2의 전극에 접속시키고 이 제5의 트랜지스터(4)의 제3의 전극을 상기 제1의 트랜지스터(16)의 제3의 전극을 접속시키고, 또한 상기 제2의 트랜지스터(15)의 제3의 전극에 정전류 회로나 코일등과 같은 고 임피던스를 실현가능한 회로(46)를 접속시켜 이루어진 것을 특징으로 하는 광대역 증폭기.
  8. 파이프와 이 파이프 내를 관통하는 리드선과의 사이에서 용량을 갖게 하는 관통 콘덴서(134)에 있어서, 파이프 내를 관통하는 상기 리드선의 양단(136, 137)을 파이프 밖에서 단락 접속하여 제1의 단자(130)로 하고, 상기 파이프 측을 제2의 단자(135)로 하여, 양단자로 부터 콘덴서 용량을 꺼내는 것을 특징으로 하는 콘덴서.
  9. 파이프와, 이 파이프 내를 관통하는 리드선과의 사이에서 용량을 갖게 하는 관통 콘덴서(134)에 있어서, 파이프 내를 관통하는 상기 리드선의 양단(136, 137)의 어느 한쪽(136)을 제1의 단자(130)로 하고, 상기 리드선의 양단(136, 137)의 나머지의 한쪽(137)와 상기 파이프 측을 단자(135)와의 사이에 콘덴서(142)를 접속시키고, 상기 파이프 측의 단자(135)를 제2의 단자(129)로 하고, 상기 제1의 단자(130)와 제2의 단자(129)의 사이로 부터 용량을 꺼내는 것을 특징으로 하는 콘덴서.
  10. 콘덴서 용량을 꺼내는 2개의 단자 중 한쪽의 단자를 분기하여 2개의 단자(136, 137)로 함으로써, 3 단자 구성으로 한 3 단자 콘덴서(TEC)에 있어서, 분기하여 2개의 단자로 된 이 2 단자(136, 137)를 리드선에 의해 단락 접속시켜 제1의 단자(130)로 하고, 상기 콘덴서 용량을 꺼내는 2개의 단자중의 다른쪽의 단자(135)를 제2의 단자(129)로 하고, 상기 제1의 단자(130)와 제2의 단자(129)의 사이로 부터 용량을 꺼내는 것을 특징으로 하는 콘덴서.
  11. 제6의 트랜지스터(9)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 그의 제1의 전극을 접속시킨 상기 제6의 트랜지스터(9)의 제2의 전극에 궤환 임피던스(7)의 한쪽의 단자를 접속시키고, 상기 궤환 임피던스(7)의 또 한쪽의 단자를 출력측(5)에 접속하는 동시에, 반전 증폭기(143)의 출력측에도 접속시켜, 상기 반전 증폭기(143)의 입력측을 상기 제6의 트랜지스터(9)의 제3의 전극에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  12. 제6의 트랜지스터(9)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 상기 제6의 트랜지스터(9)의 제2의 전극에 입력측(2)을 접속시키는 동시에, 궤환 임피던스(7)의 한쪽의 단자를 접속시키고, 상기 궤환 임피던스(7)의 또 한쪽의 단자를 출력측(5)에 접속하는 동시에, 반전 증폭기(143)의 출력측에도 접속시키고, 상기 반전 증폭기(143)의 입력측을 상기 제6의 트랜지스터(9)의 제3의 전극에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  13. 제12항에 있어서, 상기 반전 증폭기(143)가 제4항에 기재된 광대역 증폭회로를 포함하는 것을 특징으로 하는 광대역 증폭기.
  14. 궤환 임피던스(7)를 반전 증폭기(143)의 입력 단자와 출력 단자와의 사이에 접속시키고, 상기 반전 증폭기(143)의 출력 단자를 임피던스 변환 증폭기(CA)를 통하여 출력측에 접속시키고, 상기 반전 증폭기(143)의 입력 단자를 입력측으로 하여 이루어지는 것을 특징으로 하는 광대역 증폭기.
  15. 제7의 트랜지스터(16)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 그의 제1의 전극을 접속시킨 상기 제7의 트랜지스터(16)의 제2의 전극에 궤환 임피던스(7)의 한쪽의 단자를 접속시키고, 상기 제7의 트랜지스터(16)의 제3의 전극에, 반전증폭기(143)를 통하여, 상기 궤환 임피던스(7)의 다른쪽의 단자를 접속시키고, 상기 궤환 임피던스(7)의 다른쪽의 단자에 임피던스 변환 증폭기(CA)의 입력 단자를 접속시키고, 상기 임피던스 변환 증폭기(CA)의 출력단자를 출력측(5)에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  16. 제8 트랜지스터(16)와 제9의 트랜지스터(35)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 제8의 트랜지스터(16)의 제1의 전극을 접속시키고, 또한 상기 제8의 트랜지스터(16)의 제1의 전극을 접속시키고, 또한 상기 제8의 트랜지스터(16)와 역극성의 제9의 트랜지스터(35)의 제1의 전극을 접속시키는 동시에, 궤환 임피던스(7)의 한쪽의 단자 까지도 접속시키고, 상기 제8의 트랜지스터(16)이 제3의 전극과 상기 제9의 트랜지스터(35)의 제3전극을 상호 접속시키는 동시에, 상기 궤환 임피던스(7)의 다른쪽의 단자까지도 접속시키고, 상기 제8의 트랜지스터(16)의 제3의 전극과 상기 제9의 트랜지스터(35)의 제3의 전극과 상기 궤환 임피던스(7)의 다른쪽의 단자와의 상호 접속점을 출력후(5)에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  17. 제8 트랜지스터(16)와 제9의 트랜지스터(35)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 제8의 트랜지스터(16)의 제1의 전극과의 사이를 저항등으로 이루어지는 제1의 직류 결합 회로(189)를 통하여 접속시키고, 또한 입력측(2)과 상기 제8의 트랜지스터(16)와 역극성의 제9의 트랜지스터(35)의 제1의 전극과의 사이에 저항 등으로 이루어지는 제2의 직류 결합 회로(187)를 통하여, 접속시키는 동시에, 궤환 임피던스(7)의 한쪽의 단자를 입력측(2)에 접속시키고, 상기 제8의 트랜지스터(16)의 제3의 전극과 상기 제9의 트랜지스터(35)의 제3의 전극과 상기 궤환 임피던스(7)의 다른 쪽의 단자와의 상호 접속점을 출력측(5)에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  18. 제8 트랜지스터(16)와 제9의 트랜지스터(35)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)과 제8의 트랜지스터(16)의 제1의 전극과의 사이를 버퍼 증폭기(BA)와 저항 등으로 이루어지는 제1의 직류 결합회로(189)를 통하여 접속시키고, 또한 입력측(2)과, 상기 제8의 트랜지스터(16)와 역극성의 제9의 트랜지스터(35)의 제1의 전극과의 사이를 상기 버퍼 증폭기(BA)와 저항 등으로 이루어지는 제2의 직류 결합 회로(187)를 통하여 접속시키는 동시에, 궤환 임피던스(7)의 한쪽의 단자를 입력측(2)에 접속시키고, 상기 제8의 트랜지스터(16)이 제3의 전극과 상기 제9의 트랜지스터(35)의 제3전극을 상호 접속시키는 동시에, 상기 궤환 임피던스(7)의 다른쪽의 단자까지도 접속시키고, 상기 제8의 트랜지스터(16)의 제3전극과 상기 제9의 트랜지스터(35)의 제3의 전극과 상기 궤환 임피던스(7)의 다른쪽의 단자와의 상호 접속점을 출력후(5)에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  19. 제18항에 있어서, 상기 입력측(2)에 신호 전류원(145)을 접속시킨 것을 특징으로 하는 광대역 증폭기.
  20. 제19항에 있어서, 상기 신호 전류원(145)을 제1의 전극을 접지하는 구성으로 한 제10의 트랜지스터(184)를 통하여, 상기 입력측(2)에 접속시키는 것을 특징으로 하는 광대역 증폭기.
  21. 제20항에 있어서, 상기 신호 전류원이 집적회로(183)에 의해 구성된 것을 특징으로 하는 광대역 증폭기.
  22. 제11의 트랜지스터(202)와 제12의 트랜지스터(203)와, 제13의 트랜지스터(75)와 제14의 트랜지스터(76)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 상기 제11의 트랜지스터(202)의 제1의 전극을 접속시키는 동시에, 상기 제11의 트랜지스터(202)와 역극성의 제12의 트랜지스터(203)의 제1의 전극을 접속시키고, 상기 제11의 트랜지스터(202)의 제2의 전극에, 상기 제11의 트랜지스터(202)와 역극성의 제13의 트랜지스터(75)의 제1의 전극을 접속시키고, 상기 제12의 트랜지스터(203)의 제2의 전극에, 상기 제12의 트랜지스터(203)와 역극성의 제14의 트랜지스터(76)의 제1의 전극을 접속시키고, 상기 제11의 트랜지스터(202)의 제3의 전극에, 상기 제14의 트랜지스터(76)의 제2의 전극을 접속시키고, 상기 제12의 트랜지스터(203)의 제3의 전극에 상기 제13의 트랜지스터(75)의 제2의 전극을 접속시키고, 상기 제13의 트랜지스터(75)의 제2의 전극과 상기 제14의 트랜지스터(76)의 제2의 전극을 각각 출력측(5)에 접속시켜 이루어진 것을 특징으로 하는 광대역 증폭기.
  23. 제11의 트랜지스터(202)와 제12의 트랜지스터(203)와, 제13의 트랜지스터(75)와 제14의 트랜지스터(76)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 제12의 트랜지스터(203)의 제1의 전극을 접속시키는 동시에, 이 제12의 트랜지스터(203)와 역극성인 상기 제11의 트랜지스터(202)의 제11의 전극과, 상기 제12의 트랜지스터(203)의 제1의 전극과의 사이에 바이어스 전압 발생 회로(201)를 접속시키고, 상기 제11의 트랜지스터(202)의 제2의 전극에, 상기 제11의 트랜지스터(202)와 역극성의 제13의 트랜지스터(75)의 제1의 전극을 접속시키고, 상기 제12의 트랜지스터(203)의 제2의 전극에, 상기 제12의 트랜지스터(203)와 역극성인 제14의 트랜지스터(76)의 제1의 전극을 접속시키고, 상기 제11의 트랜지스터(202)의 제3의 전극에, 상기 제14의 트랜지스터(76)의 제2의 전극을 접속시키고, 상기 제12의 트랜지스터(203)의 제3의 전극에 상기 제13의 트랜지스터(75)의 제2의 전극을 접속시키고, 상기 제13의 트랜지스터(75)의 제2의 전극과 상기 제14의 트랜지스터(76)의 제2의 전극을 각각 임피던스 소자(95,96)를 통하여, 출력측(5)에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  24. 제11의 트랜지스터(202)와 제12의 트랜지스터(203)와, 제13의 트랜지스터(75)와 제14의 트랜지스터(76)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 상기 제11의 트랜지스터(202)의 제1의 전극을 접속시키는 동시에, 상기 제11의 트랜지스터(202)와 역극성인 제12의 트랜지스터(203)의 제1의 전극까지도 접속시키고, 상기 제11의 트랜지스터(202)의 제2의 전극에, 상기 제11의 트랜지스터(202)와 역극성인 제13의 트랜지스터(75)의 제1의 전극을 접속시키고, 상기 제12의 트랜지스터(203)의 제2의 전극에, 상기 제12의 트랜지스터(203)와 역극성인 제14의 트랜지스터(76)의 제1의 전극을 접속시키고, 상기 제11의 트랜지스터(202)의 제3의 전극에, 상기 제14의 트랜지스터(76)의 제2의 전극을 접속시키고, 상기 제12의 트랜지스터(203)의 제3의 전극에 상기 제13의 트랜지스터(75)의 제2의 전극을 접속시키고, 상기 제11의 트랜지스터(202)의 제2의 전극을 콘덴서(223)를 통하여, 상기 제14의 트랜지스터(76)의 제1의 전극에 접속시키고, 상기 제12의 트랜지스터(203)의 제2의 전극을 콘덴서(222)를 통하여 상기 제13의 트랜지스터(75)의 제1의 전극에 접속시키고, 상기 제13의 트랜지스터(75)의 제2의 전극과 상기 제14의 트랜지스터(76)의 제2의 전극을 각각 출력측(5)에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  25. 제11의 트랜지스터(202)와 제12의 트랜지스터(203)와, 제13의 트랜지스터(75)와 제14의 트랜지스터(76)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 상기 제11의 트랜지스터(202)의 제1의 전극을 접속시키는 동시에, 상기 제11의 트랜지스터(202)와 역극성인 제12의 트랜지스터(203)의 제1의 전극까지도 접속시키고, 상기 제11의 트랜지스터(202)의 제2의 전극에, 상기 제11의 트랜지스터(202)와 역극성인 제13의 트랜지스터(75)의 제1의 전극을 저항(224)을 통하여 접속시키고, 상기 제12의 트랜지스터(203)의 제2의 전극에, 상기 제12의 트랜지스터(203)와 역극성인 제14의 트랜지스터(76)의 제1의 전극을 저항(225)을 통하여 접속시키고, 상기 제11의 트랜지스터(202)의 제3의 전극을 제1의 교류적 접지점에 접속시키고, 상기 제12의 트랜지스터(203)의 제3의 전극을 제2의 교류적 접지점에 접속시키고, 상기 제12의 트랜지스터(203)의 제2의 전극을 상기 제13의 트랜지스터(75)의 제1의 전극에 콘덴서(222)를 통하여 접속시키고, 상기 제13의 트랜지스터(75)의 제2의 전극과 상기 제14의 트랜지스터(76)의 제2의 전극을 각각 출력부(5)에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  26. 제15의 트랜지스터(202)와 제16의 트랜지스터(203)와, 제17의 트랜지스터(75)와 제18의 트랜지스터(76)를 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 입력측(2)에 상기 제15의 트랜지스터(202)의 제1의 전극을 접속시키는 동시에, 상기 제15의 트랜지스터(202)와 역극성인 제16의 트랜지스터(203)의 제1의 전극을 접속시키고, 상기 제15의 트랜지스터(202)의 제2의 전극에, 상기 제15의 트랜지스터(202)와 역극성인 제17의 트랜지스터(75)의 제1의 전극을 접속시키고, 상기 제16의 트랜지스터(203)의 제2의 전극에, 상기 제16의 트랜지스터(203)와 역극성인 제18의 트랜지스터(76)의 제1의 전극에 접속시키고, 상기 제15의 트랜지스터(202)의 제3의 전극에 상기 제16의 트랜지스터(203)의 제2의 전극에 접속시키고, 상기 제16의 트랜지스터(203)의 제3의 전극에 상기 제15의 트랜지스터(202)의 제2의 전극을 접속시키고, 상기 제17의 트랜지스터(75)의 제2의 전극과 상기 제18의 트랜지스터(76)의 제2의 전극을 각각 출력측(5)에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  27. 제19의 트랜지스터(16 또는 3)을 포함하는 증폭회로에 있어서, 이 트랜지스터의 베이스 또는 게이트를 제1의 전극, 에미터 또는 소스를 제2의 전극, 콜렉터 또는 드레인을 제3의 전극으로 할때, 그 제1의 전극이거나 또는 제2의 전극의 적어도 한쪽이 입력측(2)에 접속된 제19의 트랜지스터(16 또는 3)의 제3의 전극에 제1의 코일(102)의 한쪽의 단자와 콘덴서(228)의 한쪽의 단자를 접속시키고, 제2의 코일(74)의 한쪽의 단자와 상기 제1의 코일(102)의 다른쪽의 단자를 출력측(5)에 접속시키고, 상기 제2의 코일(74)의 다른쪽의 단자와 상기 콘덴서(228)의 다른쪽의 단자를 접속시켜서 이루어지는 것을 특징으로 하는 광대역 증폭기.
  28. 제16항에 있어서, 광대역 증폭 회로의 주변을 도체판(LP)에 의해 차폐함으로써, 광대역 증폭회로로 부터의 불요복사를 억제하는 것을 특징으로 하는 광대역 증폭기.
  29. 증폭 수단의 출력 단자에 분포 용량이 기생하는 평면 저항체를 갖는 저항기의 한쪽의 단자를 접속시키고, 상기 저항기의 다른쪽의 단자를 교류적 접지점에 접속시켜 이루어지는 것을 특징으로 하는 광대역 증폭기.
  30. 증폭 수단의 출력 단자에 분포 용량이 기생하는 평면 저항체를 갖는 저항기를 2개 이상 직렬로 접속시키고, 그것들의 저항기 중, 상기 증폭 수단으로 부터 가장 멀리에 접속된 저항기에 있어서의 다른 저항기에 접속되어 있지 않은 쪽의 단자를 교류적 접지점에 접속시켜 이루어지고, 상기 증폭수단의 가장 가까이에 접속된 저항기는 직렬로 접속된 상기 저항기 중에서, 상기 분포용량이 가장 작은 저항기인 것을 특징으로 하는 광대역 증폭기.
  31. 증폭 수단의 출력 단자에 인덕턴스 성분과 저항 성분을 갖는 정저항 회로의 한쪽의 단자를 접속시키고, 상기 정저항 회로의 다른쪽의 단자에 저항기의 한쪽의 단자를 접속시키고, 상기 저항기의 다른쪽의 단자를 교류적 접지점에 접속시켜 이루어진 것을 특징으로 하는 광대역 증폭기.
  32. 제29, 30 또는 31항에 있어서, 신호 선로에 포함되는 소자중, 트랜지스터 등의 베어칩화가 가능한 베어칩 가능 소자를 베어칩 형상으로 신장하고, 상기 베어칩화 가능 소자 이외의 소자를 패키징 상태로 상기 베어칩 가능 소자에 접소시켜서 이루어지는 것을 특징으로 하는 광대역 증폭기.
  33. 하이브리드 IC로 구성되는 광대역 증폭기에 있어서, 상기 하이브리드 IC의 세라믹 기판의 부품면의 이면중, 상기 부품면의 신호라인에 대향하는 개소의 패턴이 박리되어 이루어지는 것을 특징으로 하는 광대역 증폭기.
  34. 하이브리드 IC로 구성되는 광대역 증폭기에 있어서, 상기 하이브리드 IC의 세라믹 기판의 부품면의 이면중, 고주파 회로 또는 대신호 회로용의 그랜드 패턴(이하, 제1의 그랜드 패턴이라고 한다)과, 저주파 회로 또는 직류 회로용의 그랜드 패턴(이하, 제2의 그랜드 패턴이라고 한다)과의 사이의 적어도 일부분의 패턴을 박리하고, 상기 제1 및 제2의 그랜드 패턴을 분리하여 이루어지는 것을 특징으로 하는 광대역 증폭기.
  35. 제29항 내지 34항 중의 하나에 기재된, 광대역 증폭기를 사용한 것을 특징으로 하는 표시 장치.
  36. 입력 신호를 증폭하여 출력하는 가변 이득 증폭기(601)와 상기 증폭기에서 제어 신호를 공급하여 그의 이득 제어를 하는 제어용 신호원(603)과, 상기 제어신호원이 상기 증폭기에 공급하는 제어신호를 분기하여 한쪽의 입력 단자에 공급하고, 상기 가변 이득 증폭기의 출력을 다른 쪽의 입력 단자에 받아 넣고, 상기 가변이득 증폭기의 출력을 다른쪽의 입력 단자에 받아 넣고, 양자의 사이에서 가감산을 하고, 그 결과 양자의 사이에서 가감산을 하고, 그 결과를 출력신호로서 출력하는 가감산기(602)로 이루어지고, 상기 제어용 신호원으로 부터 상기 증폭기에 공급하는 제어신호를 조정하여 이 증폭기의 이득을 가변한 경우에 있어서도, 상기 입력 신호와 상기 출력 신호의 관계가 일정하게 보존되는 고정 동작점을 입력 신호와 출력신호의 관계를 나타내는 입출력 특성 곡선상의 임의 위치에 설치가능케 한 것을 특징으로 하는 신호 처리기.
  37. 제어용 신호원(603)과 입력 신호를 한쪽의 입력 단자에 받아 넣고, 상기 제어용 신호원으로 부터의 제어신호를 다른쪽의 입력 단자에 받아 넣고, 양자의 사이에서 가감산을 하고, 그 결과를 출력하는 가감산기(602)와, 상기 가감산기로 부터의 출력을 입력하여 증폭시켜서 출력 신호로서 출력하는 동시에, 상기 제어용 신호원으로부터의 제어신호를 분기하여 공급되고, 그것에 대해 증폭 이득의 제어를 받는 가변 이득 증폭기(601)로 이루어지고, 상기 제어용 신호원으로부터 상기 증폭기에 공급하는 제어 신호를 조정하여 이 증폭기의 이득을 가변한 경우에 있어서도, 상기 입력 신호와 상기 출력 신호의 관계가 일정하게 보존되는 고정 동작점을 입력 신호와 출력 신호의 관계를 나타내는 입출력 특성 곡선상의 임의 위치에 설정 가능케 한 것을 특징으로 하는 신호 처리기.
  38. 제36항에 있어서, 상기 제어용 신호원이 상기 증폭기에 공급하는 제어 신호를 분기하여 상기 가감산기가 그의 한쪽의 입력 단자에 받아 넣을 때, 이 분기신호를 저항 분압회로(618,619)에 의해 분압하여 받아 넣으므로서, 상기 고정 동작점을 상기 입출력 특성 곡선상의 임의 위치에 설정가능케 한 것을 특징으로 하는 신호 처리기.
  39. 입력 신호를 받아 넣는 제1의 단자(700)와, 귀선 소거시에 있어서의 직류 레벨과 같은 일정의 직류 레벨(649)을 공급하는 제2의 단자와의 사이에서 전환하는 전환 스위치(750)와, 상기 전환 스위치를 상시는 상기 제1의 단자에 연결시켜 놓고, 주기적으로 발생하는 귀선 소거 펄스와 같은 펄스 신호에 의거하여 그 펄스 기간만, 상기 전환스위치를 상기 제2의 단자로 전환하여 연결함으로써, 이 전환스위치 출력으로서, 입력 신호에 일정 레벨의 직류 펄스가 부가된 신호를 출력시키는 전환스위치 구동수단(648)와, 상기 전환스위치 출력인 입력 신호에 일정레벨의 직류 펄스가 부가된 신호를 받아 넣고, 그 직류 펄스의 잔류 레벨 제어만을 수행하여 출력하는 직류분 제어기로 이루어지고, 직류 펄스의 직류 레벨제어를 수행함으로써, 신호 입력 다이내믹 영역의 유효 활용을 가능케 한 것을 특징으로 하는 신호 처리기.
  40. 입력 신호를 증폭시켜서 출력하는 가변이득 증폭기와, 귀선 소거 신호와 같은 일정의 직류 레벨을 갖는 직류 펄스를 주기적으로 발생하는 직류 레벨원과, 상기 가변이득 증폭기의 출력을 한쪽의 입력 단자에 상기 직류 레벨원으로 부터의 일정 주기로 발생하는 직류 펄스를 다른쪽의 입력 단자에 각각 받아넣고, 양자 사이에서 가감산을 한 결과를 출력하는 가감산기와, 이 가감산기의 출력을 받아 넣고, 그중에 포함되는 직류 펄스의 직류 레벨 제어를 함으로써, 신호 입력 다이내믹 영역의 유효 활용을 가능케 한 것을 특징으로 하는 신호 처리기.
  41. 귀선 소거 신호와 같은 일정의 직류레벨을 갖는 직류 펄스를 주기적으로 발생하는 직류 레벨원과, 입력 신호를 한쪽의 입력단자에, 상기 직류 레벨원으로부터의 일정 주기로 발생하는 직류 펄스를 다른쪽의 입력 단자에 각각 받아 넣고, 양자 사이에서 가감산을 한 결과를 출력하는 가감산기와, 이 가감산기의 출력을 받아 넣고, 그 속에 포함되는 직류 펄스의 직류 레벨 제어만을 해서 출력하는 직류분 제어기로 이루어지고, 직류 펄스의 직류 레벨 제어를 함으로써 신호 입력 다이내믹 영역의 유효 활용을 가능케한 것을 특징으로 하는 신호 처리기.
  42. 적색신호를 입력하여 증폭시킨 후, 음극선관에 향해서 출력하는 제1의 가변이득 증폭기(502R)와, 녹색신호를 입력하여 증폭시킨 후 음극선관에 향해서 출력하는 제2의 가변이득 증폭기(502G)와, 청색 신호를 입력하며 증폭시킨후, 음극선관에 향해서 출력하는 제3의 가변이득 증폭기(502B)와, 상기 제1 내지 제3의 각 증폭기의 이득을 개별적으로 제어할 수가 있는 이득 제어기로서, 상기 제1 내지 제3중의 임의의 하나의 가변이득 증폭기의 이득 제어에 의한 색 채널의 구동제어가 인위적으로 행하여졌을 때, 상기 음극선관에 있어서의 적, 녹, 청의 형광체의 휘도의 합을 일정하게 유지하도록, 상기 제1 내지 제3중의 나머지 2개의 가변 이득 증폭기의 이득 제어를 하는 이득 제어기(80)로 이루어지고, 인위적인 백색표시의 색온도 가변시, 음극선관 화면의 휘도가 변하지 않는 동시에 백색 균형이 붕괴되기 어렵게 한 것을 특징으로 하는 신호 처리기.
  43. 청색 신호를 입력하여 증폭시킨 후 출력하는 제1의 가변 이득 증폭기(702R)와, 제1의 가변직류 전압원(703R)과, 상기 제1의 가변이득 증폭시킨 후 출력을 한쪽의 입력 단자에, 상기 제1의 가변 직류 전압원으로 부터의 직류 전압을 다른쪽의 입력 단자에, 각각 받아 넣고, 양자 사이에서 가산을 하고, 결과를 음극선관에 향해서 출력하는 제1의 가산기(704R)와, 녹색 신호를 입력하여 증폭시킨 후 출력하는 제2의 가변이득 증폭기(702G)와, 제2의 가변직류 전압원(703G)과, 상기 제2의 가변 이득 증폭기의 출력을 한쪽의 입력 단자에, 상기 제2의 가변 직류 전압원으로 부터의 직류 전압을 다른쪽의 입력 단자에, 각각 받아 넣고, 양자 사이에서 가산을 하고, 그 결과를 음극선관에 향해서 출력하는 제2의 가산기(704G)와, 청색 신호를 입력하여 증폭시킨 후 출력하는 제3의 가변이득 증폭기(702B)와, 제3의 가변 직류 전압원(703B)과, 상기 제3의 가변 이득 증폭기의 출력을 한쪽의 입력 단자에, 상기 제3의 가변 직류 전압원으로 부터의 직류 전압을 다른쪽의 입력 단자에 각각 받아 넣고, 양자 사이에서 가산을 하고, 그 결과를 음극선관에 향해서 출력하는 제3의 가산기(704B)와, 상기 제1 내지 제3의 각 증폭기의 이득을 개별적으로 제어할 수가 있을 뿐만 아니라, 상기 제1 내지 제3의 각 가변 직류 전압원의 직류 전압까지도 개별적으로 제거할 수가 있는 제어기로서, 상기 제1 내지 제3중의 임의의 하나의 가변 이득 증폭기의 이득 제어에 의한 색 채널의 구동 제어가 인위적으로 행하여졌을 때, 상기 음극선관에 있어서의 적, 녹, 청의 형광체의 휘도의 합계를 일정하게 유지하도록 상기 제1 내지 제3중의 나머지 2개의 가변이득 증폭기의 이득 제어를 하고, 그리하여 음극선관 화면에 있어서의 화이트 밸런스가 붕괴되었을때, 상기 제1 내지 제3의 각 가변직류 전압원의 직류 전압의 개별제어에 의한 컷 오프 조정을 한 후, 상기 제1 내지 제3의 각 가변 이득 증폭기의 이득의 개별제어에 의한 구동 조정을 함으로써, 백색 균형을 회복시키는 제어기(803)로 이루어지고, 백색 균형을 유지하면서 인위적으로 색 온도를 가변할 수 있도록 한 것을 특징으로 하는 신호 처리기.
  44. 공통 가변직류 전압원(706)과, 적색 신호를 한쪽의 입력 단자에, 상기 공통 가변 직류 전압원으로 부터의 직류 전압을 다른 쪽의 입력 단자에, 각각 받아 넣고, 양자 사이에서 가산을 하고, 그 결과를 출력하는 제1의 가산기(705R)와, 이 제1의 가산기의 출력을 입력하여 증폭시킨 후, 음극선관에 향해서 출력하는 제1의 가변 이득 증폭기(702R)와, 녹색 신호를 한쪽의 입력 단자에, 상기 공통 가변 직류 전압원으로부터의 직류 전압을 다른쪽의 입력 단자에, 각각 받아 넣고, 양자 사이에서 가산을 하고, 그 결과를 출력하는 제2의 가산기(705G)와, 이 제2의 가산기의 출력을 입력하여 증폭시킨 후, 음극선관에 향해서 출력하는 제2의 가변이득 증폭기(702G)와, 청색 신호를 한쪽의 입력 단자에 상기 공통 가변 직류 전압원으로 부터의 직류 전압을 다른쪽의 압력 단자에 각각 받아 넣고, 양자 사이에서 가산을 하고, 그 결과를 출력하는 제3의 가산기(705B)와, 이 제2의 가산기의 출력을 입력하여 증폭시킨 후, 음극선관에 향해서 출력하는 제3의 가변이득 증폭기(702B)와, 상기 제1 내지 제3의 각 증폭기의 이득을 개별적으로 제어할 수가 있을 뿐만 아니라 상기 공통 가변 직류 전압원의 직류 전압 까지도 제어할 수가 있는 제어기로서, 상기 공통가변 직류 전압원의 직류전압을 미리 설정된 값으로 제어함으로써, 음극선관 화면의 밝기 제어를 하는 동시에, 상기 제1 내지 제3중의 임의의 하나의 가변 이득 증폭기의 이득 제어에 의한 색 채널의 구동 제어가 인위적으로 행해졌을 때, 상기 음극선관에 있어서의 적, 녹, 청의 형광체의 휘도의 합계를 일정하게 유지하도록 상기 제1 내지 제3중의 나머지 2개의 가변 이득 증폭기의 이득 제어를 하는 제어기(804)로 이루어지고, 상기 제1 내지 제3중의 임의의 하나의 가변 이득 증폭기의 이득 제어에 의한 인위적인 구동제어가 행해졌을때, 컷 오프 조정을 병행하지 않아도 백색 균형을 유지할 수 있도록 한 것을 특징으로 하는 신호 처리기.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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