JPWO2023127317A5 - - Google Patents

Description

本発明の第１の態様においては、上アームまたは下アームの一方に設けられた第１スイッチング素子と、上アームまたは下アームの他方に設けられた第２スイッチング素子と、第１スイッチング素子と並列に設けられた第１ダイオード素子と、第２スイッチング素子と並列に設けられた第２ダイオード素子と、主面が予め定められた第１方向および第２方向に延伸した２辺を有する積層基板と、上アームおよび下アームよりも第１方向の負側に設けられ、第２方向に配列されたゲート外部端子および補助ソース外部端子と、を備え、第１スイッチング素子、第２スイッチング素子、第１ダイオード素子および第２ダイオード素子は、積層基板上に設けられ、第１スイッチング素子または第１ダイオード素子の少なくとも１つは、第２スイッチング素子または第２ダイオード素子の少なくとも１つと第２方向において対向して設けられる半導体モジュールを提供する。

ゲート外部端子１１２、補助ソース外部端子１１４、ゲート外部端子１２２および補助ソース外部端子１２４は、半導体モジュール１００の動作を制御するための制御端子の一例である。本例の制御端子は、出力端子１１０が設けられた辺と対向する辺に設けられる。本例の制御端子は、半導体モジュール１００のＸ軸方向の負側において、Ｙ軸方向に延伸する辺に設けられる。即ち、ゲート外部端子１１２、補助ソース外部端子１１４、ゲート外部端子１２２および補助ソース外部端子１２４は、上アーム１０２および下アーム１０４よりもＸ軸方向の負側に設けられる。

スイッチング素子２０は、おもて面電極としてゲート電極２１およびソース電極２３を有し、裏面電極としてドレイン電極を有する。ゲート電極２１は、ゲート配線部材２２によって、ゲート外部端子１２２と接続されている。ゲート配線部材２２は、スイッチング素子２０のゲート電極２１と複数のゲート外部端子１２２のうち対応するゲート外部端子１２２とを接続する第２ゲート配線部材の一例である。ソース電極２３は、補助ソース配線部材２４によって、補助ソース外部端子１２４と接続されている。補助ソース配線部材２４は、スイッチング素子２０のソース電極２３と複数の補助ソース外部端子１２４のうち対応する補助ソース外部端子１２４とを接続する第２補助ソース配線部材の一例である。また、ソース電極２３は、ワイヤ部材Ｗ４によって回路板３８に接続され、ワイヤ部材Ｗ５によってアノード電極２６に接続されている。スイッチング素子２０のドレイン電極は、はんだ等によって、回路板３２と電気的に接続されている。

本例の半導体モジュール１００は、ゲート配線部材と補助ソース配線部材のそれぞれの経路長を均一にすることで、制御電流の経路長を均一にしてスイッチング損失の上下アーム差を低減できる。スイッチング素子１０およびスイッチング素子２０は、ダイオード素子１５およびダイオード素子２５よりも第１配置領域１８１に近接して配置されることで、制御電流の経路長を短くして、より均一化しやすくなる。

Claims (46)

1. 上アームまたは下アームの一方に設けられた第１スイッチング素子と、
   上アームまたは下アームの他方に設けられた第２スイッチング素子と、
   前記第１スイッチング素子と並列接続された第１ダイオード素子と、
   前記第２スイッチング素子と並列接続された第２ダイオード素子と、
   主面が予め定められた第１方向および第２方向に延伸した２辺を有する積層基板と、
   前記上アームおよび前記下アームよりも前記第１方向の負側に設けられ、前記第２方向に配列されたゲート外部端子および補助ソース外部端子と、
   正極端子に接続されたＰ型配線部と、
   負極端子に接続されたＮ型配線部と
   を備え、
   前記第１スイッチング素子、前記第２スイッチング素子、前記第１ダイオード素子および前記第２ダイオード素子は、前記積層基板上に設けられ、
   前記第１スイッチング素子または前記第１ダイオード素子の少なくとも１つは、前記第２スイッチング素子または前記第２ダイオード素子の少なくとも１つと前記第２方向において対向して設けられ、
   前記第１スイッチング素子および前記第２スイッチング素子は、前記第１方向において、前記Ｐ型配線部と前記Ｎ型配線部との間に配置される
   半導体モジュール。
2. 前記第１スイッチング素子のソース電極と接続された補助ソース配線部材は、前記第２スイッチング素子のドレイン電極と出力端子との間の出力配線と物理的に分離されている
   請求項１に記載の半導体モジュール。
3. 前記第１スイッチング素子の前記補助ソース配線部材は、前記第１スイッチング素子のソース電極と補助ソース外部端子とを直接接続する
   請求項２に記載の半導体モジュール。
4. 前記第１スイッチング素子のソース電極と接続された補助ソース配線部材は、前記第２スイッチング素子のドレイン電極と出力端子との間の出力配線と物理的に分離されていない
   請求項１に記載の半導体モジュール。
5. 前記第１スイッチング素子の前記補助ソース配線部材は、前記第２スイッチング素子の前記ドレイン電極が配置された導電性の回路板を介して、前記第１スイッチング素子のソース電極と補助ソース外部端子とを接続する
   請求項４に記載の半導体モジュール。
6. 前記第１スイッチング素子および前記第２スイッチング素子は、前記第２方向において対向して設けられる
   請求項１から５のいずれか一項に記載の半導体モジュール。
7. 前記第１スイッチング素子および前記第１ダイオード素子は、前記第１方向において対向して設けられる
   請求項１から５のいずれか一項に記載の半導体モジュール。
8. 前記第１ダイオード素子および前記第２ダイオード素子は、前記第２方向において対向して設けられる
   請求項１から５のいずれか一項に記載の半導体モジュール。
9. 前記第２スイッチング素子および前記第２ダイオード素子は、下アームに設けられ、前記第２方向において対向して設けられる
   請求項１から５のいずれか一項に記載の半導体モジュール。
10. 前記第１スイッチング素子は、前記第１ダイオード素子よりも前記第１方向の負側に設けられ、
    前記第２スイッチング素子は、前記第２ダイオード素子よりも前記第１方向の負側に設けられる
    請求項１から５のいずれか一項に記載の半導体モジュール。
11. 前記Ｐ型配線部は、前記第１方向において、前記Ｎ型配線部と出力端子との間に設けられる
    請求項１に記載の半導体モジュール。
12. 前記Ｐ型配線部および前記Ｎ型配線部は、前記第２方向に延伸した延伸部を有する
    請求項１または１１に記載の半導体モジュール。
13. 前記第１ダイオード素子は、前記Ｐ型配線部の前記延伸部に設けられる
    請求項１２に記載の半導体モジュール。
14. 前記上アームおよび前記下アームよりも前記第１方向の正側に設けられた出力端子を備える
    請求項１から５のいずれか一項に記載の半導体モジュール。
15. 前記第２スイッチング素子は、前記下アームに設けられ、前記上アームに設けられた前記第１ダイオード素子を介して前記出力端子に接続される
    請求項１４に記載の半導体モジュール。
16. 上アームまたは下アームの一方に設けられた第１スイッチング素子と、
    上アームまたは下アームの他方に設けられた第２スイッチング素子と、
    前記第１スイッチング素子と並列接続された第１ダイオード素子と、
    前記第２スイッチング素子と並列接続された第２ダイオード素子と、
    主面が予め定められた第１方向および第２方向に延伸した２辺を有する積層基板と、
    正極端子または負極端子の一方に接続され、前記第２方向に延伸した第１配線部と、
    正極端子または負極端子の他方に接続され、前記第２方向に延伸した第２配線部と、
    前記第２方向に延伸した第１配置領域に設けられ、前記第１スイッチング素子のゲート電極または前記第２スイッチング素子のゲート電極と電気的に接続された複数のゲート外部端子と、
    前記第１配置領域に設けられ、前記第１スイッチング素子のソース電極または前記第２スイッチング素子のソース電極と電気的に接続された複数の補助ソース外部端子と、
    前記第１スイッチング素子の前記ゲート電極と前記複数のゲート外部端子のうち対応するゲート外部端子とを接続する第１ゲート配線部材と
    前記第１スイッチング素子の前記ソース電極と前記複数の補助ソース外部端子のうち対応する補助ソース外部端子とを接続する第１補助ソース配線部材と、
    前記第２スイッチング素子の前記ゲート電極と前記複数のゲート外部端子のうち対応するゲート外部端子とを接続する第２ゲート配線部材と
    前記第２スイッチング素子の前記ソース電極と前記複数の補助ソース外部端子のうち対応する補助ソース外部端子とを接続する第２補助ソース配線部材と、
    を備え、
    前記第１スイッチング素子および前記第２スイッチング素子は、前記第２方向において対向して設けられ、
    前記第１スイッチング素子および前記第２スイッチング素子は、前記第１配置領域と、前記第２配線部を挟んで設けられる
    半導体モジュール。
17. 前記第２方向に延伸した第２配置領域に設けられた出力端子を備え、
    前記第１スイッチング素子および前記第２スイッチング素子は、前記第２配置領域と、前記第１配線部を挟んで設けられる
    請求項１６に記載の半導体モジュール。
18. 前記上アームおよび前記下アームでそれぞれ構成される３つレグを備える
    請求項１６に記載の半導体モジュール。
19. 前記正極端子および前記負極端子は、前記第２方向において、前記３つのレグと並んで配置された第３配置領域に設けられる
    請求項１８に記載の半導体モジュール。
20. 前記３つのレグのそれぞれの前記上アームは、ワイヤ部材によって前記第１配線部を越えて出力端子と接続されている
    請求項１９に記載の半導体モジュール。
21. 前記第１スイッチング素子および前記第２スイッチング素子は、前記第１方向において、前記第１配線部と前記第２配線部との間に配置される
    請求項１６から２０のいずれか一項に記載の半導体モジュール。
22. 前記第１配線部は、前記正極端子に接続されたＰ型配線部であり、
    前記第２配線部は、前記負極端子に接続されたＮ型配線部である
    請求項１６から２０のいずれか一項に記載の半導体モジュール。
23. 前記上アームを構成するための第１回路板と、
    前記下アームを構成するための第２回路板と、
    を備え、
    前記第１ダイオード素子は、前記第１回路板に搭載され、
    前記第２ダイオード素子は、前記第２回路板に搭載される
    請求項１６から２０のいずれか一項に記載の半導体モジュール。
24. 前記上アームを構成するための第１回路板と、
    前記下アームを構成するための第２回路板と、
    を備え、
    前記第１ダイオード素子は、前記第１配線部に搭載され、
    前記第２ダイオード素子は、前記第２回路板に搭載される
    請求項１６から２０のいずれか一項に記載の半導体モジュール。
25. 前記第１スイッチング素子のゲート電極は、前記第２スイッチング素子のゲート電極と前記第２方向において、対向して設けられる
    請求項１６から２０のいずれか一項に記載の半導体モジュール。
26. 前記第１補助ソース配線部材と前記第１スイッチング素子の前記ソース電極との接続点は、前記第２補助ソース配線部材と前記第２スイッチング素子の前記ソース電極との接続点と、前記第２方向において対向する
    請求項１６から２０のいずれか一項に記載の半導体モジュール。
27. 前記第１ダイオード素子は、前記第２配線部と、前記第１スイッチング素子を挟んで設けられ、
    前記第２ダイオード素子は、前記第２配線部と、前記第２スイッチング素子を挟んで設けられる
    請求項１６から２０のいずれか一項に記載の半導体モジュール。
28. 前記第１スイッチング素子および前記第１ダイオード素子が上アームに配置され、
    前記第２スイッチング素子および前記第２ダイオード素子が下アームに配置される
    請求項１から４、または１６から２０のいずれか一項に記載の半導体モジュール。
29. 複数の上アームと複数の下アームとを備え、
    前記上アームのスイッチング素子と前記下アームのスイッチング素子とが、前記第２方向において交互に配列される
    請求項１から５、または１６から２０のいずれか一項に記載の半導体モジュール。
30. 前記第１スイッチング素子および前記第２スイッチング素子は、ＳｉＣ－ＭＯＳであり、
    前記第１ダイオード素子および前記第２ダイオード素子は、ＳｉＣ－ＳＢＤである
    請求項１から５、または１６から２０のいずれか一項に記載の半導体モジュール。
31. 上アームまたは下アームの一方に設けられた第１スイッチング素子と、
    上アームまたは下アームの他方に設けられた第２スイッチング素子と、
    前記第１スイッチング素子と並列接続された第１ダイオード素子と、
    前記第２スイッチング素子と並列接続された第２ダイオード素子と、
    主面が予め定められた第１方向および第２方向に延伸した２辺を有する積層基板と、
    前記上アームおよび前記下アームよりも前記第１方向の負側に設けられ、前記第２方向に配列されたゲート外部端子および補助ソース外部端子と、
    正極端子および前記上アームに接続されたＰ型配線部と、
    負極端子および前記下アームに接続されたＮ型配線部と、
    前記上アーム、および前記下アームに接続された出力端子と、
    を備えた半導体モジュールであって、
    前記第１スイッチング素子、前記第２スイッチング素子、前記第１ダイオード素子および前記第２ダイオード素子は、前記積層基板上に設けられ、
    前記第１スイッチング素子または前記第１ダイオード素子の少なくとも１つは、前記第２スイッチング素子または前記第２ダイオード素子の少なくとも１つと前記第２方向において対向して設けられ、
    前記半導体モジュールは平面視にて前記第１方向に延びる第１辺と、前記第１辺に対向して前記第１方向に延びる第２辺と、前記第２方向に延びる第３辺と、前記第３辺に対向して前記第２方向に延びる第４辺とを有し、
    前記第１辺に前記正極端子と前記負極端子が設けられ、
    前記第３辺に前記ゲート外部端子および前記補助ソース外部端子が設けられ、
    前記第４辺に前記出力端子が設けられた
    半導体モジュール。
32. 前記第１スイッチング素子のソース電極と接続された補助ソース配線部材は、前記第２スイッチング素子のドレイン電極と前記出力端子との間の出力配線と物理的に分離されている
    請求項３１に記載の半導体モジュール。
33. 前記第１スイッチング素子の前記補助ソース配線部材は、前記第１スイッチング素子のソース電極と補助ソース外部端子とを直接接続する
    請求項３２に記載の半導体モジュール。
34. 前記第１スイッチング素子のソース電極と接続された補助ソース配線部材は、前記第２スイッチング素子のドレイン電極と前記出力端子との間の出力配線と物理的に分離されていない
    請求項３１に記載の半導体モジュール。
35. 前記第１スイッチング素子の前記補助ソース配線部材は、前記第２スイッチング素子の前記ドレイン電極が配置された導電性の回路板を介して、前記第１スイッチング素子のソース電極と補助ソース外部端子とを接続する
    請求項３４に記載の半導体モジュール。
36. 前記第１スイッチング素子および前記第２スイッチング素子は、前記第２方向において対向して設けられる
    請求項３１から３４のいずれか一項に記載の半導体モジュール。
37. 前記第１スイッチング素子および前記第１ダイオード素子は、前記第１方向において対向して設けられる
    請求項３１から３４のいずれか一項に記載の半導体モジュール。
38. 前記第１ダイオード素子および前記第２ダイオード素子は、前記第２方向において対向して設けられる
    請求項３１から３４のいずれか一項に記載の半導体モジュール。
39. 前記第２スイッチング素子および前記第２ダイオード素子は、下アームに設けられ、前記第２方向において対向して設けられる
    請求項３１から３４のいずれか一項に記載の半導体モジュール。
40. 前記第１スイッチング素子は、前記第１ダイオード素子よりも前記第１方向の負側に設けられ、
    前記第２スイッチング素子は、前記第２ダイオード素子よりも前記第１方向の負側に設けられる
    請求項３１から３４のいずれか一項に記載の半導体モジュール。
41. 前記第１スイッチング素子および前記第２スイッチング素子は、前記第１方向において、前記Ｐ型配線部と前記Ｎ型配線部との間に配置される
    請求項３１から３４のいずれか一項に記載の半導体モジュール。
42. 前記Ｐ型配線部は、前記第１方向において、前記Ｎ型配線部と前記出力端子との間に設けられる
    請求項４１に記載の半導体モジュール。
43. 前記Ｐ型配線部および前記Ｎ型配線部は、前記第２方向に延伸した延伸部を有する
    請求項４１に記載の半導体モジュール。
44. 前記第１ダイオード素子は、前記Ｐ型配線部の前記延伸部に設けられる
    請求項４３に記載の半導体モジュール。
45. 前記上アームおよび前記下アームよりも前記第１方向の正側に設けられた前記出力端子を備える
    請求項３１から３４のいずれか一項に記載の半導体モジュール。
46. 前記第２スイッチング素子は、前記下アームに設けられ、前記上アームに設けられた前記第１ダイオード素子を介して前記出力端子に接続される
    請求項４５に記載の半導体モジュール。

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