JPWO2020188677A1

JPWO2020188677A1 - 移相器、移相器の製造方法

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Publication number: JPWO2020188677A1
Application number: JP2021506834A
Authority: JP
Inventors: 良洋塚原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2019-03-18
Filing date: 2019-03-18
Publication date: 2021-12-09
Anticipated expiration: 2039-03-18
Also published as: US20220109431A1; CN113544971B; WO2020188677A1; DE112019007035T5; CN113544971A; JP7115630B2

Abstract

第１ソースと第１ドレインを有する第１トランジスタと、第２ソースと第２ドレインを有する第２トランジスタと、中断部分がある第１本体部分と該中断部分に設けられた第１接続部分とを有し該第１トランジスタに並列接続された第１インダクタと、中断部分がある第２本体部分と該中断部分に設けられた第２接続部分とを有し該第２トランジスタに並列接続された第２インダクタと、該第１ドレインと該第２ドレインに接続された検査用ドレイン端子と、該第１ソースと該第２ソースに接続された検査用ソース端子と、を備える。

Description

この発明は、移相器と移相器の製造方法に関する。

高周波帯又はミリ波帯のレーダ機器等で用いられる移相器回路では、ＦＥＴと並列にインダクタを接続することがある。移相器回路における位相の切換はＦＥＴのゲートに、ＯＮ電圧（Ｖｇ＝０Ｖ）/ＯＦＦ電圧（Ｖｇ＜ＦＥＴのピンチオフ電圧Ｖｐ）を印加し、ＦＥＴのスイッチング動作により行うため、ＦＥＴのＤＣ特性（Ｖｐ特性）が重要となる。並列にインダクタを接続したＦＥＴのＤＣ検査（Ｖｐ検査）を実施する方法として、特許文献１には、半導体基板の第１面にＦＥＴを形成し、各ＦＥＴの検査用端子を設け、貫通穴を通して第２面に各ＦＥＴに対してそれぞれ検査用パッドを設けた構造が開示されている。

日本特開２００８−１０６４０号公報

特許文献１は検査用端子を半導体基板に貫通孔を通して接続する構造のため、貫通孔数が増加し、半導体素子の強度低下の懸念がある。

本発明は上述の問題を解決するためになされたものであり、半導体製造プロセス中にＦＥＴのＶｐ検査を可能とし、かつ、検査用端子を共通化し、複数のＦＥＴのＶｐ検査を同時に実施することにより、検査工程の簡略化が可能な高品質な移相器と移相器の製造方法を提供することを目的とする。

本願の発明にかかる移相器は、第１ソースと第１ドレインを有する第１トランジスタと、第２ソースと第２ドレインを有する第２トランジスタと、中断部分がある第１本体部分と、該中断部分に設けられた第１接続部分とを有し、該第１ソースと該第１ドレインに接続されることで該第１トランジスタに並列接続された第１インダクタと、中断部分がある第２本体部分と、該中断部分に設けられた第２接続部分とを有し、該第２ソースと該第２ドレインに接続されることで該第２トランジスタに並列接続された第２インダクタと、該第１ドレインと該第２ドレインに接続された検査用ドレイン端子と、該第１ソースと該第２ソースに接続された検査用ソース端子と、を備えたことを特徴とする。

本願の発明にかかる移相器の製造方法は、第１トランジスタの第１ソースと第１ドレインに接続され、中断部分がある第１本体部分を形成することと、第２トランジスタの第２ソースと第２ドレインに接続され、中断部分がある第２本体部分を形成することと、該第１ドレインと該第２ドレインに接続された検査用ドレイン端子と、該第１ソースと該第２ソースに接続された検査用ソース端子を用いて、該第１トランジスタと該第２トランジスタのＤＣ特性を検査することと、該第１本体部分の中断部分に第１接続部分を形成して、該第１本体部分と該第１接続部分を有する第１インダクタ又は第１マイクロストリップ線路を形成することと、該第２本体部分の中断部分に第２接続部分を形成して、該第２本体部分と該第２接続部分を有する第２インダクタ又は第２マイクロストリップ線路を形成することと、を備える。

本発明のその他の特徴は以下に明らかにする。

この発明によれば、インダクタなどを２つの別の工程で形成し、検査用端子を共通化したので、検査工程を簡略化できる。

実施の形態１に係る移相器の回路図である。未完成の第１インダクタを示す図である。完成した第１インダクタを示す図である。未完成の第２インダクタを示す図である。完成した第２インダクタを示す図である。実施の形態２に係る移相器の回路図である。未完成の第１マイクロストリップ線路を示す図である。完成した第１マイクロストリップ線路を示す図である。未完成の第２マイクロストリップ線路を示す図である。完成した第２マイクロストリップ線路を示す図である。実施の形態３に係る移相器の回路図である。

本発明の実施の形態に係る移相器と移相器の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、実施の形態１に係る半導体基板上に形成される移相器の回路図である。この移相器は高周波帯で使用する電界効果トランジスタ（ＦＥＴ）を用いた移相器である。この移相器は、第１ソースＳ１と第１ドレインＤ１を有する第１トランジスタＦ１と、第２ソースＳ２と第２ドレインＤ２を有する第２トランジスタＦ２と、を備えている。第１トランジスタＦ１と第２トランジスタＦ２は、電界効果トランジスタである。

第１トランジスタＦ１のゲートには抵抗素子Ｒ１を介して制御端子Ｇ１が接続されている。第２トランジスタＦ２のゲートには抵抗素子Ｒ２を介して制御端子Ｇ２が接続されている。第１ソースＳ１と第１ドレインＤ１には第１インダクタＬ１が接続されている。第２ソースＳ２と第２ドレインＤ２には第２インダクタＬ２、Ｌ３が接続されている。第２インダクタＬ２は第２ドレインＤ２に接続され、第２インダクタＬ３は第２ソースＳ２に接続され、第２インダクタＬ２と第２インダクタＬ３が接続される。

入力端子ＩＮと第２ドレインＤ２を接続する配線に整合用のインダクタＬ４が設けられている。第２インダクタＬ２、Ｌ３の中点と、第１ドレインＤ１とを接続する配線に整合用のキャパシタＣ１が設けられている。第１ドレインＤ１には第１抵抗素子Ｒ４を介して検査用ドレイン端子ＶＤＴが接続されている。第１抵抗素子Ｒ４は第１ドレインＤ１と検査用ドレイン端子ＶＤＴをつなぐ配線に直列に設けられた抵抗素子である。第１抵抗素子Ｒ４の抵抗値は例えば２ｋΩ以上とする。

第２ドレインＤ２には第２抵抗素子Ｒ５を介して検査用ドレイン端子ＶＤＴが接続されている。第２抵抗素子Ｒ５は第２ドレインＤ２と検査用ドレイン端子ＶＤＴをつなぐ配線に直列に設けられた抵抗素子である。第２抵抗素子Ｒ５の抵抗値は例えば２ｋΩ以上とする。検査用ドレイン端子ＶＤＴは第１ドレインＤ１と第２ドレインＤ２に接続された共通端子である。

第１ソースＳ１と第２ソースＳ２には、共通端子として機能する検査用ソース端子ＶＳＴが接続されている。第１ソースＳ１が検査用ソース端子ＶＳＴに直接接続され、第２ソースＳ２は抵抗素子Ｒ３を介して検査用ソース端子ＶＳＴに接続される。

これらの回路を構成する素子は、主に半導体基板の第一面に形成することができる。第１インダクタＬ１、第２インダクタＬ２、Ｌ３及びインダクタＬ４は、２層配線構造で構成されるスパイラルインダクタとすることができる。２層配線構造とは、２つの別工程で形成された部分で全体が構成されることを意味する。接地端子Ｖ１、Ｖ２は半導体基板に形成されたバイヤホールを介して接地される。抵抗素子Ｒ３、第１抵抗素子Ｒ４及び第２抵抗素子Ｒ５の抵抗値は、一般的な高周波帯信号に影響を与えない程度に高い値とし得る。例えば、抵抗素子Ｒ３、第１抵抗素子Ｒ４及び第２抵抗素子Ｒ５の抵抗値は２ｋΩ以上とすることができる。

上述の移相器の製造方法について説明する。まず、第１インダクタＬ１の一部と第２インダクタＬ２、Ｌ３の一部を形成する。図２は、一部が形成された未完成の第１インダクタＬ１を示す図である。図２では、第１インダクタを拡大して示すために、移相器の一部を省略している。第１インダクタの一部として中断部分がある第１本体部分Ｌ１ａ、Ｌ１ｂを形成する。第１本体部分Ｌ１ａは第１ソースＳ１に接続され、第１本体部分Ｌ１ｂは第１ドレインＤ１に接続される。第１本体部分Ｌ１ａと第１本体部分Ｌ１ｂは接続されていない。

第１本体部分Ｌ１ａ、Ｌ１ｂの形成と同時又はその前後に、第２インダクタＬ２、Ｌ３の一部を形成する。図４は、一部が形成された未完成の第２インダクタＬ２、Ｌ３を示す図である。第２インダクタＬ２の一部として中断部分がある第２本体部分Ｌ２ａ、Ｌ２ｂ、Ｌ２ｃを形成し、第２インダクタＬ３の一部として中断部分がある第２本体部分Ｌ３ａ、Ｌ３ｂ、Ｌ３ｃを形成する。第２本体部分Ｌ２ａは第２ドレインＤ２に接続され、第２本体部分Ｌ３ａは第２ソースＳ２に接続される。しかしながら、どの第２本体部分も別の第２本体部分に接していない。

この段階では、図２に示されるように第１トランジスタＦ１の第１ソースＳ１と第１ドレインＤ１間にインダクタが接続されず、図４に示されるように第２トランジスタＦ２の第２ソースＳ２と第２ドレインＤ２の間にインダクタが接続されない。

次いで、第１ドレインＤ１と第２ドレインＤ２に接続された検査用ドレイン端子ＶＤＴと、第１ソースＳ１と第２ソースＳ２に接続された検査用ソース端子ＶＳＴを用いて、第１トランジスタＦ１と第２トランジスタＦ２のＤＣ特性を検査する。例えば、検査用ドレイン端子ＶＤＴにドレイン電圧として３Ｖを印加し、検査用ソース端子ＶＳＴに０Ｖを印加することにより、第１トランジスタＦ１と第２トランジスタＦ２のＤＣ特性を検査する。このとき、第１トランジスタＦ１にも第２トランジスタＦ２にもインダクタが接続されていないので、ＤＣ特性の検査が可能となる。ＤＣ特性の検査では、例えば、第１トランジスタＦ１と第２トランジスタＦ２のＶｄｓ−Ｉｄ特性を測定する。Ｖｄｓ−Ｉｄ特性の測定は、Ｖｐ検査の一例である。

次いで、第１インダクタＬ１と第２インダクタＬ２、Ｌ３を完成させる。図３は、完成した第１インダクタＬ１を示す図である。図３に示すように、第１本体部分Ｌ１ａ、Ｌ１ｂの中断部分に第１接続部分Ｌ１ｃを形成して、第１本体部分Ｌ１ａ、Ｌ１ｂと第１接続部分Ｌ１ｃを有する第１インダクタＬ１を形成する。太い四角形の部分が第１本体部分の上に形成された第１接続部分Ｌ１ｃを表わし、２つの太い四角形の間の部分が第１本体部分の中断部分に形成された第１接続部分Ｌ１ｃである。第１接続部分Ｌ１ｃを形成したことで、第１ソースＳ１と第１ドレインＤ１が第１インダクタＬ１で接続される。つまり、第１トランジスタＦ１に第１インダクタＬ１が並列接続される。

図５は、完成した第２インダクタＬ２、Ｌ３を示す図である。図５に示すように、第２本体部分Ｌ２ａ、Ｌ２ｂ、Ｌ２ｃの上と中断部分に第２接続部分Ｌ２ｄを形成して、第２本体部分Ｌ２ａ、Ｌ２ｂ、Ｌ２ｃと第２接続部分Ｌ２ｄを有する第２インダクタＬ２を形成する。また、第２本体部分Ｌ３ａ、Ｌ３ｂ、Ｌ３ｃの上と中断部分に第２接続部分Ｌ３ｄを形成して、第２本体部分Ｌ３ａ、Ｌ３ｂ、Ｌ３ｃと第２接続部分Ｌ３ｄを有する第２インダクタＬ３を形成する。太い四角形の意味は上述のとおりである。第２接続部分Ｌ２ｄと第２接続部分Ｌ３ｄを形成したことで、第２ソースＳ２と第２ドレインＤ２が第２インダクタＬ２、Ｌ３で接続される。つまり、第２トランジスタＦ２に第２インダクタＬ２、Ｌ３が並列接続される。

このように、本体部分だけがある未完成のインダクタを形成した状態で、トランジスタのＤＣ特性を検査し、検査後にインダクタの接続部分を形成することでインダクタを完成させる。例えば、第１接続部分Ｌ１ｃと第２接続部分Ｌ２ｄ、Ｌ３ｄはめっき法で形成し得る。

上述の移相器の製造方法によれば、第１トランジスタＦ１と第２トランジスタＦ２に対して共通化した検査用ソース端子ＶＳＴと検査用ドレイン端子ＶＤＴを用いることにより、移相器のサイズを増加させることなく、２つのトランジスタの特性検査を同時にできる。これは検査時間を短縮させ得る。本実施形態では２つのトランジスタを有する移相器を例示したが、３つ以上のトランジスタを有する移相器についても測定用の端子を共通化することで、同時検査が可能となる。

実施の形態１では、様々な変形例に言及したが、それらの変形例は以下の実施の形態に係る移相器と移相器の製造方法にも応用できる。以下の実施の形態に係る移相器と移相器の製造方法は、実施の形態１と共通する部分が多いので主として実施の形態１との相違点を中心に説明する。

実施の形態２．
図６は、実施の形態２に係る移相器の回路図である。図６の移相器は主にミリ波帯で動作する。ミリ波帯回路の場合、トランジスタのドレインソース間にはマイクロストリップ線路が用いられる。具体的には、第１マイクロストリップ線路Ｍ１が第１ソースと第１ドレインに接続され、第２マイクロストリップ線路Ｍ２が第２ドレインＤ２に接続され、第２マイクロストリップ線路Ｍ３が第２ソースＳ２に接続され、第２マイクロストリップ線路Ｍ２と第２マイクロストリップ線路Ｍ３が接続される。

図６の移相器は主にミリ波帯で使用するため、第１ドレインＤ１と検査用ドレイン端子ＶＤＴをつなぐ配線に直列に設けられた第１抵抗素子Ｒ４の抵抗値を１．５ｋΩ以上とし、第２ドレインＤ２と検査用ドレイン端子ＶＤＴをつなぐ配線に直列に設けられた第２抵抗素子Ｒ５の抵抗値を１．５ｋΩ以上とし、抵抗素子Ｒ３の抵抗値を１．５ｋΩ以上とする。他の回路構成素子は図１と同様である。

図６の移相器の製造方法について説明する。まず、第１マイクロストリップ線路Ｍ１の一部と第２マイクロストリップ線路Ｍ２、Ｍ３の一部を形成する。図７は、一部が形成された未完成の第１マイクロストリップ線路Ｍ１を示す図である。図７では、第１マイクロストリップ線路Ｍ１を拡大して示すために、移相器の一部を省略している。第１マイクロストリップ線路Ｍ１の一部として中断部分がある第１本体部分Ｍ１ａ、Ｍ１ｂを形成する。第１本体部分Ｍ１ａは第１ソースＳ１に接続され、第１本体部分Ｍ１ｂは第１ドレインＤ１に接続される。第１本体部分Ｍ１ａと第１本体部分Ｍ１ｂは接続されていない。

第１本体部分Ｍ１ａ、Ｍ１ｂの形成と同時又はその前後に、第２マイクロストリップ線路Ｍ２、Ｍ３の一部を形成する。図９は、一部が形成された未完成の第２マイクロストリップ線路Ｍ２、Ｍ３を示す図である。第２マイクロストリップ線路Ｍ２の一部として中断部分がある第２本体部分Ｍ２ａ、Ｍ２ｂを形成し、第２マイクロストリップ線路Ｍ３の全体を形成する。第２本体部分Ｍ２ａは第２ドレインＤ２に接続され、第２マイクロストリップ線路Ｍ３は第２ソースＳ２に接続される。しかしながら、第２本体部分Ｍ２ａと第２本体部分Ｍ２ｂが離れているので、第２マイクロストリップ線とＭ２、Ｍ３全体としてみれば中断部分がある。

この段階では、図７に示されるように第１トランジスタＦ１の第１ソースＳ１と第１ドレインＤ１間にマイクロストリップ線路が接続されず、図９に示されるように第２トランジスタＦ２の第２ソースＳ２と第２ドレインＤ２の間にマイクロストリップ線路が接続されない。

次いで、第１ドレインＤ１と第２ドレインＤ２に接続された検査用ドレイン端子ＶＤＴと、第１ソースＳ１と第２ソースＳ２に接続された検査用ソース端子ＶＳＴを用いて、第１トランジスタＦ１と第２トランジスタＦ２のＤＣ特性を検査する。検査の詳細は上述のとおりである。

次いで、第１マイクロストリップ線路Ｍ１と第２マイクロストリップ線路Ｍ２、Ｍ３を完成させる。図８は、完成した第１マイクロストリップ線路Ｍ１を示す図である。図８に示すように、第１本体部分Ｍ１ａ、Ｍ１ｂの中断部分に第１接続部分Ｍ１ｃを形成して、第１本体部分Ｍ１ａ、Ｍ１ｂと第１接続部分Ｍ１ｃを有する第１マイクロストリップ線路Ｍ１を形成する。第１接続部分Ｍ１ｃを形成したことで、第１ソースＳ１と第１ドレインＤ１が第１マイクロストリップ線路Ｍ１で接続される。つまり、第１トランジスタＦ１に第１マイクロストリップ線路Ｍ１が並列接続される。

図１０は、完成した第２マイクロストリップ線路Ｍ２、Ｍ３を示す図である。図１０に示すように、第２本体部分Ｍ２ａ、Ｍ２ｂの中断部分に第２接続部分Ｍ２ｃを形成して、第２本体部分Ｍ２ａ、Ｍ２ｂと第２接続部分Ｍ２ｃを有する第２インダクタＬ２を形成する。第２接続部分Ｍ２ｃを形成したことで、第２ソースＳ２と第２ドレインＤ２が第２マイクロストリップ線路Ｍ２、Ｍ３で接続される。つまり、第２トランジスタＦ２に第２マイクロストリップ線路Ｍ２、Ｍ３が並列接続される。

このように、本体部分だけがある未完成のマイクロストリップ線路を形成した状態で、トランジスタのＤＣ特性を検査し、検査後にマイクロストリップ線路の接続部分を形成することでマイクロストリップ線路を完成させる。例えば、第１接続部分Ｍ１ｃと第２接続部分Ｍ２ｃはめっき法で形成し得る。

実施の形態３．
図１１は、実施の形態３に係る移相器の回路図である。検査用ドレイン端子ＶＤＴと、第１抵抗素子Ｒ４及び第２抵抗素子Ｒ５との間に、キャパシタＣ２と接地用電極Ｖ３が接続されている。いいかえると、検査用ドレイン端子ＶＤＴに接続された配線と、接地用電極Ｖ３とを接続するキャパシタＣ２が設けられている。

検査用ドレイン端子ＶＤＴへの接続線路が他の回路素子と近接した場合、または検査用ドレイン端子ＶＤＴまでの配線長ＬがＬ=λ(波長)/４＊Ｎ（整数倍）になると高周波信号のカップリングが発生する。キャパシタＣ２と接地用電極Ｖ３によりそのカップリングを抑制する。したがって、検査用ドレイン端子ＶＤＴまでの配線長による高周波信号への影響を軽減することが可能となる。図６で示される回路にキャパシタＣ２と接地用電極Ｖ３を追加してもよい。

ここまでの各実施形態で説明した移相器をＭＭＩＣ（Monolithic Microwave Integrated Circuit）とすることができる。

Ｆ１第１トランジスタ、Ｓ１第１ソース、Ｄ１第１ドレイン、Ｆ２第２トランジスタ、Ｓ２第２ソース、Ｄ２第２ドレイン、Ｒ４第１抵抗素子、Ｒ５第２抵抗素子、ＶＤＴ検査用ドレイン端子、ＶＳＴ検査用ソース端子

本願の発明にかかる移相器は、第１ソースと第１ドレインを有する第１トランジスタと、第２ソースと第２ドレインを有する第２トランジスタと、中断部分がある第１本体部分と、該中断部分に設けられた第１接続部分とを有し、該第１ソースと該第１ドレインに接続されることで該第１トランジスタに並列接続された第１インダクタと、中断部分がある第２本体部分と、該中断部分に設けられた第２接続部分とを有し、該第２ソースと該第２ドレインに接続されることで該第２トランジスタに並列接続された第２インダクタと、該第１ドレインと該第２ドレインに接続された検査用ドレイン端子と、該第１ソースと該第２ソースに接続された検査用ソース端子と、前記第１ドレインと前記検査用ドレイン端子をつなぐ配線に直列に設けられた、１．５ｋΩ以上の第１抵抗素子と、前記第２ドレインと前記検査用ドレイン端子をつなぐ配線に直列に設けられた、１．５ｋΩ以上の第２抵抗素子と、を備えたことを特徴とする。

Claims

第１ソースと第１ドレインを有する第１トランジスタと、
第２ソースと第２ドレインを有する第２トランジスタと、
中断部分がある第１本体部分と、前記中断部分に設けられた第１接続部分とを有し、前記第１ソースと前記第１ドレインに接続されることで前記第１トランジスタに並列接続された第１インダクタと、
中断部分がある第２本体部分と、前記中断部分に設けられた第２接続部分とを有し、前記第２ソースと前記第２ドレインに接続されることで前記第２トランジスタに並列接続された第２インダクタと、
前記第１ドレインと前記第２ドレインに接続された検査用ドレイン端子と、
前記第１ソースと前記第２ソースに接続された検査用ソース端子と、を備えたことを特徴とする移相器。
前記第１ドレインと前記検査用ドレイン端子をつなぐ配線に直列に設けられた、２ｋΩ以上の第１抵抗素子と、
前記第２ドレインと前記検査用ドレイン端子をつなぐ配線に直列に設けられた、２ｋΩ以上の第２抵抗素子と、を備えたことを特徴とする請求項１に記載の移相器。
前記第１インダクタと前記第２インダクタはスパイラルインダクタであることを特徴とする請求項１又は２に記載の移相器。
第１ソースと第１ドレインを有する第１トランジスタと、
第２ソースと第２ドレインを有する第２トランジスタと、
中断部分がある第１本体部分と、前記中断部分に設けられた第１接続部分とを有し、前記第１ソースと前記第１ドレインに接続されることで前記第１トランジスタに並列接続された第１マイクロストリップ線路と、
中断部分がある第２本体部分と、前記中断部分に設けられた第２接続部分とを有し、前記第２ソースと前記第２ドレインに接続されることで前記第２トランジスタに並列接続された第２マイクロストリップ線路と、
前記第１ドレインと前記第２ドレインに接続された検査用ドレイン端子と、
前記第１ソースと前記第２ソースに接続された検査用ソース端子と、を備えたことを特徴とする移相器。
前記第１ドレインと前記検査用ドレイン端子をつなぐ配線に直列に設けられた、１．５ｋΩ以上の第１抵抗素子と、
前記第２ドレインと前記検査用ドレイン端子をつなぐ配線に直列に設けられた、１．５ｋΩ以上の第２抵抗素子と、を備えたことを特徴とする請求項４に記載の移相器。
前記検査用ドレイン端子に接続された配線と、接地用電極とを接続するキャパシタを備えたことを特徴とする請求項１から５のいずれか１項に記載の移相器。
前記移相器をＭＭＩＣとしたことを特徴とする請求項１から６のいずれか１項に記載移相器。
第１トランジスタの第１ソースと第１ドレインに接続され、中断部分がある第１本体部分を形成することと、
第２トランジスタの第２ソースと第２ドレインに接続され、中断部分がある第２本体部分を形成することと、
前記第１ドレインと前記第２ドレインに接続された検査用ドレイン端子と、前記第１ソースと前記第２ソースに接続された検査用ソース端子を用いて、前記第１トランジスタと前記第２トランジスタのＤＣ特性を検査することと、
前記第１本体部分の中断部分に第１接続部分を形成して、前記第１本体部分と前記第１接続部分を有する第１インダクタ又は第１マイクロストリップ線路を形成することと、
前記第２本体部分の中断部分に第２接続部分を形成して、前記第２本体部分と前記第２接続部分を有する第２インダクタ又は第２マイクロストリップ線路を形成することと、を備えた移相器の製造方法。
前記ＤＣ特性の検査では前記第１トランジスタと前記第２トランジスタのＶｄｓ−Ｉｄ特性を測定することを特徴とする請求項８に記載の移相器の製造方法。
前記第１接続部分と前記第２接続部分はめっき法で形成することを特徴とする請求項８又は９に記載の移相器の製造方法。